JP7434750B2

JP7434750B2 - 半導体装置

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Publication number: JP7434750B2
Application number: JP2019150113A
Authority: JP
Inventors: 裕規伊藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2019-08-20
Filing date: 2019-08-20
Publication date: 2024-02-21
Anticipated expiration: 2039-08-20
Also published as: JP2021034432A

Description

本発明は、スイッチング素子と駆動素子を備えた半導体装置に関する。

窒化ガリウム（ＧａＮ）に代表されるＩＩＩ－Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体が注目を集めている。窒化物半導体は、一般式がＩｎ_ｘＧａ_ｙＡｌ_{１－ｘ－ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）とからなる化合物半導体である。窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、ドーピングなしの状態においても自発分極、及び／又は、ピエゾ分極によって高濃度の２次元電子ガス層が接合界面に発生するという特徴がある。この高濃度の２次元電子ガス層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）が、高周波用及び大電力用のスイッチング素子として注目を集めている。

スイッチング素子には駆動素子（駆動用トランジスタ）が必要であり、駆動素子を別個のパッケージとする場合と、スイッチング素子と駆動素子とを同一のパッケージとする場合が考えられる。後者のように同一のパッケージとする場合、駆動素子を窒化物半導体で構成し、スイッチング素子と駆動素子を同一基板上に形成する構造においては、ゲート信号が高速でない場合、ゲート駆動回路の出力インピーダンスが高い場合、並びに、配線インダクタンスの影響が懸念される場合などにおいても、半導体装置は比較的高速にスイッチングをすることができる。

このような半導体装置においては、半導体装置のパワーラインに大電流が流れた場合、スイッチング素子のソース電極と駆動素子のソース電極との間の配線やワイヤ等による接続が長くなると、スイッチング素子のソース電極と駆動素子のソース電極との間の寄生インピーダンスが大きくなり、スイッチング素子が誤動作したり、スイッチング素子が発振することがある。

スイッチング素子のソース電極は、半導体装置のソース端子とも接続している。ここで、駆動素子のソース電極とスイッチング素子のソース電極との接続部を、半導体装置のソース端子側ではなく、出来る限りスイッチング素子のソース電極側に近づけることで、スイッチング素子に主電流が流れるパワーラインと、スイッチング素子のゲートソース間ループに信号を流す信号線（シグナルライン）とを分断することができる。その結果、スイッチング素子のソース部の電位と駆動素子のソース部の電位との電位変動を抑制して、スイッチング素子の誤動作又はスイッチング素子の発振を抑制することができる。

しかし、窒化物半導体で構成されるスイッチング素子の閾値は低い。そうすると、このようなスイッチング素子のオフ状態において、駆動素子の出力電圧とスイッチング素子の閾値電圧の差分が小さくなる。スイッチング素子と駆動素子を接続するループに生じるインピーダンスが大きくなると、スイッチング素子のドレイン電圧の変動等により、スイッチング素子のオフ状態を保持することができなくなる。そして、スイッチング素子が誤動作したり、発振したりすることがある。

そこで、特許文献１では、スイッチング素子と駆動素子を接続するループに生じるインピーダンス値を抑制することを目的として、窒化物系半導体層と、前記窒化物系半導体層上に形成された第１の電極の第１の部分と、前記窒化物系半導体層上に形成された第２の電極と、前記第１の電極の第１の部分と前記第２の電極との間にあって前記窒化物系半導体層上に形成された第１の制御電極と、を含むスイッチング素子と、隣り合う前記第１の電極の第１の部分同士を接続し前記窒化物系半導体層上に形成された第１の電極の第２の部分と、前記窒化物系半導体層上に形成され前記第１の制御電極に信号を送信する第３の電極と、前記第１の電極の第２の部分と前記第３の電極との間にあって前記窒化物系半導体層上に形成された第２の制御電極と、を含む駆動用トランジスタとを備える半導体装置が提案されている。特許文献１に記載の半導体装置によれば、スイッチング素子と駆動用トランジスタを接続するループに生じるインピーダンス値を抑制することができ、スイッチング素子のオフ状態において、スイッチング素子が誤動作したり、発振したりすることを抑制することができるとされている。

国際公開第２０１９／０５３９０５号

しかしながら、特許文献１に記載の半導体装置のように、スイッチング素子と駆動素子を同一プロセスで形成する場合には、スイッチング素子の耐圧保持、信頼性確保、オン抵抗の低下のため、メタル積層構造を採用するケースが多く、また、平坦性確保のためＧａＮ表面に最も近い第１の層はとても薄く形成される。そして、この第１の層だけで、配線引きまわしをすると、インピーダンスが大きくなってしまうという問題がある。言い換えると、駆動素子の抵抗を出来る限り低くする必要がある。また、特許文献１に記載の半導体装置においては、スイッチング素子のソース電極と駆動素子のソース電極との間の長さが短くなることにより、寄生インダクタンスを低減することが記載されているものの、さらなる低減が求められている。

本発明は、上記問題を解決するためになされたものであり、スイッチング素子と駆動トランジスタを有する半導体装置であって、スイッチング素子の電極や駆動素子の電極とパッド電極の間のインピーダンスが低い半導体装置を提供することを目的とする。

本発明は、上記目的を達成するためになされたものであり、半導体基板上の第１の層に設けられた、第１主電極と、第２主電極と、前記第１主電極と前記第２主電極との間の第１制御電極とを有するスイッチング素子と、前記第１の層に設けられた、第３主電極と、前記第２主電極に接続された第４主電極と、前記第３主電極と前記第４主電極との間の第２制御電極とを有する駆動素子と、前記第２主電極及び前記第４主電極に電気的に接続された第１パッド電極とを少なくとも有する半導体装置であって、前記第１パッド電極は、前記第４主電極の上方に位置するものであり、前記第１パッド電極と、少なくとも前記第４主電極とを接続する配線導体と、前記第１の層と前記第１パッド電極との間の第２の層に設けられ、前記配線導体を迂回し、前記第１制御電極と前記第３主電極とを電気的に接続する第１の配線層とを備える半導体装置を提供する。

このような半導体装置によれば、素子に形成された電極とパッド電極との電流経路が最小となるため、スイッチング素子の電極や駆動素子の電極とパッド電極の間のインピーダンスが低い半導体装置となる。

このとき、前記第１の層を平面視したときに、前記第２主電極は、第１の方向に延伸して配置され、前記第４主電極は、前記第１の方向と交差する第２の方向に延伸するように配置されたものであり、前記第１パッド電極を平面視したときに、前記第１パッド電極は、前記第２の方向に延伸するように配置されたものである半導体装置とすることができる。

これにより、第２主電極及び第４主電極間に生じる寄生インダクタンスが小さな半導体装置となる。

このとき、前記第１主電極と前記第３主電極とが電気的に接続され、前記第２の方向に延伸するように配置された第２パッド電極をさらに含み、前記第１パッド電極と前記第２パッド電極が、前記第１の方向に交互に配置されたものである半導体装置することができる。

これにより、より小型の半導体装置となる。

このとき、前記第１の配線層は前記第４主電極の上方に開口部を有し、前記配線導体は、前記開口部を貫通して設けられているものである半導体装置とすることができる。

このような半導体装置は、周知の多層配線技術により作製でき、複雑なプロセスを必要としないため、電気的特性の劣化が防止された半導体装置となる。

このとき、前記第２の層と前記第１パッド電極との間の第３の層に、前記配線導体と接続された第２の配線層をさらに備える半導体装置とすることができる。

これにより、変形や割れなどの発生を効果的に抑制できる半導体装置となる。

このとき、前記スイッチング素子が前記駆動素子を挟むように、前記駆動素子の両側に配置され、一方の前記スイッチング素子の前記第２主電極と、他方の前記スイッチング素子の前記第２主電極が、前記第１パッド電極を介して電気的に接続している半導体装置とすることができる。

これにより、多数の素子が形成された半導体装置となる。

このとき、前記半導体基板は、第１窒化物系半導体からなる電子供給層と、第２窒化物系半導体からなる電子走行層とを含み、前記電子走行層内に２次元電子ガス層を含む半導体装置とすることができる。

これにより、より高速スイッチングが可能な半導体装置となる。

以上のように、本発明の半導体装置によれば、素子に形成された電極とパッド電極との電流経路が最小となるため、スイッチング素子の電極や駆動素子の電極とパッド電極の間のインピーダンスが低い半導体装置とすることが可能になる。

本発明に係る半導体装置の第１の層を平面視したときの上面図を示す。本発明に係る半導体装置の断面図を示す。本発明に係る半導体装置の回路構成を示す。第１の層における配線導体の形成部近傍の拡大図を示す。第２の層における配線導体の形成部近傍の拡大図を示す。第１の層における各電極の配置と、パッド電極の配置とを重ね合わせた透視図（平面視）を示す。第１の層における電極の配置図の例の上面図（平面視）を示す。パッド電極の配置図の例（平面視）を示す。

以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。

上述のように、スイッチング素子の電極や駆動素子の電極とパッド電極の間のインピーダンスが低い半導体装置が求められていた。

本発明者らは、上記課題について鋭意検討を重ねた結果、半導体基板上の第１の層に設けられた、第１主電極と、第２主電極と、前記第１主電極と前記第２主電極との間の第１制御電極とを有するスイッチング素子と、前記第１の層に設けられた、第３主電極と、前記第２主電極に接続された第４主電極と、前記第３主電極と前記第４主電極との間の第２制御電極とを有する駆動素子と、前記第２主電極及び前記第４主電極に電気的に接続された第１パッド電極とを少なくとも有する半導体装置であって、前記第１パッド電極は、前記第４主電極の上方に位置するものであり、前記第１パッド電極と、少なくとも前記第４主電極とを接続する配線導体と、前記第１の層と前記第１パッド電極との間の第２の層に設けられ、前記配線導体を迂回し、前記第１制御電極と前記第３主電極とを電気的に接続する第１の配線層とを備える半導体装置により、素子に形成された電極とパッド電極との電流経路が最小になるため、スイッチング素子の電極や駆動素子の電極とパッド電極の間のインピーダンスが低い半導体装置となることを見出し、本発明を完成した。

以下、図面を参照して説明する。

図１に、本発明に係る半導体装置１０の素子の電極形成層（第１の層）を平面視したときの上面図を示す。半導体装置１０は、スイッチング素子１００と、駆動素子２００を有する。図１の例では、右側の領域がスイッチング素子１００であり、左側の領域が駆動素子２００である。図２は、本発明に係る半導体装置１０の断面図を示す。図２は、図１に示すＡ－Ａで切った場合の断面図である。図３は、図１，２に示す半導体装置１０の回路構成を示す。

本発明に係る半導体装置１０は、半導体基板１上の第１の層１１（図２参照）に設けられた、第１主電極２２と、第２主電極２１と、第１主電極２２と第２主電極２１との間の第１制御電極３１とを有するスイッチング素子１００と、第１の層１１に設けられた、第３主電極２４と、第２主電極２１に接続された第４主電極２３と、第３主電極２４と第４主電極２３との間の第２制御電極３２とを有する駆動素子２００と、第２主電極２１及び第４主電極２３に電気的に接続された第１パッド電極３４とを少なくとも有している。詳細について、以下、説明する。

図１，２に示す半導体装置１０は、半導体基板１の上の第１の層１１に、スイッチング素子１００、駆動素子２００の半導体層に接する各電極が設けられている。

なお、半導体基板１は、基板２と、基板２上に形成された半導体層を有している。半導体層としては、例えば、図２に示すように、第１窒化物系半導体からなる電子供給層５と、第２窒化物系半導体からなる電子走行層３と、電子走行層３内に２次元電子ガス層４を含むことが好ましい。このような半導体層を有する半導体装置１０であれば、より高速スイッチングが可能な半導体装置となる。

半導体基板１には、さらに、基板２と電子走行層３との間に緩衝層（バッファ層）を設けたり、電子供給層５の上に追加の半導体層を設けたりすることも可能である。

基板２の材料は特に限定されないが、シリコン又はシリコンカーバイドから成る基板を使用することが好ましい。また、電子走行層３、電子供給層５、さらに追加で形成する層は、窒化ガリウム（ＧａＮ）などの窒化物系半導体とすることが好ましい。

緩衝層（バッファ層）を設ける場合には、基板２上に窒化アルミガリウム（ＡｌＧａＮ）又は窒化アルミニウム（ＡｌＮ）を設ける構造としても良い。また、基板２上に窒化アルミニウム（ＡｌＮ）からなる層と、窒化アルミガリウム（ＡｌＧａＮ）又は窒化ガリウム（ＧａＮ）からなる層とを繰返し形成した多層構造としても良い。さらに、基板２上に基板２側から電子走行層３に向かって、アルミニウムの組成割合が段階的に又は徐々に減少するように、濃度勾配を有する構造としても良い。

電子走行層３を窒化ガリウム（ＧａＮ）とし、電子供給層５を電子走行層３とは組成の異なる窒化物半導体、例えば窒化アルミガリウム（Ａｌ_ｘＧａ_１－ｘＮ；ただしｘは０より大きく１未満）とすることができる。電子走行層３と電子供給層５との間に窒化アルミニウム（ＡｌＮ）から成るスペーサ層を挟んでも良い。この場合、半導体装置１０は電子走行層３と電子供給層５との界面近傍の電子走行層３側において、平面的に広がるように生じる２次元電子ガス層４が形成される。

半導体装置１０に形成されたスイッチング素子１００と駆動素子２００との間には、イオン注入された領域又は溝からなる素子分離構造（図示せず）を設けることが好ましい。素子分離構造として溝を形成する場合、電子供給層５の上面から２次元電子ガス層４よりも深く電子走行層３まで到達するように溝を設けることにより、スイッチング素子１００の領域内の２次元電子ガス層４と駆動素子２００の領域内の２次元電子ガス層４とは分断される。なお、素子分離領域として溝を形成する代わりに、２次元電子ガス層４が生じないように、電子供給層５にイオン注入した領域を形成しても良い。なお、素子分離領域は設けなくても良い。

次に、本発明に係る半導体装置１０における、各電極の配置について説明する。図１に示すように、スイッチング素子１００は、半導体基板１上の第１の層１１において、第２の方向に並ぶように、例えばドレイン電極として機能する第１主電極２２と、例えばソース電極として機能する第２主電極２１と、第１主電極２２と第２主電極２１との間に、例えばゲート電極として機能する第１制御電極３１が形成されている。図１と、後述の図４の例では、第１制御電極３１が第１主電極２２の周囲を囲むように形成されているが、これにより、第２主電極２１と第１主電極２２をそれぞれ複数設けた場合に、第１主電極２２と第２主電極２１との間に、第１制御電極３１が位置する構造となる。

また、駆動素子２００は、半導体基板１上の第１の層１１において、第１の方向に並ぶように、例えばドレイン電極として機能する第３主電極２４と、例えばソース電極として機能する第４主電極２３と、第３主電極２４と第４主電極２３との間に、例えばゲート電極として機能する第２制御電極３２を有する。なお、後述の図４の例で示すように、第２制御電極３２が第３主電極２４の周囲を囲むように形成されていてもよい。

図１に示すように、第２主電極２１と第４主電極２３とは直接的に接続されている。これにより、図１のスイッチング素子１００として機能する領域の第２主電極２１の部分と、駆動素子２００として機能する領域の第４主電極２３の部分との間の長さ又はその各々の総和が短くなる。このため、これらの電極間に生じる寄生インダクタンス（図３のＬＳＳ２）を小さくすることができる。特に好ましい例では、第４主電極２３は隣り合う第２主電極２１の長手方向の端部同士を接続するように形成されている。また、第４主電極２３の長手方向（延伸する方向）が第２主電極２１の長手方向（延伸する方向）に対して交差する方向となるように形成することが好ましく、特に、垂直な方向となるように形成することがより好ましい。第４主電極２３には、第１パッド電極３４（図２参照）に接続するための配線導体（導通ビア）３３が接続される（後で詳述する）。

このような、本発明に係る半導体装置１０の回路構成は、図３の回路図で示される。図３の回路図において、Ｄは半導体装置１０の出力端子（ドレイン端子、第２パッド電極３５）、ＩＮＬは半導体装置１０の入力端子、Ｓは半導体装置１０のソース端子（第１パッド電極３４）を示す。半導体装置１０のドレイン端子Ｄはスイッチング素子１００の第１主電極２２と接続し、スイッチング素子１００の第１制御電極３１は駆動素子２００の第３主電極２４と接続している。駆動素子２００の第２制御電極３２は半導体装置１０の入力端子ＩＮＬと接続し、駆動素子２００の第４主電極２３はスイッチング素子１００の第２主電極２１と接続している。ここで、寄生インダクタンスＬＳＦは、接続点Ｆを第２主電極２１側で行ったことから、スイッチング素子１００の第２主電極２１と半導体装置１０のソース端子Ｓまでの間に生じる寄生インダクタンスを示し、寄生インダクタンスＬＳＳ１は、スイッチング素子１００の第１制御電極３１から駆動素子２００の第３主電極２４の間に生じる寄生インダクタンスを示し、寄生インダクタンスＬＳＳ２は、スイッチング素子１００の第２主電極２１から駆動素子２００の第４主電極２３の間に生じる寄生インダクタンスを示す。

本発明に係る半導体装置１０においては、図１に示すように、スイッチング素子１００として点線で囲まれた領域の第２主電極２１の電極部から、駆動素子２００として点線で囲まれた領域の第４主電極２３の電極部までの長さが短いので、寄生インダクタンスＬＳＳ２を小さくすることができる。また、図１に示すように、第１制御電極３１の延伸する第１の方向と垂直な方向が、駆動素子２００の第３主電極２４の延伸する第２の方向となっており、それぞれの第１制御電極３１が第３主電極２４と接続しているので、第３主電極２４と第１制御電極３１との間に生じる寄生インダクタンスＬＳＳ１を小さくすることができる。

さらに、本発明に係る半導体装置１０のソース端子Ｓとスイッチング素子１００の第２主電極２１との接続を、スイッチング素子１００の第２主電極２１側に近づけることで、スイッチング素子１００に主電流が流れるパワーラインと、駆動素子２００のゲートソース間ループに信号を流す信号線（シグナルライン）とを分断し、スイッチング素子１００の第２主電極２１の電位と駆動素子２００の第４主電極２３の電位との電位変動を抑制して、スイッチング素子１００の誤動作又はスイッチング素子の発振を抑制することができる。

図３に示す回路図において、駆動素子２００の第３主電極２４は、入力端子ＩＮＬに入力された制御信号に応じてハイ又はローを出力し、その出力がスイッチング素子１００の第１制御電極３１へ入力されて、スイッチング素子１００はスイッチング動作をする。スイッチング素子１００のオフ状態において、駆動素子２００の出力電圧がゼロボルト（０Ｖ）となる。ここで、スイッチング素子１００が窒化物系半導体で構成されると、他の半導体材料のスイッチング素子に比べて、高速スイッチングすることができる。しかし、窒化物系半導体で構成されるスイッチング素子１００の閾値電圧（Ｖｔｈ）は低い。その結果、スイッチング素子１００の閾値電圧と、スイッチング素子１００のオフ状態における駆動素子２００の出力電圧との差分が小さくなる。このような窒化物半導体で構成されるスイッチング素子を有する半導体装置において、従来の半導体装置のようにスイッチング素子と駆動素子とを接続するループに生じるインピーダンスが大きい場合、スイッチング素子１００に印加されるドレイン電圧の変動等により、スイッチング素子のオフ状態を保持することができず、スイッチング素子が誤動作したり、発振したりすることがある。

本発明に係る半導体装置１０においては、図１に示すように、第４主電極２３が、隣り合う第２主電極２１同士を接続するように配置しているため、第４主電極２３から第２主電極２１までの長さが短くなり、寄生インダクタンスＬＳＳ２を低減することができる。これにより、スイッチング素子のオフ状態を保持し、スイッチング素子の誤動作やスイッチング素子の発振を抑制できる。また、隣り合う第２主電極２１の接続配線を第４主電極２３が兼ねることで、半導体装置１０のチップ面積を小さくすることができる。

次に、本発明に係る半導体装置１０における、第４主電極２３と第１パッド電極３４との接続について説明する。図２に示すように、半導体装置１０は、第４主電極２３の上方に位置し、第２主電極２１及び第４主電極２３に電気的に接続された、第１パッド電極３４を有している。第１パッド電極３４は、半導体装置１０と、図示しないパッケージ内のリードフレームや実装基板とを、ワイヤーボンディング等で接続するためのボンディングパッドとして機能するものである。本発明に係る半導体装置１０では、特に、第１パッド電極３４と第４主電極２３とが、配線導体（導通ビア）３３により接続される。つまり、配線導体３３は、第４主電極２３から第１パッド電極３４へ、上方に延びるように形成される。このような構造とすることによって、従来のような第１の層１１内での配線の引き回しに比べ、電流経路を小さくできるため、インピーダンスが低く抑えられる。さらに、第１パッド電極３４は、第４主電極２３の上方、すなわち、スイッチング素子１００や駆動素子２００の上方に設けられており、従来のように、素子の上部の周囲に比較的大きなパッド電極を形成するためのスペースを確保することが不要になるため、従来の半導体装置に比べ、より小型化されたものとなる。

図４は、図２における第１の層１１の上面図であり、第１の層１１における配線導体３３の形成部近傍の拡大図を示す。図４の例では、配線導体３３は第４主電極２３に接続されているが、配線導体３３は、少なくとも第４主電極２３と第１パッド電極３４とを接続するものであればよく、第２主電極２１と第４主電極２３の接続部（境界部）で、第２主電極２１と第４主電極２３の両方に渡って接続するように形成されていてもよい。また、図４に示すように、さらに、第２主電極２１と第１パッド電極３４とを接続する配線導体３３’を設けることも好ましい。なお、第１主電極２２にも、上部電極へ接続される第２の配線導体３６等が適宜設けられる。

また、本発明に係る半導体装置１０は、図２に示すように、第１の層１１と第１パッド電極３４との間の第２の層１２に、第１制御電極３１と第３主電極２４とを電気的に接続する第１の配線層１２１を備えている。図５に、第２の層１２に形成された第１の配線層１２１の、配線導体３３の形成部近傍の拡大図を示す。図５に示すように、第１の配線層１２１は、配線導体３３を迂回するように形成される。これにより、スイッチング素子１００と、駆動素子２００を有する半導体装置１０において、上記のような配線導体３３による接続構造を形成することが可能となっている。

第２の層１２において、第１の配線層１２１が配線導体３３を迂回するように形成する場合の詳細な構造は特に限定されないが、第４主電極２３の上方の第１の配線層１２１に開口部１２２を設け、配線導体３３が、開口部１２２を貫通するように形成することが好ましい。このような構造は、周知の多層配線技術により作製でき、複雑なプロセスを必要としないため、電気的特性の劣化が防止された半導体装置となる。

図６に、第１の層１１における各電極の配置と、パッド電極の配置とを重ね合わせた透視図平面視を示す。図７は、図６のうちの第１の層１１における各素子の電極の配置図の例の上面図（平面視）を示し、図８は、図６のうちのパッド電極の配置図の例の上面図（平面視）を示す。すなわち、図７と図８とを重ね合わせた透視図が、図６である。図６の例では、スイッチング素子１００と駆動素子２００とが第１の方向に交互に配置されている。これに対応するように、図８には、第１パッド電極３４と、第２パッド電極３５とが第１の方向に交互に配置された例が示されている。このように、スイッチング素子が駆動素子を挟むように、駆動素子の両側に配置し、一方のスイッチング素子の第２主電極と、他方のスイッチング素子の第２主電極が、第１パッド電極を介して電気的に接続する構造とすることができる。これにより、多数の素子が形成された半導体装置となる。

また、半導体装置１０のスイッチング素子１００、駆動素子２００が有する各電極、及び、第１パッド電極３４の形状及び配置としては、第１の層１１を平面視したとき、図６に示すように、半導体装置１０を平面視したときに、第２主電極２１を第１の方向に延伸するように配置し、第４主電極２３を第１の方向と交差する第２の方向に延伸するように配置し、さらに、平面視したとき、第１パッド電極３４を、第２の方向に延伸するように配置することが好ましい。なお、第１の方向及び第２の方向が交差する角度は、半導体装置のデザインに応じて決定することができるが、直角（９０°）とすることが最も好ましい。

さらに、本発明に係る半導体装置１０は、第１主電極２２と電気的に接続され、第２の方向に延伸するように配置された第２パッド電極３５をさらに含み、第１パッド電極３４と第２パッド電極３５が、第１の方向に交互に配置されたものとすることも好ましい（図８参照）。このようにすることで、より小型の半導体装置となる。

また、第２の層１２と第１パッド電極３４との間の第３の層１３に、配線導体３３と接続された第２の配線層１３１をさらに備える構造とすることも好ましい。半導体装置１０を構成する半導体基板や各電極層は薄く作製されるため、実装工程等において変形や割れなどの発生が懸念される。そこで、このような第２の配線層１３１を設けることで、半導体装置１０全体としての厚さを確保でき、割れなどの発生を効果的に抑制できる。なお、第２の配線層１３１は、第１パッド電極３４と第４主電極２３とを電気的に接続するバイパスとして機能する。

図１では、各１つのスイッチング素子１００と駆動素子２００が隣接するように配置された例を示したが、本発明に係る半導体装置はこれに限定されない。駆動素子２００を挟むように、スイッチング素子１００を駆動素子２００の両側に配置し、一方のスイッチング素子１００の第２主電極２１と、他方のスイッチング素子１００の第２主電極２１が、第１パッド電極３４を介して電気的に接続するように形成してもよい。具体的には、駆動素子のドレイン電極を軸に、左右対称に駆動素子のゲート・ソース、スイッチング素子を配置してもよい。駆動素子及び左右のスイッチング素子のソース電極は互いに接続されているが、パッド電極でも互いに接続されるような構造とできる。これにより、多数の素子が形成された半導体装置となる。なお、図６は、多数のスイッチング素子１００と駆動素子２００を配置した例である。

本発明に係る半導体装置によれば、半導体層に接する電極とパッド電極の電流経路が最小となるため、インピーダンスが低く抑えられたものとなる。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

１００…スイッチング素子、２００…駆動素子、
１…半導体基板、２…基板、３…電子走行層、４…２次元電子ガス層、
５…電子供給層、
１０…半導体装置、１１…第１の層、１２…第２の層、１３…第３の層、
２１…第２主電極、２２…第１主電極、２３…第４主電極、２４…第３主電極、
３１…第１制御電極、３２…第２制御電極、
３３，３３’…配線導体（導通ビア）、３４…第１パッド電極、
３５…第２パッド電極、３６…第２の配線導体
１２１…第１の配線層、１２２…開口部、１３１…第２の配線層。

Claims

半導体基板上の第１の層に設けられた、第１主電極と、第２主電極と、前記第１主電極と前記第２主電極との間の第１制御電極とを有するスイッチング素子と、
前記第１の層に設けられた、第３主電極と、前記第２主電極に接続された第４主電極と、前記第３主電極と前記第４主電極との間の第２制御電極とを有する駆動素子と、
前記第２主電極及び前記第４主電極に電気的に接続された第１パッド電極とを少なくとも有する半導体装置であって、
前記第１パッド電極は、前記第４主電極の上方に位置するものであり、
前記第１パッド電極と、少なくとも前記第４主電極とを接続する配線導体と、
前記第１の層と前記第１パッド電極との間の第２の層に設けられ、前記配線導体を迂回し、前記第１制御電極と前記第３主電極とを電気的に接続する第１の配線層とを備えることを特徴とする半導体装置。
前記第１の層を平面視したときに、
前記第２主電極は、第１の方向に延伸して配置され、
前記第４主電極は、前記第１の方向と交差する第２の方向に延伸するように配置されたものであり、
前記第１パッド電極を平面視したときに、
前記第１パッド電極は、前記第２の方向に延伸するように配置されたものであることを特徴とする請求項１に記載の半導体装置。
前記第１主電極と電気的に接続され、前記第２の方向に延伸するように配置された第２パッド電極をさらに含み、
前記第１パッド電極と前記第２パッド電極が、前記第１の方向に交互に配置されたものであることを特徴とする請求項２に記載の半導体装置。
前記第１の配線層は前記第４主電極の上方に開口部を有し、
前記配線導体は、前記開口部を貫通して設けられているものであることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
前記第２の層と前記第１パッド電極との間の第３の層に、前記配線導体と接続された第２の配線層をさらに備えることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
前記スイッチング素子が前記駆動素子を挟むように、前記駆動素子の両側に配置され、
一方の前記スイッチング素子の前記第２主電極と、他方の前記スイッチング素子の前記第２主電極が、前記第１パッド電極を介して電気的に接続していることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
前記半導体基板は、第１窒化物系半導体からなる電子供給層と、第２窒化物系半導体からなる電子走行層とを含み、
前記電子走行層内に２次元電子ガス層を含むことを特徴とする請求項１から６のいずれか１項に記載の半導体装置。