JP7379301B2 - 半導体装置 - Google Patents

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    • H01L2224/83399Material
    • H01L2224/834Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83417Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/83424Aluminium [Al] as principal constituent
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    • H01L2224/83438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447Copper [Cu] as principal constituent
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    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41758Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
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    • H01L2924/1033Gallium nitride [GaN]
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    • H01L2924/11Device type
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Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてIII族窒化物、例えば、GaN(窒化ガリウム)系半導体が期待されている。GaN系半導体はSi(シリコン)と比較して大きなバンドギャップを備える。このため、GaN系半導体デバイスはSi(シリコン)半導体デバイスと比較して、小型で高耐圧のパワー半導体デバイスを実現出来る。また、これにより寄生容量を小さく出来るため、高速駆動のパワー半導体デバイスを実現出来る。
GaN系のトランジスタでは、一般に、2次元電子ガス(2DEG)をキャリアとするHEMT(High Electron Mobility Transistor)構造が適用される。通常のHEMTは、ゲートに電圧を印加しなくても導通してしまう、ノーマリーオントランジスタである。このため、ゲートに電圧を印加しない限り導通しない、ノーマリーオフトランジスタを実現することが困難であるという問題がある。
数百V~1千Vという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのGaN系トランジスタとノーマリーオフのSiトランジスタをカスコード接続して、ノーマリーオフ動作を実現する回路構成が提案されている。
特許第5746245号公報
本発明が解決しようとする課題は、小型化された半導体装置を提供することである。
実施形態の半導体装置は、第1面と、第2面と、を有する第1窒化物半導体層と、第1面に設けられた第1ソース電極と、第1面に設けられた第1ドレイン電極と、第1ソース電極と第1ドレイン電極の間の第1面に設けられた第1ゲート電極と、第2面に設けられ、第2面に対向する第3面と、第4面と、を有し、第1窒化物半導体層よりバンドギャップの小さな第2窒化物半導体層と、第4面に設けられ、第4面以下の大ききで第4面に対向する第5面を有し、第2窒化物半導体層よりバンドギャップの小さな第1半導体材料を含む第1半導体デバイスと、第1窒化物半導体層及び第2窒化物半導体層を貫通し、第1ソース電極に電気的に接続された第1ビアと、第4面と第5面の間に設けられ、第1ビアに電気的に接続された第1導電層と、を備え、第1半導体デバイスは、第1導電層に電気的に接続された第2ドレイン電極と、第2ドレイン電極の上に設けられた第1導電型の第1半導体層と、第1半導体層の上に設けられた、第1導電型の第2半導体層と、第2半導体層の上に設けられた、第2導電型の第1半導体領域と、第1半導体領域の上に設けられた、第1導電型の第2半導体領域と、第2半導体層の上に設けられた第2ゲート電極と、第2半導体領域の上に設けられた第2ソース電極と、を有する、半導体装置である。
第1実施形態の半導体装置の模式上面図である。 第1実施形態の窒化物半導体装置の要部の模式図である。 第1実施形態の半導体装置の模式断面図の一例である。 第1実施形態の半導体装置の模式断面図の他の一例である。 第1実施形態の半導体装置の模式断面図の他の一例である。 第1実施形態のMOSFETの要部の模式断面図である。 第1実施形態の半導体装置によって構成される電気回路図の一例である。 第1実施形態の半導体装置によって構成される電気回路図の他の一例である。 第1実施形態の半導体装置の製造工程を示す模式図である。 第1実施形態の半導体装置の製造工程を示す模式図である。 第1実施形態の半導体装置の製造工程を示す模式図である。 第1実施形態の半導体装置の製造工程を示す模式図である。 比較形態となる半導体装置の模式図である。 第2実施形態の半導体装置の模式断面図である。 第2実施形態の半導体装置の製造工程を示す模式断面図である。 第2実施形態の半導体装置の製造工程を示す模式断面図である。 第3実施形態の半導体装置の模式上面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
以下、第1導電型がn型、第2導電型がp型である場合を例に説明する。
以下の説明において、n、n、nおよび、p、p、pの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちnはnよりもn型の不純物濃度が相対的に高く、nはnよりもn型の不純物濃度が相対的に低いことを示す。また、pはpよりもp型の不純物濃度が相対的に高く、pはpよりもp型の不純物濃度が相対的に低いことを示す。なお、n型、n型を単にn型、p型、p型を単にp型と記載する場合もある。
(第1実施形態)
本実施形態の半導体装置は、第1面と、第2面と、を有する第1窒化物半導体層と、第1面に設けられた第1ソース電極と、第1面に設けられた第1ドレイン電極と、第1ソース電極と第1ドレイン電極の間の第1面に設けられた第1ゲート電極と、第2面に設けられ、第2面に対向する第3面と、第4面と、を有し、第1窒化物半導体層よりバンドギャップの小さな第2窒化物半導体層と、第4面に設けられ、第4面以下の大きさで第4面に対向する第5面を有し、第2窒化物半導体層よりバンドギャップの小さな第1半導体材料を含む第1半導体デバイスと、を備える。
図1は、本実施形態の半導体装置100の模式図である。図2は、本実施形態の窒化物半導体装置30の要部の模式図である。
図3は、半導体装置100の、第1ソース電極14a、フィールドプレート電極20a、配線14c及び第1ビア24a(図2(b))を通るA-A’断面(図1)における模式断面図の一例である。図4は、半導体装置100の、第1ドレイン電極16a、配線16c、配線16e及び第3ビア26a(図2(b))を通るA-A’断面(図1)における模式断面図の一例である。図5は、半導体装置100の、第1ゲート電極18a及び配線18d(図2(b))を通るA-A’断面(図1)における模式断面図の一例である。なお、上記のように、A-A’断面(図1)については複数の種類の断面図が想定されるため、それらを図3、図4及び図5にわけて図示を行っている。
図1乃至図5を用いて、本実施形態の半導体装置100について説明をする。
本実施形態の半導体装置100は、窒化物半導体装置30とMOSFET(第1半導体デバイスの一例)80が電気的に直列に接続された装置である。
絶縁基板2は、例えば回路等が形成される基板である。
ここで、X方向と、X方向に対して垂直に交差するY方向と、X方向及びY方向に垂直に交差するZ方向を定義する。絶縁基板2は、XY面に対して平行に設けられているものとする。
リードフレーム4は、絶縁基板2の上に設けられている。リードフレーム4は、図示しない外部電気回路と半導体装置100の電気的な接続に用いられる。リードフレーム4は、例えばCu(銅)やAl(アルミニウム)等で形成される。
第4導電層46は、リードフレーム4の上に設けられている。第4導電層46は、リードフレーム4と窒化物半導体装置30を電気的に接続している。第4導電層46は、例えば、ダイボンディング材としての、はんだ又は銀ペーストである。しかし、第4導電層46に用いられる材料はこれに限定されるものではない。
電気導電性を有する第2基板42は、第4導電層46の上に設けられ、第4導電層46と電気的に接続されている。第2基板42は、例えば不純物がドープされた電気導電性のSi(シリコン)基板であるが、これに限定されるものではない。
第3導電層45は、第2基板42の上に設けられ、第2基板42と電気的に接続されている。第3導電層45は、例えばAu(金)/Sn(スズ)合金を含むことが好ましい。しかし、第3導電層に用いられる材料は、これに限定されるものではない。
窒化物半導体装置30は、第3導電層45の上に設けられている。窒化物半導体装置30は、例えばHEMT(High Electron Mobility Transistor)である。
窒化物半導体装置30は、第1窒化物半導体層10と、第2窒化物半導体層12と、第1ソース電極14と、第1ドレイン電極16と、第1ゲート電極18と、フィールドプレート電極20と、層間絶縁膜22と、第2導電層44と、第3ビア26と、第1ビア24と、導電材32と、配線47と、第2ビア48と、を有する。
第1窒化物半導体層10は、第1面10aと、第2面10bと、を有する。第1窒化物半導体層10は、第1面10aが下になるように配置されている。第1窒化物半導体層10は、例えば、アンドープのAlGa1-YN(0<Y≦1、X<Y)である。第1窒化物半導体層10は、より具体的には、例えば、アンドープのAl0.2Ga0.8Nである。第1窒化物半導体層10の膜厚は、例えば、15nm以上50nm以下である。
第2窒化物半導体層12は、第3面12aと、第4面12bと、を有する。第3面12aは、第2面10bに設けられ、第2面10bと対向し、第2面10bと接している。第2窒化物半導体層12のバンドギャップは、第1窒化物半導体層のバンドギャップより小さい。第2窒化物半導体層12は、例えば、AlGa1-XN(0≦X<1)である。なお、第2窒化物半導体層12は、さらに、例えば窒化アルミニウムガリウム(AlGa1-WN(0<W<1))の多層構造を含んでいても良い。第1窒化物半導体層10は、より具体的には、例えば、GaNである。第2窒化物半導体層12の膜厚は、例えば、0.5μm以上10μm以下である。
第1窒化物半導体層10と第2窒化物半導体層12の間には、ヘテロ接合界面が形成される。窒化物半導体装置30のオン動作時は、ヘテロ接合界面に2次元電子ガス(2DEG)が形成されキャリアとなる。
第1ソース電極14は、第1面10aに設けられている。第1ドレイン電極16は、第1面10aに設けられている。第1ゲート電極18は、第1ソース電極14と第1ドレイン電極16の間の第1面10aに設けられている。第1ソース電極14、第1ドレイン電極16及び第1ゲート電極18は、例えば金属電極である。第1ソース電極14、第1ゲート電極18又は第1ドレイン電極16に用いられる金属電極は、例えばTi(チタン)とAlの積層構造や、Ni(ニッケル)とAu(金)の積層構造を有する。なお、第1窒化物半導体層10と第1ゲート電極18の間には、例えば窒化シリコン(SiN)、酸化シリコン(SiO)又は酸化アルミニウム(Al)を含む絶縁膜が設けられていても良い。また、第1窒化物半導体層10と第1ゲート電極18の間には、p型不純物を含む窒化物半導体層が設けられていても良い。
フィールドプレート電極20は、第1ソース電極14の下に設けられ、第1ソース電極14と電気的に接続されている。フィールドプレート電極20は、窒化物半導体装置30内の電界の緩和に用いられる。
層間絶縁膜22は、第1面10aと第3導電層45の間に設けられている。層間絶縁膜22は、例えばポリイミド、BCB(ベンゾシクロブテン)、SiN又はSiOを含むが、これに限定されるものではない。
第2導電層44は、層間絶縁膜22と第3導電層45の間に設けられている。第2導電層44は、例えば、Al、W(タングステン)又はCu等の、金属等の電気導電性材料を含む導電層である。
第3ビア26は、第2導電層44と第1ドレイン電極16の間に設けられ、第2導電層44と第1ドレイン電極16を電気的に接続している。第3ビア26は、例えば、Al、W又はCu等の、金属等の電気導電性材料を含むビアである。
第1ビア24は、第1ソース電極14に電気的に接続され、第1窒化物半導体層10及び第2窒化物半導体層12を貫通している。第1ビア24は、例えば、Al、W又はCu等の、金属等の電気導電性材料を含むビアである。
導電材(第1導電層の一例)32は、第2窒化物半導体層12の上に設けられ、第1ビア24と電気的に接続されている。接合材(第1導電層の一例)34は、導電材32の上に設けられ、導電材32と電気的に接続されている。導電材32は、例えば金属等の電気導電性材料を含み、例えば第1ビア24と同時に形成される。なお、導電材32は、第1ビア24と同時に形成されていなくてもかまわない。接合材34は、例えばダイボンディング材としての、はんだ又は銀ペーストである。
第1ゲートパッド33は、第2窒化物半導体層12の上に設けられ、後述するように、窒化物半導体装置30の第1ゲート電極18と電気的に接続されている。第1ゲートパッド33は、例えばAu(金)やCuを含むボンディングワイヤ8dを用いて、絶縁基板2の上に設けられたパッド6dに電気的に接続されている。
MOSFET80は、接合材34の上に設けられている。MOSFET80は、第4面12b以下の大きさで第4面12bに対向する第5面80bを有する。MOSFET80の上面には第2ソースパッド82、第2ケルビンパッド84及び第2ゲートパッド86が設けられている。第2ソースパッド82は、例えばボンディングワイヤ8aを用いて、絶縁基板2の上に設けられたパッド6aに電気的に接続されている。第2ケルビンパッド84は、例えばボンディングワイヤ8bを用いて、絶縁基板2の上に設けられたパッド6bに電気的に接続されている。第2ゲートパッド86は、例えばボンディングワイヤ8cを用いて、絶縁基板2の上に設けられたパッド6cに電気的に接続されている。
次に、図2を用いて説明を行う。図2(b)は、本実施形態の窒化物半導体装置30の模式下面図である。図2(a)は、図2(b)のB-B’断面における本実施形態の窒化物半導体装置30の模式断面図である。図2(c)は、配線18dと第1ゲートパッド33の接続の態様を示す模式断面図である。なお、図2(a)において図示されているフィールドプレート電極20及び層間絶縁膜22は、図2(b)においては図示されていない。
本実施形態の窒化物半導体装置30は、例えばマルチフィンガ-構造を有する。第1ソース電極14としての第1ソース電極14aと第1ソース電極14bの間に、第1ドレイン電極16としての第1ドレイン電極16aが設けられている。そして、第1ソース電極14aと第1ドレイン電極16aの間に第1ゲート電極18としての第1ゲート電極18aが設けられている。また、第1ソース電極14bと第1ドレイン電極16aの間に第1ゲート電極18としての第1ゲート電極18bが設けられている。第1ソース電極14bと第1ドレイン電極16bの間に第1ゲート電極18としての第1ゲート電極18cが設けられている。第1ソース電極14aに、フィールドプレート電極20としてのフィールドプレート電極20aが電気的に接続されている。第1ソース電極14bに、フィールドプレート電極20としてのフィールドプレート電極20bが電気的に接続されている。
第1ソース電極14a及び第1ソース電極14bには配線14cが電気的に接続されている。また、配線14cには、第1ビア24としての、第1ビア24a及び第1ビア24bが接続されている。これにより、第1ソース電極14は、第1ビア24に電気的に接続されている。第1ドレイン電極16aには配線16cが電気的に接続されている。第1ドレイン電極16bには配線16dが電気的に接続されている。配線16c及び配線16dには配線16eが電気的に接続されている。配線16eには、第3ビア26としての第3ビア26a及び第3ビア26bが接続されている。これにより、第1ドレイン電極16は、第3ビア26と電気的に接続されている。第1ゲート電極18a、第1ゲート電極18b及び第1ゲート電極18cには、配線18dが電気的に接続されている。配線18dは、例えばAl、W又はCu等の、金属等の電気導電性材料を含む第2ビア48に接続されている。第2ビア48は、第1窒化物半導体層10及び第2窒化物半導体層12を貫通している。第2ビア48は、第1ゲートパッド33に電気的に接続されている。これにより、第1ゲートパッド33は、第1ゲート電極18と電気的に接続されている。なお、図2(b)に点線で示した領域は、窒化物半導体装置30のアクティブエリアである。
図6は、本実施形態のMOSFET80の要部の模式断面図である。本実施形態のMOSFET80は、例えば、縦型のトレンチ型Si(シリコン)-MOSFETである。なおSiは、第2窒化物半導体層12よりバンドギャップの小さな第1半導体材料の一例である。
第2ドレイン電極56は、接合材34の上に設けられ、接合材34と電気的に接続されている。第2ドレイン電極56は、MOSFET80のドレイン電極として機能する電極である。第2ドレイン電極56は、例えば金属等の電気導電性材料を含む。
ドレイン層(第1半導体層の一例)58は、第2ドレイン電極56の上に設けられている。ドレイン層58は、MOSFET80のドレインとして機能する層である。ドレイン層58は、例えば、n型のSiを含む。
ドリフト層(第2半導体層の一例)60は、ドレイン層58の上に設けられている。ドリフト層60は、MOSFETのドリフト層として機能する層である。ドリフト層60は、例えば、n型のSiを含む。
ベース領域(第1半導体領域の一例)62は、ドリフト層60の上に設けられている。ベース領域62は、MOSFET80のベースとして機能する領域である。ベース領域62は、後述する第2ゲート電極70に電圧が印加された場合にチャネルを形成し、後述するソース領域64とドレイン層58の間にキャリアが流れることを可能とする領域である。ベース領域62は、例えば、p型のSiを含む。
ソース領域(第2半導体領域の一例)64は、ベース領域62の上に設けられている。ソース領域64は、MOSFET80のソースとして機能する領域である。第2ゲート電極70に適切な電圧が印加された場合に、ソース領域64とドレイン層58の間にキャリアが流れる。ソース領域64は、例えば、n型のSiを含む。
コンタクト領域66は、ベース領域62の上に設けられ、ベース領域62及びソース領域64と電気的に接続されている。コンタクト領域66は、ベース領域62及びソース領域64と、後述する第2ソース電極74の電気的接触をより良好なものにするために設けられている。コンタクト領域66は、例えば、p型のSiを含む。
トレンチ50は、ソース領域64の上からドリフト層60に到達するように設けられている。
絶縁膜52は、トレンチ50内に設けられている。例えば、絶縁膜52は、後述するフィールドプレート電極54を覆うように設けられている。例えば、絶縁膜52はSiOx(酸化シリコン)を含む。
ゲート絶縁膜68は、トレンチ50内の、絶縁膜52の上に設けられている。また、ゲート絶縁膜68は、第2ゲート電極70とベース領域62の間に設けられている。ゲート絶縁膜68は、例えばSiOx(酸化シリコン)を含む。
フィールドプレート電極54は、トレンチ50内において、絶縁膜52を介して、ドリフト層60と対向して設けられている。例えば、フィールドプレート電極54は、ドリフト層60と並んで設けられている。フィールドプレート電極54は、例えば、図7の奥行き方向に設けられた、図示されていない部分において、上方に延びた部分を有する。そして、フィールドプレート電極54は、かかる上方に延びた部分を用いて、後述する第2ソース電極74と電気的に接続されている。
層間絶縁膜72は、ゲート絶縁膜68及び第2ゲート電極70の上に設けられている。層間絶縁膜72は、例えばSiOx(酸化シリコン)を含む。
第2ソース電極74 は、ソース領域64、層間絶縁膜72及びコンタクト領域66の上に設けられている。第2ソース電極74は、金属等の電気導電性材料を含む。
第2ソースパッド82は、第2ソース電極74の上に設けられ、第2ソース電極74と電気的に接続されている。第2ソースパッド82は、金属等の電気導電性材料を含む。
なお、第2ゲートパッド86(図1(a))は、例えば第2ゲート電極70に電気的に接続されている。
なお、半導体装置100は、MOSFET80と制御回路90の両方を備えていてもかまわないし、MOSFET80と制御回路90のうちのいずれか一方を備えていてもかまわない。
図7は、本実施形態の半導体装置100によって構成される電気回路図の一例である。図7は、ノーマリーオフトランジスタ110のドレイン電極112とノーマリーオントランジスタ120のソース電極121がカスコード接続された電気回路を示している。ノーマリーオフトランジスタ110とノーマリーオントランジスタ120が直列に電気的に接続されることにより、ノーマリーオフ動作が実現される。
ノーマリーオフトランジスタ110は、ソース電極111と、ドレイン電極112と、ゲート電極113と、を有する。ノーマリーオフトランジスタ110は、MOSFET80(例えば図1)に相当している。ノーマリーオフトランジスタ110の耐圧は、例えば10V以上30V以下である。
ソース電極111には、配線142が接続されている。配線142は、ソース端子102に接続されている。ソース端子102は、例えば第2ソースパッド82に相当する。
また、ソース電極111には、配線144が接続されている。配線144は、端子103に接続されている。端子103は、例えば第2ケルビンパッド84に相当する。
ノーマリーオントランジスタ120は、ソース電極121と、ドレイン電極122と、ゲート電極123と、を有する。ノーマリーオントランジスタ120は、窒化物半導体装置30(例えば図1)に相当している。ノーマリーオントランジスタ120の耐圧は、例えば600V以上1200V以下である。
コンデンサ185は、第1端部186と、第2端部187と、を有する。第1端部186は、ゲート電極123に電気的に接続されている。
ダイオード180は、アノード181と、カソード182と、を有する。アノード181は、第1端部186及びゲート電極123に電気的に接続されている。カソード182は、ソース電極121に電気的に接続されている。
抵抗175は、端部176と、端部177と、を有する。端部176は、ゲート電極113に電気的に接続されている。
ダイオード170は、アノード171と、カソード172と、を有する。アノード171は、端部177に電気的に接続されている。カソード172は、ゲート電極113及び端部176に電気的に接続されている。ダイオード170は、抵抗175に対して電気的に並列に設けられている。
ゲートドライブ回路196は、第2端部187、端部177及びアノード171に電気的に接続されている。ゲートドライブ回路196は、ノーマリーオフトランジスタ110及びノーマリーオントランジスタ120を駆動する信号を出力する。
図7に示した電気回路の動作は、例えば、特許第6392458号公報に記載されている。
図8は、本実施形態の半導体装置100によって構成される電気回路図の他の一例である。ゲートドライブ回路196は、ゲート電極113に接続され、ゲート電極123には接続されていない。また、ソース電極111とゲート電極123が、配線150によって接続されている。図8は、ノーマリーオフトランジスタ110のソース電極111とノーマリーオントランジスタ120のゲート電極123がカスコード接続された電気回路の他の一例である。1
図9乃至図12は、本実施形態の半導体装置の製造工程を示す模式図である。なお、それぞれ、中央に上面図を図示している。左に、C-C’線における断面図を示している。右に、下面図を図示している。
まず、第1基板40の上に、例えば、有機金属化学気相成長法(MOCVD:Metal Organic Chemical Vapor Deposition)により第2窒化物半導体層12及び第1窒化物半導体層10を形成する。また、第1ソース電極14、第1ドレイン電極16、第1ゲート電極18、フィールドプレート電極20、層間絶縁膜22、第3ビア26を形成する。第1基板40は、例えばSi基板またはサファイヤ基板である(図9)。
次に、層間絶縁膜22の上に、第2導電層44を形成する(図10)。
次に、第2導電層44の上に、例えばAu/Sn合金を含む第3導電層45を形成する。次に、第2基板42と第2導電層44を、第3導電層45を介して接続する。次に、第1基板40を除去する。第1基板40がSi基板の場合には、例えば水酸化カリウム(KOH)水溶液を用いたケミカルエッチングにより第1基板40を除去する。第1基板40がサファイヤ基板の場合には、例えばレーザーリフトオフにより第1基板40を除去する。次に、製造途中の半導体装置の上下を反転する(図11)。
次に、第1ソース電極14に電気的に接続され、第1窒化物半導体層10及び第2窒化物半導体層12を貫通する第1ビア24、第1ゲート電極18に電気的に接続される第2ビア48、第2窒化物半導体層12の上に設けられ第1ビア24と電気的に接続される導電材32、第2窒化物半導体層12の上に設けられ第2ビア48と電気的に接続される第1ゲートパッド33を形成する(図12)。
次に、製造途中の半導体装置の第2基板42を裏面研削により薄膜化し、チップに個片化する。次に、第2基板42を第4導電層46によりリードフレーム4上に接合する。次に、MOSFET80を接合材34の上に接合し、制御回路90、ボンディングワイヤ8を適宜接合し、モールド樹脂による封止やパッケージダイシングを適宜行い、本実施形態の半導体装置100を得る。
次に、本実施形態の半導体装置の作用効果を記載する。
図13は、比較形態となる半導体装置800の模式図である。窒化物半導体装置30とMOSFET80が、いずれも同一のXY平面内に配置されている。端子806と、窒化物半導体装置30のドレイン端子810が、ボンディングワイヤ808により電気的に接続されている。窒化物半導体装置30のソース端子812が、ボンディングワイヤ816により金属板832に電気的に接続されている。金属板832の上にはMOSFET80が設けられ、図示しないMOSFET80のドレイン電極が金属板832に電気的に接続されている。MOSFET80の上面に設けられたソース電極840が、端子856とボンディングワイヤ866により電気的に接続されている。
窒化物半導体装置30のゲート電極814は、ボンディングワイヤ860により、端子850と電気的に接続されている。MOSFET80のゲート電極842は、ボンディングワイヤ862により、端子852と電気的に接続されている。
ソース電極840は、ボンディングワイヤ864により、端子854と電気的に接続されている。端子854は、例えばケルビン接続のために用いられる。
ノーマリーオンの窒化物半導体装置30とノーマリーオフのMOSFET80をカスコード接続して、ノーマリーオフ動作を実現する電気回路においては、2個のトランジスタを搭載する。そのため、窒化物半導体装置30とMOSFET80をいずれもXY平面内に搭載すると、パッケージサイズが大きくなってしまうという問題があった。
また、窒化物半導体装置30とMOSFET80をいずれもXY平面内に搭載すると、窒化物半導体装置30とMOSFET80を接続するためのボンディングワイヤの抵抗が大きくなってしまい、半導体装置としてのオン抵抗が大きくなってしまうという問題があった。例えば、端子806とドレイン端子810の間は沿面距離を長くするために距離を設けることが好ましいため、ボンディングワイヤ808の長さを長くすることが好ましい。すると、半導体装置としてのオン抵抗が大きくなってしまうという問題があった。
また、ボンディングワイヤのインダクタンスにより起電力が発生するため、半導体装置の立ち上がり速度や立ち下がり速度の低下といった遅延や、ドレイン電流やソース電圧が激しく時間変化するリンギング等が発生しやすくなるという問題があった。
また、窒化物半導体装置30の底面側の電位は、通常半導体装置のソース電位と同じである。一方、半導体装置800におけるMOSFET80の底面側の電位すなわち金属板832の電位は、MOSSET80のドレイン電極の電位になっている。すると、底面側が場所によって異なる電位を有するため、一部をフローティングにする等の対策が求められるという問題があった。
そこで、本実施形態の半導体装置100は、第1面10aと、第2面10bと、を有する第1窒化物半導体層10と、第1面10aに設けられた第1ソース電極14と、第1面10aに設けられた第1ドレイン電極16と、第1ソース電極14と第1ドレイン電極16の間の第1面10aに設けられた第1ゲート電極18と、第2面10bに設けられ、第2面10bに対向する第3面12aと、第4面12bと、を有し、第1窒化物半導体層10よりバンドギャップの小さな第2窒化物半導体層12と、第4面12bに設けられ、第4面12b以下の大ききで第4面12bに対向する第5面80bを有し、第2窒化物半導体層12よりバンドギャップの小さな第1半導体材料を含むMOSFET80と、を備える。
この構成によれば、窒化物半導体装置30とMOSFET80が積層されるため、小型化された半導体装置の提供が可能となる。特に、窒化物半導体装置30には高耐圧が求められるため、第1ソース電極14、第1ドレイン電極16、第1ゲート電極18の距離をある程度設けることが好ましいことから、サイズが大きくなりやすい。一方、MOSFET80は、低耐圧であるためサイズが小さくなる。さらに、製造工程上、MOSFET80は接合材34の上に接合するが、第5面80bが第4面12b以下の大きさである方が、MOSFET80の接合材34の上における位置合わせを容易に行いやすい。そのため、MOSFET80の第5面80bは、窒化物半導体装置30の第4面12b以下の大きさとなる。
半導体装置100が、さらに第1窒化物半導体層10及び第2窒化物半導体層12を貫通し、第1ソース電極14に電気的に接続された第1ビア24と、第4面12bと第5面80bの間に設けられ、第1ビア24に電気的に接続された導電材32と、を備えることにより、窒化物半導体装置30とMOSFET80の積層が容易になる。
MOSFET80は、縦型のMOSFETであることが好ましい。裏面に第2ドレイン電極56を有するため、積層によるカスコード接続された回路の形成が容易に行えるためである。
また、第3ビア26と第2基板42との接合は、第2導電層44及び第3導電層45を用いる事により、容易に行うことが出来る。
第3導電層45として好ましく用いられるAu(金)及びSn(スズ)を含む材料は、比較的低温で接合が可能であるため、第1基板40及び第2基板42の反りを小さくすることが出来る。また、製造プロセスにおいて半導体装置に加わる熱履歴(Thermal Budget)を小さくすることが出来る。また、小規模なプロセス変更をおこなっても、製造される半導体装置に性能の劣化等が発生しにくい。
また、第3ビア26と第3導電層45を電気的に接続するためには、第3ビア26と第3導電層45を直接電気的に接続するよりも、あらかじめ第3ビア26に接続される第2導電層44を形成した上で、第2導電層44を介して第3ビア26と第3導電層45を電気的に接続することが好ましい。
本実施形態の半導体装置によれば、小型化された半導体装置の提供が可能となる。
(第2実施形態)
本実施形態の半導体装置105は、第4面とMOSFET80の間に設けられた第1基板40を備える点で、第1実施形態の半導体装置と異なっている。ここで、第1実施形態と重複する内容の記載は省略する。
図14は、第2実施形態の半導体装置105の模式断面図である。第1実施形態の半導体装置において製造工程で除去していた第1基板40を、除去せずに用いている。第1基板40としては、不純物がドープされたSi基板が、電気導電性を有するため好ましく用いられる。一方、半導体装置105は、第2基板42を備えていない。また、半導体装置105は、第3導電層45も備えていない。
図15及び図16は、本実施形態の半導体装置105の製造工程を示す模式断面図である。図15及び図16に示した工程は、図9及び図10に示した工程と同様である。ただし、この後、第1基板40を除去しない。また、第2基板42との接合も行わない。以後の製造工程は省略する。
本実施形態の半導体装置によれば、第1基板40を除去せず、第2基板42との接合も行わないため、製造を容易に行うことが出来る。また、本実施形態の半導体装置によっても、小型化された半導体装置の提供が可能となる。
(第3実施形態)
本実施形態の半導体装置は、制御回路(第2半導体デバイスの一例)90をさらに備える点で、第1及び第2実施形態の半導体装置と異なっている。ここで、第1及び第2実施形態と重複する内容の記載は省略する。
図17は、本実施形態の半導体装置106の模式上面図である。
制御回路(第2半導体デバイスの一例)90は、例えば、接合材34及び第1ゲートパッド33の上に設けられている。制御回路90は、導電材32及び接合材34を介して、第2窒化物半導体層12の第4面12bに設けられている。制御回路90は、第4面12b以下の大きさで第4面12bに対向する第6面90bを有する。第6面90bは、制御回路90の底面である。制御回路90は、ゲートドライブ回路196(図7、図8)を有し、例えば第1ゲート電極18及び第2ゲート電極70に所定の制御信号を入力する。制御回路90は、複数の素子がワンチップ化されたIC、又は、複数の電子部品が配置された電子回路基板であり、第2窒化物半導体層12よりバンドギャップの小さなSi(シリコン)(第2半導体材料の一例)を含む。
例えば、制御回路90に、ゲートドライブ回路196、ダイオード170、抵抗175、コンデンサ185、ダイオード180が組み込まれることが可能である。なお、例えば、ゲートドライブ回路196、ダイオード170、抵抗175、コンデンサ185、ダイオード180の一部が組み込まれることも可能であり、制御回路90に組み込まれる部品の内容は特に限定されるものではない。
制御回路90は、例えばボンディングワイヤ8gにより、パッド6bと電気的に接続されている。また、例えば制御回路90は、例えばボンディングワイヤ8eによりパッド6cと電気的に接続されている。また、例えば制御回路90は、例えばボンディングワイヤ8dによりパッド6dと電気的に接続されている。また、例えば制御回路90は、例えばボンディングワイヤ8fにより第2ゲートパッド86と電気的に接続されている。例えば、パッド6c及びパッド6dを用いて、ゲート信号を制御回路90に入力する。そして、例えば制御回路90に組み込まれたゲートドライブ回路196を用いて、窒化物半導体装置30及びMOSFET80の制御を行うことが可能である。
本実施形態の半導体装置によっても、小型化された半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
2 絶縁基板
4 リードフレーム
6 パッド
8 ボンディングワイヤ
10 第1窒化物半導体層
10a 第1面
10b 第2面
12 第2窒化物半導体層
12a 第3面
12b 第4面
14 第1ソース電極
16 第1ドレイン電極
18 第1ゲート電極
20 フィールドプレート電極
22 層間絶縁膜
24 第1ビア
26 第3ビア
30 窒化物半導体装置
32 導電材(第1導電層)
33 第1ゲートパッド
34 接合材(第1導電層)
40 第1基板
42 第2基板
44 第2導電層
45 第3導電層
46 第4導電層
47 配線
48 第2ビア
50 トレンチ
52 絶縁膜
54 フィールドプレート電極
56 第2ドレイン電極
58 ドレイン層
60 ドリフト層
62 ベース領域
64 ソース領域
66 コンタクト領域
68 ゲート絶縁膜
70 第2ゲート電極
72 層間絶縁膜
74 第2ソース電極
80 MOSFET(第1半導体デバイス)
80b 第5面
82 第2ソースパッド
84 第2ケルビンパッド
86 第2ゲートパッド
90 制御回路(第2半導体デバイス)
90b 第6面
100 半導体装置
105 半導体装置
106 半導体装置

Claims (7)

  1. 第1面と、第2面と、を有する第1窒化物半導体層と、
    前記第1面に設けられた第1ソース電極と、
    前記第1面に設けられた第1ドレイン電極と、
    前記第1ソース電極と前記第1ドレイン電極の間の前記第1面に設けられた第1ゲート電極と、
    前記第2面に設けられ、前記第2面に対向する第3面と、第4面と、を有し、前記第1窒化物半導体層よりバンドギャップの小さな第2窒化物半導体層と、
    前記第4面に設けられ、前記第4面以下の大ききで前記第4面に対向する第5面を有し、前記第2窒化物半導体層よりバンドギャップの小さな第1半導体材料を含む第1半導体デバイスと、
    前記第1窒化物半導体層及び前記第2窒化物半導体層を貫通し、前記第1ソース電極に電気的に接続された第1ビアと、
    前記第4面と前記第5面の間に設けられ、前記第1ビアに電気的に接続された第1導電層と、
    を備え
    前記第1半導体デバイスは、
    前記第1導電層に電気的に接続された第2ドレイン電極と、
    前記第2ドレイン電極の上に設けられた第1導電型の第1半導体層と、
    前記第1半導体層の上に設けられた、第1導電型の第2半導体層と、
    前記第2半導体層の上に設けられた、第2導電型の第1半導体領域と、
    前記第1半導体領域の上に設けられた、第1導電型の第2半導体領域と、
    前記第2半導体層の上に設けられた第2ゲート電極と、
    前記第2半導体領域の上に設けられた第2ソース電極と、
    を有する、
    半導体装置。
  2. 前記第4面と前記第1半導体デバイスの間に設けられた、電気導電性を有する第1基板をさらに備える請求項記載の半導体装置。
  3. 前記第1ソース電極、前記第1ドレイン電極及び前記第1ゲート電極の下に設けられ、前記第1ドレイン電極と電気的に接続された、電気導電性を有する第2基板と、
    をさらに備える請求項1又は請求項2記載の半導体装置。
  4. 前記第2基板と前記第1ドレイン電極の間に設けられた第2導電層と、
    前記第2基板と前記第2導電層の間に設けられ、前記第2基板及び前記第2導電層と電気的に接続され、Au(金)及びSn(スズ)を含む第3導電層と、
    前記第1ドレイン電極と前記第2導電層の間に設けられ、前記第1ドレイン電極と前記第2導電層を電気的に接続する第3ビアと、
    をさらに備える請求項記載の半導体装置。
  5. 前記第4面に設けられ、前記第4面以下の大きさで前記第4面に対向する第6面を有し、前記第2窒化物半導体層よりバンドギャップの小さな第2半導体材料を含む第2半導体デバイスと、
    をさらに備える請求項1乃至請求項いずれか一項記載の半導体装置。
  6. 前記第2半導体デバイスは、前記第1ゲート電極に所定の制御信号を入力する制御回路を含む、
    請求項記載の半導体装置。
  7. 前記第5面は、前記第4面より小さな大きさで前記第4面に対向する、
    請求項1乃至請求項6いずれか一項記載の半導体装置。
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