JP2022045568A - 半導体装置 - Google Patents

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洪 洪
Hung Hung
啓 吉岡
Akira Yoshioka
亨 杉山
Toru Sugiyama
仁 小林
Hitoshi Kobayashi
哲也 大野
Tetsuya Ono
正明 岩井
Masaaki Iwai
直範 細川
Tadanori Hosokawa
正明 小野村
Masaaki Onomura
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/83424—Aluminium [Al] as principal constituent
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Abstract

【課題】小型化された半導体装置を提供する。【解決手段】第１面と、第２面と、を有する第１窒化物半導体層と、第１面に設けられた第１ソース電極と、第１面に設けられた第１ドレイン電極と、第１ソース電極と第１ドレイン電極の間の第１面に設けられた第１ゲート電極と、第２面に設けられ、第２面に対向する第３面と、第４面と、を有し、第１窒化物半導体層よりバンドギャップの小さな第２窒化物半導体層と、第４面に設けられ、第４面以下の大ききで第４面に対向する第５面を有し、第２窒化物半導体層よりバンドギャップの小さな第１半導体材料を含む第１半導体デバイスと、を備える半導体装置である。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）系半導体が期待されている。ＧａＮ系半導体はＳｉ（シリコン）と比較して大きなバンドギャップを備える。このため、ＧａＮ系半導体デバイスはＳｉ（シリコン）半導体デバイスと比較して、小型で高耐圧のパワー半導体デバイスを実現出来る。また、これにより寄生容量を小さく出来るため、高速駆動のパワー半導体デバイスを実現出来る。
ＧａＮ系のトランジスタでは、一般に、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまう、ノーマリーオントランジスタである。このため、ゲートに電圧を印加しない限り導通しない、ノーマリーオフトランジスタを実現することが困難であるという問題がある。
数百Ｖ～１千Ｖという大きな電力をあつかう電源回路等では、安全面を重視してノーマリーオフの動作が要求される。そこで、ノーマリーオンのＧａＮ系トランジスタとノーマリーオフのＳｉトランジスタをカスコード接続して、ノーマリーオフ動作を実現する回路構成が提案されている。
特許第５７４６２４５号公報
本発明が解決しようとする課題は、小型化された半導体装置を提供することである。
実施形態の半導体装置は、第１面と、第２面と、を有する第１窒化物半導体層と、第１面に設けられた第１ソース電極と、第１面に設けられた第１ドレイン電極と、第１ソース電極と第１ドレイン電極の間の第１面に設けられた第１ゲート電極と、第２面に設けられ、第２面に対向する第３面と、第４面と、を有し、第１窒化物半導体層よりバンドギャップの小さな第２窒化物半導体層と、第４面に設けられ、第４面以下の大きさで第４面に対向する第５面を有し、第２窒化物半導体層よりバンドギャップの小さな第１半導体材料を含む第１半導体デバイスと、を備える。
第１実施形態の半導体装置の模式上面図である。 第１実施形態の窒化物半導体装置の要部の模式図である。 第１実施形態の半導体装置の模式断面図の一例である。 第１実施形態の半導体装置の模式断面図の他の一例である。 第１実施形態の半導体装置の模式断面図の他の一例である。 第１実施形態のＭＯＳＦＥＴの要部の模式断面図である。 第１実施形態の半導体装置によって構成される電気回路図の一例である。 第１実施形態の半導体装置によって構成される電気回路図の他の一例である。 第１実施形態の半導体装置の製造工程を示す模式図である。 第１実施形態の半導体装置の製造工程を示す模式図である。 第１実施形態の半導体装置の製造工程を示す模式図である。 第１実施形態の半導体装置の製造工程を示す模式図である。 比較形態となる半導体装置の模式図である。 第２実施形態の半導体装置の模式断面図である。 第２実施形態の半導体装置の製造工程を示す模式断面図である。 第２実施形態の半導体装置の製造工程を示す模式断面図である。 第３実施形態の半導体装置の模式上面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
以下の説明において、ｎ＋、ｎ、ｎ－および、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
（第１実施形態）
本実施形態の半導体装置は、第１面と、第２面と、を有する第１窒化物半導体層と、第１面に設けられた第１ソース電極と、第１面に設けられた第１ドレイン電極と、第１ソース電極と第１ドレイン電極の間の第１面に設けられた第１ゲート電極と、第２面に設けられ、第２面に対向する第３面と、第４面と、を有し、第１窒化物半導体層よりバンドギャップの小さな第２窒化物半導体層と、第４面に設けられ、第４面以下の大きさで第４面に対向する第５面を有し、第２窒化物半導体層よりバンドギャップの小さな第１半導体材料を含む第１半導体デバイスと、を備える。
図１は、本実施形態の半導体装置１００の模式図である。図２は、本実施形態の窒化物半導体装置３０の要部の模式図である。
図３は、半導体装置１００の、第１ソース電極１４ａ、フィールドプレート電極２０ａ、配線１４ｃ及び第１ビア２４ａ（図２（ｂ））を通るＡ－Ａ’断面（図１）における模式断面図の一例である。図４は、半導体装置１００の、第１ドレイン電極１６ａ、配線１６ｃ、配線１６ｅ及び第３ビア２６ａ（図２（ｂ））を通るＡ－Ａ’断面（図１）における模式断面図の一例である。図５は、半導体装置１００の、第１ゲート電極１８ａ及び配線１８ｄ（図２（ｂ））を通るＡ－Ａ’断面（図１）における模式断面図の一例である。なお、上記のように、Ａ－Ａ’断面（図１）については複数の種類の断面図が想定されるため、それらを図３、図４及び図５にわけて図示を行っている。
図１乃至図５を用いて、本実施形態の半導体装置１００について説明をする。
本実施形態の半導体装置１００は、窒化物半導体装置３０とＭＯＳＦＥＴ（第１半導体デバイスの一例）８０が電気的に直列に接続された装置である。
絶縁基板２は、例えば回路等が形成される基板である。
ここで、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。絶縁基板２は、ＸＹ面に対して平行に設けられているものとする。
リードフレーム４は、絶縁基板２の上に設けられている。リードフレーム４は、図示しない外部電気回路と半導体装置１００の電気的な接続に用いられる。リードフレーム４は、例えばＣｕ（銅）やＡｌ（アルミニウム）等で形成される。
第４導電層４６は、リードフレーム４の上に設けられている。第４導電層４６は、リードフレーム４と窒化物半導体装置３０を電気的に接続している。第４導電層４６は、例えば、ダイボンディング材としての、はんだ又は銀ペーストである。しかし、第４導電層４６に用いられる材料はこれに限定されるものではない。
電気導電性を有する第２基板４２は、第４導電層４６の上に設けられ、第４導電層４６と電気的に接続されている。第２基板４２は、例えば不純物がドープされた電気導電性のＳｉ（シリコン）基板であるが、これに限定されるものではない。
第３導電層４５は、第２基板４２の上に設けられ、第２基板４２と電気的に接続されている。第３導電層４５は、例えばＡｕ（金）／Ｓｎ（スズ）合金を含むことが好ましい。しかし、第３導電層に用いられる材料は、これに限定されるものではない。
窒化物半導体装置３０は、第３導電層４５の上に設けられている。窒化物半導体装置３０は、例えばＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。
窒化物半導体装置３０は、第１窒化物半導体層１０と、第２窒化物半導体層１２と、第１ソース電極１４と、第１ドレイン電極１６と、第１ゲート電極１８と、フィールドプレート電極２０と、層間絶縁膜２２と、第２導電層４４と、第３ビア２６と、第１ビア２４と、導電材３２と、配線４７と、第２ビア４８と、を有する。
第１窒化物半導体層１０は、第１面１０ａと、第２面１０ｂと、を有する。第１窒化物半導体層１０は、第１面１０ａが下になるように配置されている。第１窒化物半導体層１０は、例えば、アンドープのＡｌＹＧａ１－ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。第１窒化物半導体層１０は、より具体的には、例えば、アンドープのＡｌ０．２Ｇａ０．８Ｎである。第１窒化物半導体層１０の膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。
第２窒化物半導体層１２は、第３面１２ａと、第４面１２ｂと、を有する。第３面１２ａは、第２面１０ｂに設けられ、第２面１０ｂと対向し、第２面１０ｂと接している。第２窒化物半導体層１２のバンドギャップは、第１窒化物半導体層のバンドギャップより小さい。第２窒化物半導体層１２は、例えば、ＡｌＸＧａ１－ＸＮ（０≦Ｘ＜１）である。なお、第２窒化物半導体層１２は、さらに、例えば窒化アルミニウムガリウム（ＡｌＷＧａ１－ＷＮ（０＜Ｗ＜１））の多層構造を含んでいても良い。第１窒化物半導体層１０は、より具体的には、例えば、ＧａＮである。第２窒化物半導体層１２の膜厚は、例えば、０．５μｍ以上１０μｍ以下である。
第１窒化物半導体層１０と第２窒化物半導体層１２の間には、ヘテロ接合界面が形成される。窒化物半導体装置３０のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
第１ソース電極１４は、第１面１０ａに設けられている。第１ドレイン電極１６は、第１面１０ａに設けられている。第１ゲート電極１８は、第１ソース電極１４と第１ドレイン電極１６の間の第１面１０ａに設けられている。第１ソース電極１４、第１ドレイン電極１６及び第１ゲート電極１８は、例えば金属電極である。第１ソース電極１４、第１ゲート電極１８又は第１ドレイン電極１６に用いられる金属電極は、例えばＴｉ（チタン）とＡｌの積層構造や、Ｎｉ（ニッケル）とＡｕ（金）の積層構造を有する。なお、第１窒化物半導体層１０と第１ゲート電極１８の間には、例えば窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）又は酸化アルミニウム（Ａｌ２Ｏ３）を含む絶縁膜が設けられていても良い。また、第１窒化物半導体層１０と第１ゲート電極１８の間には、ｐ型不純物を含む窒化物半導体層が設けられていても良い。
フィールドプレート電極２０は、第１ソース電極１４の下に設けられ、第１ソース電極１４と電気的に接続されている。フィールドプレート電極２０は、窒化物半導体装置３０内の電界の緩和に用いられる。
層間絶縁膜２２は、第１面１０ａと第３導電層４５の間に設けられている。層間絶縁膜２２は、例えばポリイミド、ＢＣＢ（ベンゾシクロブテン）、ＳｉＮ又はＳｉＯ２を含むが、これに限定されるものではない。
第２導電層４４は、層間絶縁膜２２と第３導電層４５の間に設けられている。第２導電層４４は、例えば、Ａｌ、Ｗ（タングステン）又はＣｕ等の、金属等の電気導電性材料を含む導電層である。
第３ビア２６は、第２導電層４４と第１ドレイン電極１６の間に設けられ、第２導電層４４と第１ドレイン電極１６を電気的に接続している。第３ビア２６は、例えば、Ａｌ、Ｗ又はＣｕ等の、金属等の電気導電性材料を含むビアである。
第１ビア２４は、第１ソース電極１４に電気的に接続され、第１窒化物半導体層１０及び第２窒化物半導体層１２を貫通している。第１ビア２４は、例えば、Ａｌ、Ｗ又はＣｕ等の、金属等の電気導電性材料を含むビアである。
導電材（第１導電層の一例）３２は、第２窒化物半導体層１２の上に設けられ、第１ビア２４と電気的に接続されている。接合材（第１導電層の一例）３４は、導電材３２の上に設けられ、導電材３２と電気的に接続されている。導電材３２は、例えば金属等の電気導電性材料を含み、例えば第１ビア２４と同時に形成される。なお、導電材３２は、第１ビア２４と同時に形成されていなくてもかまわない。接合材３４は、例えばダイボンディング材としての、はんだ又は銀ペーストである。
第１ゲートパッド３３は、第２窒化物半導体層１２の上に設けられ、後述するように、窒化物半導体装置３０の第１ゲート電極１８と電気的に接続されている。第１ゲートパッド３３は、例えばＡｕ（金）やＣｕを含むボンディングワイヤ８ｄを用いて、絶縁基板２の上に設けられたパッド６ｄに電気的に接続されている。
ＭＯＳＦＥＴ８０は、接合材３４の上に設けられている。ＭＯＳＦＥＴ８０は、第４面１２ｂ以下の大きさで第４面１２ｂに対向する第５面８０ｂを有する。ＭＯＳＦＥＴ８０の上面には第２ソースパッド８２、第２ケルビンパッド８４及び第２ゲートパッド８６が設けられている。第２ソースパッド８２は、例えばボンディングワイヤ８ａを用いて、絶縁基板２の上に設けられたパッド６ａに電気的に接続されている。第２ケルビンパッド８４は、例えばボンディングワイヤ８ｂを用いて、絶縁基板２の上に設けられたパッド６ｂに電気的に接続されている。第２ゲートパッド８６は、例えばボンディングワイヤ８ｃを用いて、絶縁基板２の上に設けられたパッド６ｃに電気的に接続されている。
次に、図２を用いて説明を行う。図２（ｂ）は、本実施形態の窒化物半導体装置３０の模式下面図である。図２（ａ）は、図２（ｂ）のＢ－Ｂ’断面における本実施形態の窒化物半導体装置３０の模式断面図である。図２（ｃ）は、配線１８ｄと第１ゲートパッド３３の接続の態様を示す模式断面図である。なお、図２（ａ）において図示されているフィールドプレート電極２０及び層間絶縁膜２２は、図２（ｂ）においては図示されていない。
本実施形態の窒化物半導体装置３０は、例えばマルチフィンガ－構造を有する。第１ソース電極１４としての第１ソース電極１４ａと第１ソース電極１４ｂの間に、第１ドレイン電極１６としての第１ドレイン電極１６ａが設けられている。そして、第１ソース電極１４ａと第１ドレイン電極１６ａの間に第１ゲート電極１８としての第１ゲート電極１８ａが設けられている。また、第１ソース電極１４ｂと第１ドレイン電極１６ａの間に第１ゲート電極１８としての第１ゲート電極１８ｂが設けられている。第１ソース電極１４ｂと第１ドレイン電極１６ｂの間に第１ゲート電極１８としての第１ゲート電極１８ｃが設けられている。第１ソース電極１４ａに、フィールドプレート電極２０としてのフィールドプレート電極２０ａが電気的に接続されている。第１ソース電極１４ｂに、フィールドプレート電極２０としてのフィールドプレート電極２０ｂが電気的に接続されている。
第１ソース電極１４ａ及び第１ソース電極１４ｂには配線１４ｃが電気的に接続されている。また、配線１４ｃには、第１ビア２４としての、第１ビア２４ａ及び第１ビア２４ｂが接続されている。これにより、第１ソース電極１４は、第１ビア２４に電気的に接続されている。第１ドレイン電極１６ａには配線１６ｃが電気的に接続されている。第１ドレイン電極１６ｂには配線１６ｄが電気的に接続されている。配線１６ｃ及び配線１６ｄには配線１６ｅが電気的に接続されている。配線１６ｅには、第３ビア２６としての第３ビア２６ａ及び第３ビア２６ｂが接続されている。これにより、第１ドレイン電極１６は、第３ビア２６と電気的に接続されている。第１ゲート電極１８ａ、第１ゲート電極１８ｂ及び第１ゲート電極１８ｃには、配線１８ｄが電気的に接続されている。配線１８ｄは、例えばＡｌ、Ｗ又はＣｕ等の、金属等の電気導電性材料を含む第２ビア４８に接続されている。第２ビア４８は、第１窒化物半導体層１０及び第２窒化物半導体層１２を貫通している。第２ビア４８は、第１ゲートパッド３３に電気的に接続されている。これにより、第１ゲートパッド３３は、第１ゲート電極１８と電気的に接続されている。なお、図２（ｂ）に点線で示した領域は、窒化物半導体装置３０のアクティブエリアである。
図６は、本実施形態のＭＯＳＦＥＴ８０の要部の模式断面図である。本実施形態のＭＯＳＦＥＴ８０は、例えば、縦型のトレンチ型Ｓｉ（シリコン）－ＭＯＳＦＥＴである。なおＳｉは、第２窒化物半導体層１２よりバンドギャップの小さな第１半導体材料の一例である。
第２ドレイン電極５６は、接合材３４の上に設けられ、接合材３４と電気的に接続されている。第２ドレイン電極５６は、ＭＯＳＦＥＴ８０のドレイン電極として機能する電極である。第２ドレイン電極５６は、例えば金属等の電気導電性材料を含む。
ドレイン層（第１半導体層の一例）５８は、第２ドレイン電極５６の上に設けられている。ドレイン層５８は、ＭＯＳＦＥＴ８０のドレインとして機能する層である。ドレイン層５８は、例えば、ｎ＋型のＳｉを含む。
ドリフト層（第２半導体層の一例）６０は、ドレイン層５８の上に設けられている。ドリフト層６０は、ＭＯＳＦＥＴのドリフト層として機能する層である。ドリフト層６０は、例えば、ｎ－型のＳｉを含む。
ベース領域（第１半導体領域の一例）６２は、ドリフト層６０の上に設けられている。ベース領域６２は、ＭＯＳＦＥＴ８０のベースとして機能する領域である。ベース領域６２は、後述する第２ゲート電極７０に電圧が印加された場合にチャネルを形成し、後述するソース領域６４とドレイン層５８の間にキャリアが流れることを可能とする領域である。ベース領域６２は、例えば、ｐ型のＳｉを含む。
ソース領域（第２半導体領域の一例）６４は、ベース領域６２の上に設けられている。ソース領域６４は、ＭＯＳＦＥＴ８０のソースとして機能する領域である。第２ゲート電極７０に適切な電圧が印加された場合に、ソース領域６４とドレイン層５８の間にキャリアが流れる。ソース領域６４は、例えば、ｎ＋型のＳｉを含む。
コンタクト領域６６は、ベース領域６２の上に設けられ、ベース領域６２及びソース領域６４と電気的に接続されている。コンタクト領域６６は、ベース領域６２及びソース領域６４と、後述する第２ソース電極７４の電気的接触をより良好なものにするために設けられている。コンタクト領域６６は、例えば、ｐ＋型のＳｉを含む。
トレンチ５０は、ソース領域６４の上からドリフト層６０に到達するように設けられている。
絶縁膜５２は、トレンチ５０内に設けられている。例えば、絶縁膜５２は、後述するフィールドプレート電極５４を覆うように設けられている。例えば、絶縁膜５２はＳｉＯｘ（酸化シリコン）を含む。
ゲート絶縁膜６８は、トレンチ５０内の、絶縁膜５２の上に設けられている。また、ゲート絶縁膜６８は、第２ゲート電極７０とベース領域６２の間に設けられている。ゲート絶縁膜６８は、例えばＳｉＯｘ（酸化シリコン）を含む。
フィールドプレート電極５４は、トレンチ５０内において、絶縁膜５２を介して、ドリフト層６０と対向して設けられている。例えば、フィールドプレート電極５４は、ドリフト層６０と並んで設けられている。フィールドプレート電極５４は、例えば、図７の奥行き方向に設けられた、図示されていない部分において、上方に延びた部分を有する。そして、フィールドプレート電極５４は、かかる上方に延びた部分を用いて、後述する第２ソース電極７４と電気的に接続されている。
層間絶縁膜７２は、ゲート絶縁膜６８及び第２ゲート電極７０の上に設けられている。層間絶縁膜７２は、例えばＳｉＯｘ（酸化シリコン）を含む。
第２ソース電極７４ は、ソース領域６４、層間絶縁膜７２及びコンタクト領域６６の上に設けられている。第２ソース電極７４は、金属等の電気導電性材料を含む。
第２ソースパッド８２は、第２ソース電極７４の上に設けられ、第２ソース電極７４と電気的に接続されている。第２ソースパッド８２は、金属等の電気導電性材料を含む。
なお、第２ゲートパッド８６（図１（ａ））は、例えば第２ゲート電極７０に電気的に接続されている。
なお、半導体装置１００は、ＭＯＳＦＥＴ８０と制御回路９０の両方を備えていてもかまわないし、ＭＯＳＦＥＴ８０と制御回路９０のうちのいずれか一方を備えていてもかまわない。
図７は、本実施形態の半導体装置１００によって構成される電気回路図の一例である。図７は、ノーマリーオフトランジスタ１１０のドレイン電極１１２とノーマリーオントランジスタ１２０のソース電極１２１がカスコード接続された電気回路を示している。ノーマリーオフトランジスタ１１０とノーマリーオントランジスタ１２０が直列に電気的に接続されることにより、ノーマリーオフ動作が実現される。
ノーマリーオフトランジスタ１１０は、ソース電極１１１と、ドレイン電極１１２と、ゲート電極１１３と、を有する。ノーマリーオフトランジスタ１１０は、ＭＯＳＦＥＴ８０（例えば図１）に相当している。ノーマリーオフトランジスタ１１０の耐圧は、例えば１０Ｖ以上３０Ｖ以下である。
ソース電極１１１には、配線１４２が接続されている。配線１４２は、ソース端子１０２に接続されている。ソース端子１０２は、例えば第２ソースパッド８２に相当する。
また、ソース電極１１１には、配線１４４が接続されている。配線１４４は、端子１０３に接続されている。端子１０３は、例えば第２ケルビンパッド８４に相当する。
ノーマリーオントランジスタ１２０は、ソース電極１２１と、ドレイン電極１２２と、ゲート電極１２３と、を有する。ノーマリーオントランジスタ１２０は、窒化物半導体装置３０（例えば図１）に相当している。ノーマリーオントランジスタ１２０の耐圧は、例えば６００Ｖ以上１２００Ｖ以下である。
コンデンサ１８５は、第１端部１８６と、第２端部１８７と、を有する。第１端部１８６は、ゲート電極１２３に電気的に接続されている。
ダイオード１８０は、アノード１８１と、カソード１８２と、を有する。アノード１８１は、第１端部１８６及びゲート電極１２３に電気的に接続されている。カソード１８２は、ソース電極１２１に電気的に接続されている。
抵抗１７５は、端部１７６と、端部１７７と、を有する。端部１７６は、ゲート電極１１３に電気的に接続されている。
ダイオード１７０は、アノード１７１と、カソード１７２と、を有する。アノード１７１は、端部１７７に電気的に接続されている。カソード１７２は、ゲート電極１１３及び端部１７６に電気的に接続されている。ダイオード１７０は、抵抗１７５に対して電気的に並列に設けられている。
ゲートドライブ回路１９６は、第２端部１８７、端部１７７及びアノード１７１に電気的に接続されている。ゲートドライブ回路１９６は、ノーマリーオフトランジスタ１１０及びノーマリーオントランジスタ１２０を駆動する信号を出力する。
図７に示した電気回路の動作は、例えば、特許第６３９２４５８号公報に記載されている。
図８は、本実施形態の半導体装置１００によって構成される電気回路図の他の一例である。ゲートドライブ回路１９６は、ゲート電極１１３に接続され、ゲート電極１２３には接続されていない。また、ソース電極１１１とゲート電極１２３が、配線１５０によって接続されている。図８は、ノーマリーオフトランジスタ１１０のソース電極１１１とノーマリーオントランジスタ１２０のゲート電極１２３がカスコード接続された電気回路の他の一例である。１
図９乃至図１２は、本実施形態の半導体装置の製造工程を示す模式図である。なお、それぞれ、中央に上面図を図示している。左に、Ｃ－Ｃ’線における断面図を示している。右に、下面図を図示している。
まず、第１基板４０の上に、例えば、有機金属化学気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により第２窒化物半導体層１２及び第１窒化物半導体層１０を形成する。また、第１ソース電極１４、第１ドレイン電極１６、第１ゲート電極１８、フィールドプレート電極２０、層間絶縁膜２２、第３ビア２６を形成する。第１基板４０は、例えばＳｉ基板またはサファイヤ基板である（図９）。
次に、層間絶縁膜２２の上に、第２導電層４４を形成する（図１０）。
次に、第２導電層４４の上に、例えばＡｕ／Ｓｎ合金を含む第３導電層４５を形成する。次に、第２基板４２と第２導電層４４を、第３導電層４５を介して接続する。次に、第１基板４０を除去する。第１基板４０がＳｉ基板の場合には、例えば水酸化カリウム（ＫＯＨ）水溶液を用いたケミカルエッチングにより第１基板４０を除去する。第１基板４０がサファイヤ基板の場合には、例えばレーザーリフトオフにより第１基板４０を除去する。次に、製造途中の半導体装置の上下を反転する（図１１）。
次に、第１ソース電極１４に電気的に接続され、第１窒化物半導体層１０及び第２窒化物半導体層１２を貫通する第１ビア２４、第１ゲート電極１８に電気的に接続される第２ビア４８、第２窒化物半導体層１２の上に設けられ第１ビア２４と電気的に接続される導電材３２、第２窒化物半導体層１２の上に設けられ第２ビア４８と電気的に接続される第１ゲートパッド３３を形成する（図１２）。
次に、製造途中の半導体装置の第２基板４２を裏面研削により薄膜化し、チップに個片化する。次に、第２基板４２を第４導電層４６によりリードフレーム４上に接合する。次に、ＭＯＳＦＥＴ８０を接合材３４の上に接合し、制御回路９０、ボンディングワイヤ８を適宜接合し、モールド樹脂による封止やパッケージダイシングを適宜行い、本実施形態の半導体装置１００を得る。
次に、本実施形態の半導体装置の作用効果を記載する。
図１３は、比較形態となる半導体装置８００の模式図である。窒化物半導体装置３０とＭＯＳＦＥＴ８０が、いずれも同一のＸＹ平面内に配置されている。端子８０６と、窒化物半導体装置３０のドレイン端子８１０が、ボンディングワイヤ８０８により電気的に接続されている。窒化物半導体装置３０のソース端子８１２が、ボンディングワイヤ８１６により金属板８３２に電気的に接続されている。金属板８３２の上にはＭＯＳＦＥＴ８０が設けられ、図示しないＭＯＳＦＥＴ８０のドレイン電極が金属板８３２に電気的に接続されている。ＭＯＳＦＥＴ８０の上面に設けられたソース電極８４０が、端子８５６とボンディングワイヤ８６６により電気的に接続されている。
窒化物半導体装置３０のゲート電極８１４は、ボンディングワイヤ８６０により、端子８５０と電気的に接続されている。ＭＯＳＦＥＴ８０のゲート電極８４２は、ボンディングワイヤ８６２により、端子８５２と電気的に接続されている。
ソース電極８４０は、ボンディングワイヤ８６４により、端子８５４と電気的に接続されている。端子８５４は、例えばケルビン接続のために用いられる。
ノーマリーオンの窒化物半導体装置３０とノーマリーオフのＭＯＳＦＥＴ８０をカスコード接続して、ノーマリーオフ動作を実現する電気回路においては、２個のトランジスタを搭載する。そのため、窒化物半導体装置３０とＭＯＳＦＥＴ８０をいずれもＸＹ平面内に搭載すると、パッケージサイズが大きくなってしまうという問題があった。
また、窒化物半導体装置３０とＭＯＳＦＥＴ８０をいずれもＸＹ平面内に搭載すると、窒化物半導体装置３０とＭＯＳＦＥＴ８０を接続するためのボンディングワイヤの抵抗が大きくなってしまい、半導体装置としてのオン抵抗が大きくなってしまうという問題があった。例えば、端子８０６とドレイン端子８１０の間は沿面距離を長くするために距離を設けることが好ましいため、ボンディングワイヤ８０８の長さを長くすることが好ましい。すると、半導体装置としてのオン抵抗が大きくなってしまうという問題があった。
また、ボンディングワイヤのインダクタンスにより起電力が発生するため、半導体装置の立ち上がり速度や立ち下がり速度の低下といった遅延や、ドレイン電流やソース電圧が激しく時間変化するリンギング等が発生しやすくなるという問題があった。
また、窒化物半導体装置３０の底面側の電位は、通常半導体装置のソース電位と同じである。一方、半導体装置８００におけるＭＯＳＦＥＴ８０の底面側の電位すなわち金属板８３２の電位は、ＭＯＳＳＥＴ８０のドレイン電極の電位になっている。すると、底面側が場所によって異なる電位を有するため、一部をフローティングにする等の対策が求められるという問題があった。
そこで、本実施形態の半導体装置１００は、第１面１０ａと、第２面１０ｂと、を有する第１窒化物半導体層１０と、第１面１０ａに設けられた第１ソース電極１４と、第１面１０ａに設けられた第１ドレイン電極１６と、第１ソース電極１４と第１ドレイン電極１６の間の第１面１０ａに設けられた第１ゲート電極１８と、第２面１０ｂに設けられ、第２面１０ｂに対向する第３面１２ａと、第４面１２ｂと、を有し、第１窒化物半導体層１０よりバンドギャップの小さな第２窒化物半導体層１２と、第４面１２ｂに設けられ、第４面１２ｂ以下の大ききで第４面１２ｂに対向する第５面８０ｂを有し、第２窒化物半導体層１２よりバンドギャップの小さな第１半導体材料を含むＭＯＳＦＥＴ８０と、を備える。
この構成によれば、窒化物半導体装置３０とＭＯＳＦＥＴ８０が積層されるため、小型化された半導体装置の提供が可能となる。特に、窒化物半導体装置３０には高耐圧が求められるため、第１ソース電極１４、第１ドレイン電極１６、第１ゲート電極１８の距離をある程度設けることが好ましいことから、サイズが大きくなりやすい。一方、ＭＯＳＦＥＴ８０は、低耐圧であるためサイズが小さくなる。さらに、製造工程上、ＭＯＳＦＥＴ８０は接合材３４の上に接合するが、第５面８０ｂが第４面１２ｂ以下の大きさである方が、ＭＯＳＦＥＴ８０の接合材３４の上における位置合わせを容易に行いやすい。そのため、ＭＯＳＦＥＴ８０の第５面８０ｂは、窒化物半導体装置３０の第４面１２ｂ以下の大きさとなる。
半導体装置１００が、さらに第１窒化物半導体層１０及び第２窒化物半導体層１２を貫通し、第１ソース電極１４に電気的に接続された第１ビア２４と、第４面１２ｂと第５面８０ｂの間に設けられ、第１ビア２４に電気的に接続された導電材３２と、を備えることにより、窒化物半導体装置３０とＭＯＳＦＥＴ８０の積層が容易になる。
ＭＯＳＦＥＴ８０は、縦型のＭＯＳＦＥＴであることが好ましい。裏面に第２ドレイン電極５６を有するため、積層によるカスコード接続された回路の形成が容易に行えるためである。
また、第３ビア２６と第２基板４２との接合は、第２導電層４４及び第３導電層４５を用いる事により、容易に行うことが出来る。
第３導電層４５として好ましく用いられるＡｕ（金）及びＳｎ（スズ）を含む材料は、比較的低温で接合が可能であるため、第１基板４０及び第２基板４２の反りを小さくすることが出来る。また、製造プロセスにおいて半導体装置に加わる熱履歴（Ｔｈｅｒｍａｌ Ｂｕｄｇｅｔ）を小さくすることが出来る。また、小規模なプロセス変更をおこなっても、製造される半導体装置に性能の劣化等が発生しにくい。
また、第３ビア２６と第３導電層４５を電気的に接続するためには、第３ビア２６と第３導電層４５を直接電気的に接続するよりも、あらかじめ第３ビア２６に接続される第２導電層４４を形成した上で、第２導電層４４を介して第３ビア２６と第３導電層４５を電気的に接続することが好ましい。
本実施形態の半導体装置によれば、小型化された半導体装置の提供が可能となる。
（第２実施形態）
本実施形態の半導体装置１０５は、第４面とＭＯＳＦＥＴ８０の間に設けられた第１基板４０を備える点で、第１実施形態の半導体装置と異なっている。ここで、第１実施形態と重複する内容の記載は省略する。
図１４は、第２実施形態の半導体装置１０５の模式断面図である。第１実施形態の半導体装置において製造工程で除去していた第１基板４０を、除去せずに用いている。第１基板４０としては、不純物がドープされたＳｉ基板が、電気導電性を有するため好ましく用いられる。一方、半導体装置１０５は、第２基板４２を備えていない。また、半導体装置１０５は、第３導電層４５も備えていない。
図１５及び図１６は、本実施形態の半導体装置１０５の製造工程を示す模式断面図である。図１５及び図１６に示した工程は、図９及び図１０に示した工程と同様である。ただし、この後、第１基板４０を除去しない。また、第２基板４２との接合も行わない。以後の製造工程は省略する。
本実施形態の半導体装置によれば、第１基板４０を除去せず、第２基板４２との接合も行わないため、製造を容易に行うことが出来る。また、本実施形態の半導体装置によっても、小型化された半導体装置の提供が可能となる。
（第３実施形態）
本実施形態の半導体装置は、制御回路（第２半導体デバイスの一例）９０をさらに備える点で、第１及び第２実施形態の半導体装置と異なっている。ここで、第１及び第２実施形態と重複する内容の記載は省略する。
図１７は、本実施形態の半導体装置１０６の模式上面図である。
制御回路（第２半導体デバイスの一例）９０は、例えば、接合材３４及び第１ゲートパッド３３の上に設けられている。制御回路９０は、導電材３２及び接合材３４を介して、第２窒化物半導体層１２の第４面１２ｂに設けられている。制御回路９０は、第４面１２ｂ以下の大きさで第４面１２ｂに対向する第６面９０ｂを有する。第６面９０ｂは、制御回路９０の底面である。制御回路９０は、ゲートドライブ回路１９６（図７、図８）を有し、例えば第１ゲート電極１８及び第２ゲート電極７０に所定の制御信号を入力する。制御回路９０は、複数の素子がワンチップ化されたＩＣ、又は、複数の電子部品が配置された電子回路基板であり、第２窒化物半導体層１２よりバンドギャップの小さなＳｉ（シリコン）（第２半導体材料の一例）を含む。
例えば、制御回路９０に、ゲートドライブ回路１９６、ダイオード１７０、抵抗１７５、コンデンサ１８５、ダイオード１８０が組み込まれることが可能である。なお、例えば、ゲートドライブ回路１９６、ダイオード１７０、抵抗１７５、コンデンサ１８５、ダイオード１８０の一部が組み込まれることも可能であり、制御回路９０に組み込まれる部品の内容は特に限定されるものではない。
制御回路９０は、例えばボンディングワイヤ８ｇにより、パッド６ｂと電気的に接続されている。また、例えば制御回路９０は、例えばボンディングワイヤ８ｅによりパッド６ｃと電気的に接続されている。また、例えば制御回路９０は、例えばボンディングワイヤ８ｄによりパッド６ｄと電気的に接続されている。また、例えば制御回路９０は、例えばボンディングワイヤ８ｆにより第２ゲートパッド８６と電気的に接続されている。例えば、パッド６ｃ及びパッド６ｄを用いて、ゲート信号を制御回路９０に入力する。そして、例えば制御回路９０に組み込まれたゲートドライブ回路１９６を用いて、窒化物半導体装置３０及びＭＯＳＦＥＴ８０の制御を行うことが可能である。
本実施形態の半導体装置によっても、小型化された半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２ 絶縁基板
４ リードフレーム
６ パッド
８ ボンディングワイヤ
１０ 第１窒化物半導体層
１０ａ 第１面
１０ｂ 第２面
１２ 第２窒化物半導体層
１２ａ 第３面
１２ｂ 第４面
１４ 第１ソース電極
１６ 第１ドレイン電極
１８ 第１ゲート電極
２０ フィールドプレート電極
２２ 層間絶縁膜
２４ 第１ビア
２６ 第３ビア
３０ 窒化物半導体装置
３２ 導電材（第１導電層）
３３ 第１ゲートパッド
３４ 接合材（第１導電層）
４０ 第１基板
４２ 第２基板
４４ 第２導電層
４５ 第３導電層
４６ 第４導電層
４７ 配線
４８ 第２ビア
５０ トレンチ
５２ 絶縁膜
５４ フィールドプレート電極
５６ 第２ドレイン電極
５８ ドレイン層
６０ ドリフト層
６２ ベース領域
６４ ソース領域
６６ コンタクト領域
６８ ゲート絶縁膜
７０ 第２ゲート電極
７２ 層間絶縁膜
７４ 第２ソース電極
８０ ＭＯＳＦＥＴ（第１半導体デバイス）
８０ｂ 第５面
８２ 第２ソースパッド
８４ 第２ケルビンパッド
８６ 第２ゲートパッド
９０ 制御回路（第２半導体デバイス）
９０ｂ 第６面
１００ 半導体装置
１０５ 半導体装置
１０６ 半導体装置

Claims (8)

  1. 第１面と、第２面と、を有する第１窒化物半導体層と、
    前記第１面に設けられた第１ソース電極と、
    前記第１面に設けられた第１ドレイン電極と、
    前記第１ソース電極と前記第１ドレイン電極の間の前記第１面に設けられた第１ゲート電極と、
    前記第２面に設けられ、前記第２面に対向する第３面と、第４面と、を有し、前記第１窒化物半導体層よりバンドギャップの小さな第２窒化物半導体層と、
    前記第４面に設けられ、前記第４面以下の大ききで前記第４面に対向する第５面を有し、前記第２窒化物半導体層よりバンドギャップの小さな第１半導体材料を含む第１半導体デバイスと、
    を備える半導体装置。
  2. 前記半導体装置は、
    前記第１窒化物半導体層及び前記第２窒化物半導体層を貫通し、前記第１ソース電極に電気的に接続された第１ビアと、
    前記第４面と前記第５面の間に設けられ、前記第１ビアに電気的に接続された第１導電層と、
    をさらに備える請求項１記載の半導体装置。
  3. 前記第１半導体デバイスは、
    前記第１導電層に電気的に接続された第２ドレイン電極と、
    前記第２ドレイン電極の上に設けられた第１導電型の第１半導体層と、
    前記第１半導体層の上に設けられた、第１導電型の第２半導体層と、
    前記第２半導体層の上に設けられた、第２導電型の第１半導体領域と、
    前記第１半導体領域の上に設けられた、第１導電型の第２半導体領域と、
    前記第２半導体層の上に設けられた第２ゲート電極と、
    前記第２半導体領域の上に設けられた第２ソース電極と、
    を有する、
    請求項２記載の半導体装置。
  4. 前記第４面と前記第１半導体デバイスの間に設けられた、電気導電性を有する第１基板をさらに備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記第１ソース電極、前記第１ドレイン電極及び前記第１ゲート電極の下に設けられ、前記第１ドレイン電極と電気的に接続された、電気導電性を有する第２基板と、
    をさらに備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  6. 前記第２基板と前記第１ドレイン電極の間に設けられた第２導電層と、
    前記第２基板と前記第２導電層の間に設けられ、前記第２基板及び前記第２導電層と電気的に接続され、Ａｕ（金）及びＳｎ（スズ）を含む第３導電層と、
    前記第１ドレイン電極と前記第２導電層の間に設けられ、前記第１ドレイン電極と前記第２導電層を電気的に接続する第３ビアと、
    をさらに備える請求項５記載の半導体装置。
  7. 前記第４面に設けられ、前記第４面以下の大きさで前記第４面に対向する第６面を有し、前記第２窒化物半導体層よりバンドギャップの小さな第２半導体材料を含む第２半導体デバイスと、
    をさらに備える請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記第２半導体デバイスは、前記第１ゲート電極に所定の制御信号を入力する制御回路を含む、
    請求項７記載の半導体装置。
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