CN116097429A - 半导体封装器件及其制造方法 - Google Patents

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Abstract

半导体器件包括第一半导体芯片、第二半导体芯片和密封剂。第一半导体芯片包括第一晶体管。第二半导体芯片设置在第一半导体芯片上方并包括第二晶体管。密封剂封装第一半导体芯片。第一半导体芯片完全嵌入密封剂中，第一半导体芯片的有源表面和背表面被密封剂所覆盖。第二半导体芯片具有有源表面和背表面。第二半导体芯片的有源表面未被密封剂所覆盖。第二半导体芯片的背表面未被密封剂所覆盖且朝向所述第一半导体芯片的有源表面。

Description

半导体封装器件及其制造方法
技术领域
本揭露一般涉及氮基半导体封装器件。更具体地说，本揭露涉及一种扇出型(fan-out)氮基半导体封装器件。
背景技术
近年来，对高电子迁移率晶体管(high-electron-mobility transistors,HEMT)的深入研究非常普遍，尤其是在高功率开关和高频应用中。III族氮化物HEMT利用具有不同带隙的两种材料之间的异质结界面来形成量子阱状结构，其容纳二维电子气(two-dimensional electron gas,2DEG)区域，满足高功率/频率器件的需求。除了HEMT之外，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunction bipolartransistors,HBT)、异质结场效应晶体管(heterojunction field effect transistor,HFET)和调制掺杂FET(modulation-doped FETs)。
发明内容
根据本揭露的一个方面，提供了一种半导体封装器件。一种半导体器件包括第一半导体芯片、第二半导体芯片和密封剂。第一半导体芯片包括第一晶体管。第二半导体芯片设置在第一半导体芯片上方并包括第二晶体管。密封剂封装第一半导体芯片。第一半导体芯片完全嵌入密封剂中，第一半导体芯片的有源表面和背表面被密封剂所覆盖。第二半导体芯片具有有源表面和背表面。第二半导体芯片的有源表面未被密封剂所覆盖。第二半导体芯片的背表面未被密封剂所覆盖且朝向所述第一半导体芯片的有源表面。
根据本揭露的一个方面，提供了一种制造半导体器件的方法。方法包括以下步骤。将第一半导体芯片设置在衬底上。在第一半导体芯片上形成导电层。在第一半导体芯片上方设置第二半导体芯片，第二半导体芯片与导电层电耦合。密封剂封装第一和第二半导体芯片并覆盖衬底。将第一半导体芯片从衬底上剥离，使得第一半导体芯片具有被密封剂所暴露的有源表面。
根据本揭露的一个方面，提供了一种半导体封装器件。半导体封装器件包括第一半导体芯片、第二半导体芯片和密封剂。第一半导体芯片包括第一晶体管。第二半导体芯片设置在第一半导体芯片上方并包括第二晶体管。密封剂封装第一半导体芯片并接收第二半导体芯片。第一半导体芯片具有的顶表面和第二半导体芯片具有的顶表面背对密封剂的顶表面，并且相对于密封剂的顶表面，第一半导体芯片的背表面比第二半导体芯片的背表面更深。
通过上述配置，在半导体封装器件中，第一和第二半导体芯片根据其操作电压范围被密封剂封装。因此，上述配置对半导体封装器件提供了良好的热管理，从而可以提高半导体封装器件的散热能力和可靠性。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。本揭露的实施例在下文中可对照附图以进行更详细的描述，其中：
图1是根据本揭露的一些实施例的半导体封装器件的垂直截面图；
图2A是根据本揭露的一些实施例的半导体芯片中的结构的局部放大图；
图2B是根据本揭露的一些实施例的半导体芯片中的结构的部分放大图；和
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I和图3J示出了根据本揭露的一些实施例的用于制造半导体器件的方法的不同阶段图。
具体实施方式
于全部的附图和详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本揭露内容的实施方式。
于空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本揭露内容的实施方式的优点不因如此设置而偏离。
此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于器件的制造条件造成的。本揭露内容中，使用直线和直角绘示仅用于方便表示层体和技术特征。
于下面的描述中，半导体器件/芯片/封装以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本揭露的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本揭露模糊不清；然而，本揭露内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本揭露内容中的教示。
图1是根据本揭露的一些实施例的半导体封装器件1A的垂直截面图。为了满足消费者的各种需求且实现轻、薄、短电子器件的目的，电子器件变得更加密集。目前，制造半导体器件的主流是以小体积封装具有不同功能的多个半导体芯片。至少出于让半导体封装器件1A中实现不同功能的目的，半导体封装器件1A至少包括具有不同功能的两个半导体芯片10、12，这意味着半导体封装器件1B是双芯片封装。
具体而言，半导体封装器件1A包括半导体芯片10、12、电路结构CS1、多个导电凸块38(即焊料凸块)、介电层40、导电层42、密封剂44、电路结构CS2和多个导电凸块54。电路结构CS1包括介电层30、重分布层32、介电层34和多个接合焊垫36。电路结构CS2包括介电层46、重分布层48、介电层50和多个接合焊垫52。
半导体芯片12可以设置在半导体芯片10上/上方/之上。半导体芯片12可以直接堆叠在半导体芯片10上/之上/上方。半导体芯片12垂直重迭于半导体芯片10。因此，半导体器件1A在水平方向HD上的宽度可以被限制在固定范围内，从而实现小面积/高集成度。
半导体芯片10具有有源表面104(即，顶表面)、背表面106(即，底表面/非有源表面)和一对侧表面108。有源表面104与背表面106相对。侧表面108将有源表面104连接到背表面106。在一些实施例中，有源表面104、背表面106以及侧表面108可以构成半导体芯片10的矩形轮廓。
半导体芯片12具有有源表面124(即，顶表面)、背表面126(即，底表面/非有源表面)和一对倾斜侧表面128。倾斜侧表面128将背表面126连接到有源表面124。在一些实施例中，半导体芯片10的有源表面104面向半导体芯片12的背表面126。
在一些实施例中，半导体芯片10、12的有源表面104、124可以包含模拟或数字电路，其被实现为有源器件、无源器件、导电层和形成在芯片内的介电层，并根据芯片的电气设计和功能电互连。例如，电路可以包括形成在有源表面104、124内的一个或多个晶体管、二极管或其他电路组件，以实现模拟电路或数字电路。因此，有源表面104/124是半导体器件10/12的主要的发热表面。
在一些实施例中，半导体芯片10可以包括晶体管102，而半导体芯片12可以包括晶体管122。晶体管102、122可形成以分别与半导体芯片的有源表面104、124相邻。晶体管102、122的详细配置如图2A和图2B中所示。
图2A是根据本揭露的一些实施例的半导体芯片10中的结构的局部放大图。半导体芯片10包括衬底1021、氮基半导体层1022、氮基半导体层1023、电极1024、1025、掺杂的氮基半导体层1026和栅极电极1027。
衬底1021可以是半导体衬底。衬底1021的示例性材料可包括，例如但不限于，硅(Si)、硅锗(SiGe)、碳化硅(SiC)、砷化镓、p型掺杂的硅、n型掺杂的硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,SOI))或其他合适的衬底材料。在一些实施例中，衬底10可包括，例如但不限于，III族元素、IV族元素、V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底1021可包括，例如但不限于，一个或多个其他特征，例如掺杂区域(doped region)、埋层(buried layer)、外延层(epitaxial(epi)layer)或其组合。
在一些实施例中，半导体芯片10可以包括缓冲层(buffer layer,未示出)。缓冲层(未示出)可以设置在衬底1021上/上方/之上。缓冲层可以设置在衬底1021和氮基半导体层1022之间。缓冲层可被配置为减少衬底1021与氮基半导体层1022之间的晶格和热失配，从而修补由于失配/差异引起的缺陷。缓冲层可以包括III-V族化合物。III-V族化合物可包括，例如但不限于，铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料可以进一步包括，例如但不限于，氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(InAlGaN)或其组合。
在一些实施例中，半导体芯片10可进一步包括成核层(nucleation layer,未示出)。成核层可以形成在衬底1021和缓冲层之间。成核层可以被配置为提供过渡(transition)以适应衬底1021和缓冲层的III族氮化物层之间的失配(mismatches)/差异(difference)。成核层的示例性材料可以包括，例如但不限于，氮化铝(AlN)或其任何合金。
氮基半导体层1022设置在衬底1021上/上方/之上。氮基半导体层1023设置在氮基半导体层层1022上/上方/之上。氮基半导体层1023的示例性材料可以包括，例如但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)，AlyGa(1–y)N(其中y≤1).氮基半导体层1023的示例性材料可以包括例如但不限于氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)、AlyGa(1–y)N(其中y≤1。
选择氮基半导体层1022和1023的示例性材料，使得氮基半导体层1023的带隙(即，禁带宽度)大于氮基半导体层1022的带隙，这导致其电子亲和性彼此不同，并在其间形成异质结。例如，当氮基半导体层1022是具有大约3.4eV的带隙的未掺杂GaN层时，氮基半导体层1023可以被选择为具有大约4.0eV带隙的AlGaN层。这样，氮基半导体层1022和1023可以分别作为沟道层(channel layer)和势垒层(barrier layer)。在沟道层和势垒层之间的结合界面处产生三角形阱电势，使得电子在三角形阱中累积，从而产生与异质结相邻的二维电子气(2DEG)区域。因此，晶体管102可用于包括至少一个氮化镓基(GaN-based)高电子迁移率晶体管(HEMT)。
电极1024和1025设置在氮基半导体层1023上/上方。电极1024和1025设置在氮基半导体层1024上/上方/之上。在一些实施例中，电极1025可以作为漏极电极。在一些实施例中，电极1024可以作为源极电极。在一些实施例中，电极1025可以作为漏极电极。电极1024和1025的作用取决于器件设计。
在一些实施例中，电极1024和1025可以包括，例如但不限于，金属、合金、掺杂的半导体材料(例如掺杂的晶体硅)、化合物(例如硅化物和氮化物)、其他导体材料或其组合。电极1024和1025的示例性材料可以包括，例如但不限于，钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。电极1024和1025中的每一个可以是具有相同或不同组成的单层或多层。电极1024和1025与氮基半导体层1023形成欧姆接触。此外，欧姆接触可以通过将钛(Ti)、铝(Al)或其他合适的材料施加到电极1024和1024来实现。
在一些实施例中，电极1024和1025中的每一个由至少一个共形层和导电填充物形成。共形层可以包裹导电填充物。共形层的示例性材料可以包括，例如但不限于，钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填充物的示例性材料可以包括，例如但不限于，铝硅(AlSi)、铝铜(AlCu)或其组合。
掺杂的氮基半导体层1026设置在氮基半导体层1023上/上方，栅极电极1027设置/堆叠在掺杂的氮基半导体层1026上。掺杂的氮基半导体层1027和栅极电极1026设置在电极1024和1025之间。电极1024和1024、栅极电极1025和2DEG区域可以作为晶体管102的组件。
掺杂的氮基半导体层1026的宽度大于栅极电极1027的宽度，掺杂的氮基半导体层1026的宽度实质上与栅极电极1027的宽度相同。
在图2A的示例性图示中，晶体管102是增强型器件，当栅极电极1027处于近似零偏置时，其处于常关状态。掺杂的氮基半导体层1026可以与氮基半导体层1023形成至少一个p-n结以耗尽2DEG区域，使得2DEG区域的至少一个与对应的栅极电极1027下方的位置对应的区块具有与2DEG区域剩余部分不同的特性(例如不同的电子浓度)并因此被阻挡。
由于这种机制，晶体管102具有常关特性。换言之，当没有电压施加到栅极电极1027，或，施加到栅极电极1027的电压小于阈值电压(即，在栅极电极1026下方形成反转层(inversion layer)所需的最小电压)时，栅极电极1028下方的2DEG区域的区块被持续阻断，因此没有电流流过此处。
在一些实施例中，可以省略掺杂的氮基半导体层1026，使得晶体管102是耗尽型器件，这意味着晶体管102在零栅源电压(gate-source voltage)下处于常开(normally-on)状态。
掺杂的氮基半导体层1026可以是p型掺杂III-V半导体层。掺杂的氮基半导体层1026的示例性材料可以包括，例如但不限于，p掺杂的III-V族氮化物半导体材料，例如p型氮化镓(p-GaN)、p型氮化铝镓(p-AlGaN)、p型氮化铟(p-InN)、p型氮化铝铟(p-AlInN)、p型氮化铟镓(p-InGaN)、p型氮化铝铟镓(p-AlInGaN)或其组合。在一些实施例中，通过使用p型杂质(例如铍(Be)、镁(Mg)、锌(Zn)、镉(Cd)和镁(Mg))来实现p掺杂材料。在一些实施例中，氮基半导体层1022包括未掺杂的氮化镓(GaN)，氮基半导体层1023包括氮化铝镓(AlGaN)，并且掺杂的氮基半导体层1027是p型氮化镓层，其可以向上弯曲下面的能带结构并耗尽2DEG区域的对应区块，从而将晶体管102置于关断状态(off-state)。
栅极电极1027的示例性材料可以包括金属或金属化合物。栅极电极1027可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可以包括，例如但不限于，钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、金属合金或其化合物、或其他金属化合物。
图2B是根据本揭露的一些实施例的半导体芯片12中的结构的局部放大图。半导体芯片12包括衬底1221、氮基半导体层1222、氮基半导体层1223、电极1224、1225、掺杂的氮基半导体层1226和栅极电极1227。
电极1224和1225、栅极电极1227和2DEG区域可以作为晶体管122的组件。晶体管122的配置可以与晶体管102的配置类似，除了电极1225和栅极电极1225之间的距离L2大于电极1025和栅极电极1027之间的距离L1。
在一些实施例中，半导体芯片12的电极1225和半导体芯片10的电极1025可以是漏极电极，因此距离L1/L2可以被称为漏极电极到栅极电极的边缘间距(drain to gate edgespacing)，此主导了晶体管102/122的击穿电压。由于晶体管122的距离L2大于晶体管102的距离L1，晶体管122的击穿电压高于晶体管102的击穿电压。由于上述配置，晶体管122可以由用于高电压应用的高电压氮化镓基晶体管所配置，而晶体管102可以由用于低电压应用的低电压氮化镓基晶体管所配置。因此，晶体管122的操作电压可以高于晶体管102的操作电压。在一些实施例中，低电压晶体管102的操作电压在大约5V到大约100V的范围内。在一些实施例中，高电压晶体管122的操作电压在大约150V到大约1250V的范围内。
与晶体管102相比，晶体管122由于其高操作电压而产生相对大量的热量。因此，晶体管122/半导体芯片12也可以被称为高功耗晶体管/半导体芯片，并且晶体管102/半导体管10也可以被称作低功耗晶体管/半导体芯片。
随着每单位体积晶体管密度和运算速度的增加，发热也会增加。过多的热量可能积聚在半导体器件中，导致半导体器件的故障。此外，半导体器件的增加的热输出导致能够削弱密封剂和半导体芯片之间的结合的热循环，从而导致离层(delamination)。此外，由于过热，密封剂的质量将恶化。封装的半导体器件的可靠性和性能随着温度的升高而降低。此外，在半导体封装器件中，通常执行贯穿氮化镓通孔(through gan via,TGV)工艺以实现层与层之间的连接。然而，TGV工艺是复杂的，这导致半导体封装器件的制造成本更高。因此，本领域需要改进的半导体器件封装。
至少为了避免上述问题，本揭露旨在开发用于半导体封装器件的新型结构。详细结构/布置将详细描述如下。
再次参考图1，电路结构CS1设置在半导体芯片10、12之间。电路结构CS1的介电层30设置在半导体芯片10上/上方/之上。电路结构CS1的介电层30覆盖半导体芯片10的有源表面104。电路结构CS1的重分布层32设置/夹在介电层30、34之间。重分布层32贯穿介电层30的通孔TH1，使得重分布层32的端部与晶体管102的电极接触。重分布层32水平地/横向地延伸，使得重分布层32的另一端部与接合焊垫36接触。由于上述配置，晶体管102可以通过重分布层32电连接到接合焊垫36。
电路结构CS1的介电层34设置在介电层30上/上方/之上。介电层34覆盖重分布层32和介电层30。电路结构CS1的接合焊垫36设置在重分布层32上/上方/之上。介电层34覆盖接合焊垫36的侧表面。接合焊垫36的顶表面未被介电层34所覆盖。导电凸块38分别设置在电路结构CS1的接合焊垫36上/上方/之上。每个导电凸块38与对应的接合焊垫36接触。
介电层40位于/设置在半导体芯片12的背表面126(或倾斜侧表面128)和导电层42之间，以在半导体芯片12和导电层44之间提供良好的绝缘。介电层40覆盖半导体芯片12的背表面126和倾斜侧表面128。介电层40与半导体芯片12的背表面126和倾斜侧表面128接触。介电层40与半导体管芯12的背表面126和倾斜表面128共形。
导电层42设置在半导体芯片10,12之间。导电层42设置在介电层40之下。导电层42共形于介电层42。导电层44从半导体芯片12的背表面126正下方的位置延伸到半导体芯片12的有源表面124之外的位置。导电凸块38设置在重分布层与导电层42之间。导电凸块38将重分布层32电连接到导电层42。
在半导体器件1A的操作期间，由于不同的操作电压，从具有低电压氮化镓基晶体管102的半导体芯片10所产生的热量低于具有高电压氮化镓基晶体管122的半导体芯片12所产生的热量。在本揭露的封装阶段期间，考虑到前述的发热因素，通过以下方式将半导体芯片10、12封装在密封剂44中。
就此而言，密封剂44封装半导体芯片10、12，以使半导体芯片12完全地嵌入密封剂44中。密封剂44的底部覆盖半导体芯片10的整个有源表面104、整个背表面106以及整个侧表面108。密封剂44的底部与背表面106以及侧表面108接触。密封剂44的顶部覆盖半导体芯片12的背表面126和倾斜侧表面128，并且半导体芯片12的有源表面124未被密封剂44的顶部所覆盖。密封剂44可以为半导体芯片10、12提供良好的保护，以防止湿气和颗粒污染半导体芯片10,12。
密封剂44具有彼此相对的最顶表面TS和最底表面BS。半导体芯片10、12的背表面106、126背对密封剂44的最顶表面TS。通过上述配置，半导体芯片10、12被密封剂44所封装，使得相对于密封剂44的最顶表面TS，半导体芯片10的背表面106比半导体芯片12的背表面126更深。也就是说，相对于密封剂44的最顶表面TS，半导体芯片10的有源表面106(即，主要发热表面)浅于半导体芯片12的有源表面126(即，主要发热表面)。
由于上述配置，由于具有低电压氮化镓基晶体管/低功耗晶体管102的半导体芯片10在其操作期间产生相对少量的热量，因此在本揭露的封装阶段，半导体芯片被选择封装/嵌入密封剂44内，以便尽可能减少热对密封剂44的负面影响。
由于具有高电压氮化镓基晶体管/高功耗晶体管122的半导体芯片12在其操作期间产生相对较高的热量，半导体芯片12在封装阶段中被选择被密封剂44封装/接受，以使其有源表面124(即，主要发热表面)不被密封剂44所覆盖。因此，从半导体芯片12的高电压氮化镓基晶体管122产生的热量不会积聚在密封剂44中，并且可以快速散热。
简而言之，本揭露的封装阶段考虑了半导体芯片10、12之间的发热/功耗差异，以封装半导体芯片10、12。这样的配置可以为半导体器件1A提供良好的热管理。因此，可以确保密封剂44的质量，并且还可以避免离层问题，并且可以很好地提高半导体器件1A的可靠性和性能。
半导体管芯10、电路结构CS1和导电凸块38位于/设置在密封剂44的最顶表面TS和最底表面BS之间。导电层42的端表面ES1和介电层40的端表面ES3与半导体管芯12的有源表面和密封剂44的最顶表面TS实质上共面。
介电层30、重分布层34、介电层34、接合焊垫34，并且导电凸块38嵌入到密封剂44中。导电层42和介电层40被密封剂44接收。导电层38的端表面ES1被密封剂44所覆盖。导电层36的另一端表面ES2未被密封剂44所覆盖。介电层38的一对端表面ES3未被密封剂44所覆盖。
电路结构CS2设置在半导体芯片12、介电层40、导电层42和密封剂44上/上方/之上。更具体地，电路结构CS2的介电层46覆盖半导体芯片12的有源表面124、介电层40的端表面ES3以及密封剂44的最顶表面TS。重分布层48设置在半导体芯片12的有源表面124和导电层42上/上方/之上。重分布层48的一部分贯穿介电层46的通孔TH2的一部分以与导电层38接触48。重分布层48的另一部分贯穿介电层46的通孔TH2的另一部分以与半导体芯片12的晶体管122接触。
介电层50覆盖重分布层48和介电层46。接合焊垫50设置在重分布层48上/上方/之上。介电层50覆盖接合焊垫52的侧表面。接合焊垫52的顶表面未被介电层50所覆盖。导电凸块54分别设置在接合焊垫52上/上方/之上。每个导电凸块54与对应的接合焊垫52接触。两个相邻的导电凸块52之间的间距大于两个相邻导电凸块38之间的间距。
由于上述配置，半导体芯片10通过导电层42电连接/耦合到一组导电凸块54，半导体芯片12通过重分布层48和接合焊垫52电连接/耦合到另一组导电凸块54。在一些实施例中，外部电子器件可以通过导电凸块54电连接/耦接到半导体芯片10，因此，来自电子器件的至少一个信号可以被传送到半导体芯片10、12，反之亦然。
本揭露采用重分布层32、导电凸块38和导电层42的配置，以实现层与层之间的连接，而不是使用TGV工艺；因此可以进一步降低半导体器件1A的制造工艺复杂性和制造成本。
介电层30、34、40、46和50的材料可以包括，例如但不限于，介电材料。例如，介电层30、34、40、46和50可以包括，例如但不限于，氮化硅(SiNx)、氧化硅(SiOx)、氮化硅(Si3N4)、氮化氧硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硼硅(SiCBN)、氧化物、氮化物、等离子体增强氧化物(plasma enhanced oxide,PEOX)或其组合。在一些实施例中，介电层120可以是多层结构，例如氧化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)或其组合的复合介电层。
在一些实施例中，可选介电层可由单层或多层介电材料形成。示例性介电材料可以包括，例如但不限于，一个或多个氧化物层、氧化硅(SiOx)层、氮化硅(SiNx)层、高k介电材料(例如，二氧化铪(HfO2)、氧化铝(Al2O3)、二氧化钛(TiO2)、锆氧化铪(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、二氧化锆(ZrO2)、硅酸锆(ZrSiO2)等)或其组合。
重分布层32、48可以包括，例如但不限于，导电材料，例如金属或合金。
接合焊垫36、52和导电凸块38、54可以包括，例如但不限于，锡(Sn)、金(Au)、镍(Ni)、铂(Pd)、铜(Cu)或这些金属中的任意两种或多种的合金，例如金锡(Au/Sn)金属合金。
密封剂44可以包括，例如但不限于，环氧树脂(epoxy)。
制造半导体封装器件1A的方法的不同阶段如下文所述的图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I和图3J所示。在下文中，沉积技术可包括，但不限于，原子层沉积(atomic layer deposition(ALD))、物理气相沉积(physical vapor deposition(PVD))、化学气相沉积(chemical vapor deposition(CVD))、金属有机CVD(metal organicCVD(MOCVD))、等离子体增强CVD(plasma enhanced CVD(PECVD))、低压CVD(low-pressureCVD(LPCVD))、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其他合适的工艺。
参考图3A，提供了半导体晶圆W1。在半导体晶圆W1中形成多个晶体管122，其中每个晶体管122包括低电压氮化镓基晶体管。
参考图3B，提供了临时载体衬底/中间衬底TW1。提供接合层BL1(即，粘合剂层)以设置/粘合在临时载体芯片TW1的顶表面上。半导体晶圆W1被倒置以通过接合层BL2接合到临时载体衬底TW1，使得晶体管122可以设置/接合在临时载体衬底TW1上。
参考图3C，在半导体晶圆W1上执行晶圆薄化工艺(wafer thinning process)。晶圆薄化工艺包括将半导体晶圆W1的背表面BS研磨至预定厚度的研磨工艺。然后，通过使用裁切刀片(sawing blade)或激光切割工艺(laser cutting process)在减薄和蚀刻的半导体晶圆(未示出)上执行切割工艺，以切断薄化的半导体芯片，从而形成两个分离的半导体芯片12，并且暴露接合层BL1的一部分。每个半导体芯片12被裁切成具有一对倾斜的侧表面128。
参考图3D，在图3C的所得结构上形成介电覆盖层(未示出)，使得介电覆盖层的一部分与半导体芯片12共形。在介电覆盖层上执行图案化工艺，以便分别在两个半导体芯片12中形成两个分离的介电层42。例如，每个半导体芯片12可以包括两个晶体管122。本揭露不限于此。
然后，在上述所得结构上形成导电覆盖层，使得导电覆盖层的一部分与介电层42共形。之后，在导电覆盖层上进行图案化工艺，以在两个分离的介电层42上分别形成两个分离的导电层40。应注意的是，每个导电层40被图案化为具有通孔TH，以在图案化工艺之后暴露部分介电层40。
参考图3D，在图3C的所得结构上形成介电覆盖层(未示出)，使得介电覆盖层的一部分与半导体芯片12共形。在介电覆盖层上执行图案化工艺，以便分别在两个半导体芯片12上形成两个分离的介电层42。
参考图3E，提供了临时载体衬底/中间衬底TW2。结合层BL2被提供以设置在临时载体芯片TW2的顶表面上。半导体芯片12、介电层40和导电层42从图3D中的临时载体衬底TW1剥离。然后，半导体芯片12、介电层40和导电层42通过接合层BL2接合到临时载体衬底TW2，使得晶体管122可以设置在临时载体衬底TW2上。
参考图3F，形成多个半导体芯片10。每个半导体芯片10被形成为具有多个晶体管102。每个晶体管102是高电压氮化镓基晶体管。
在半导体芯片10的有源表面104上形成电路结构CS1。具体来说，形成具有多个通孔的电路结构的介电层30以覆盖有源表面104，其中介电层30的通孔暴露晶体管102。形成重分布层32以覆盖并延伸入介电层30中的通孔中以与晶体管102接触。形成具有多个通孔的介电层34以覆盖介电层30和重分布层34，其中介电层34的通孔暴露重分布层32。形成多个接合焊垫36以填充介电层32的通孔，使得接合焊垫36与重分布层32接触。在接合焊垫34上形成多个导电凸块38，使得导电凸块38分别与接合焊垫34接触。
介电层30、重分布层32、介电层34和接合焊垫36的形成阶段包括沉积技术和图案化工艺。在一些实施例中，可以执行沉积技术以形成覆盖层(blanket layer)，并且可以执行图案化工艺以去除其多余部分。在一些实施例中，图案化工艺可以包括光刻、曝光和显影、蚀刻、其他合适的工艺或其组合。
然后，将具有电路结构CS1的半导体芯片10和导电凸块38分别设置在半导体芯片12上/上方/之上，以使导电凸块38可以与导电层42接触。因此，半导体芯片10可以通过重分布层32、接合焊垫36以及导电凸块38和导电层42电耦合。
参考图3G，形成密封剂44以封装半导体芯片10、12、电路结构CS1和导电凸块38。形成密封剂44覆盖接合层BL2和临时载体衬底TW2。
参考图3H，将半导体芯片12从临时载体衬底TW2上的接合层BL2剥离，使得半导体芯片12具有的有源表面124被密封剂44所暴露，导电层42具有的端表面ES1被密封剂44所暴露。
参考图3I，在半导体芯片12的有源表面124上形成电路结构CS2。详细来说，形成具有多个通孔的电路结构CS2的介电层46以覆盖有源表面124，其中介电层的通孔46暴露晶体管122。形成重分布层48以覆盖介电层46的通孔并延伸入通孔中，以与导电层42接触。重分布层48形成为通过导电层42间接连接到半导体管芯10的有源表面124。形成具有多个通孔的介电层50以覆盖介电层46和重分布层48，其中介电层46的通孔暴露重分布层48。形成多个接合焊垫52以填充介电层50的通孔，使得接合焊垫52与重分布层48接触。
介电层30、重分布层32、介电层34和接合焊垫36的形成包括沉积技术和图案化工艺。
参考图3J，多个导电凸块54设置在接合焊垫52上，使得导电凸块可以分别与这些接合焊垫52接触。因此，这些导电凸块54可以通过接合焊垫52电连接到重分布层48。半导体芯片10通过导电层42、重分布层48的一部分以及接合焊垫52的一部分电连接到一组导电凸块54。半导体芯片12通过重分布层48的一部分电连接到另一组导电凸块54。然后，对所得结构执行裁切工艺；因此可以获得多个半导体器件1A。
基于上述描述，在本揭露中，两个半导体芯片彼此垂直堆叠，因此可以提高半导体封装器件的集成度。
然后，根据两个半导体芯片的功耗/操作电压，以密封剂封装两个半导体芯片。具体地，低电压/低功耗半导体芯片完全嵌入密封剂中，因此密封剂不容易由低电压/高功耗半导体芯片产生的低热而受到影响。另一方面，高电压/高功耗半导体芯片的有源表面被密封剂暴露，使得由高电压/高功耗半导体芯片产生的高热可以通过电路结构的重分布层快速逸散，而不是直接影响密封剂。因此，上述布置为半导体器件提供了良好的热管理，从而可以提高半导体封装器件的散热能力和可靠性。
本揭露的以上描述是为了达到说明以及描述目的而提供。本揭露并非意图全面性地或是将本揭露限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一群件“上方”或“上面”的组件可以包括的状况有，前一群件直接在后一群件上(例如，与后一群件有物理接触)的状况，以及一个或多个中介组件位于前一群件和后一群件之间的状况。
虽然已经参考本揭露内容的具体实施方式来描述和说明本揭露内容，但是这些描述和说明并未被到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本揭露内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本揭露内容中所呈现的工艺与实际装置之间可能存在区域别。本揭露内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或过程能够适应本揭露内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本揭露的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是未被限制的。

Claims (25)

1.一种半导体封装器件，其特征在于，包括：
第一半导体芯片，包括第一晶体管；
第二半导体芯片，设置在所述第一半导体芯片上方并包括第二晶体管；和
密封剂，封装所述第一半导体芯片，其中所述第一半导体芯片完全地嵌入于所述密封剂，所述第一半导体芯片的有源表面与背表面被所述密封剂所覆盖，所述第二半导体芯片具有有源表面和背表面，其中所述第二半导体芯片的所述有源表面未被所述密封剂所覆盖，且所述第二半导体芯片的背表面被所述密封剂所覆盖且朝向所述第一半导体芯片的所述有源表面。
2.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述第一晶体管和所述第二晶体管分别由适于不同电压范围的氮化镓基晶体管所配置。
3.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述第一晶体管由低电压氮化镓基晶体管所配置，并且所述第二晶体管由高电压氮化镓基晶体管所配置。
4.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述高电压氮化镓基晶体管的漏极电极和栅极电极之间的距离大于所述低电压氮化镓基晶体管的漏极电极电极和栅极电极之间的距离。
5.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述密封剂具有底部，所述底部覆盖所述第一半导体芯片的整个所述背表面。
6.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述密封剂具有彼此相对的最顶表面和最底表面，并且所述第一半导体芯片位于所述密封剂的所述最顶表面和所述最底表面之间。
7.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述第一半导体芯片的所述有源表面面向所述第二半导体芯片的所述背表面。
8.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，进一步包括：
导电层，设置在所述第一半导体芯片和所述第二半导体芯片之间，其中所述导电层具有被所述密封剂所覆盖的端表面和未被所述密封剂所覆盖的另一端表面。
9.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，还包括介电层，覆盖所述第二半导体芯片的所述背表面并位于所述第二半导体芯片的所述背表面和所述导电层之间。
10.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述介电层具有一对未被所述密封剂所覆盖的端表面。
11.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述第二半导体芯片具有倾斜表面，所述倾斜表面将所述第二半导体芯片的所述背表面连接到所述第二半导体芯片的所述有源表面。
12.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述介电层共形于所述第二半导体芯片的所述倾斜表面和所述第二半导体芯片的所述背表面。
13.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，进一步包括：
第一重分布层，设置在所述第一半导体芯片和所述导电层之间；和
多个第一导电凸块，设置在所述第一重分布层和所述导电层之间，并将所述第一重分布层电连接到所述导电层，其中所述第一重分布层与所述第一导电凸块嵌入到所述密封剂中。
14.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，进一步包括：
第二重分布层，设置在所述第二半导体芯片的所述有源表面上方；和
多个第二导电凸块，设置在所述第二重分布层上方并通过所述第二重分布层连接到所述第二半导体芯片。
15.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中，所述第一半导体芯片通过所述导电层电连接到所述多个第二导电凸块中的第一组，并且所述第二半导体芯片电连接到所述多个第二导电凸块中的第二组。
16.一种用于制造半导体封装器件的方法，其特征在于，包括：
将第一半导体芯片设置于衬底上；
在所述第一半导体芯片上形成导电层；
在所述第一半导体芯片上方设置第二半导体芯片，其中所述第二半导体芯片与所述导电层电耦合；
形成密封剂以封装所述第一和第二半导体芯片并覆盖所述衬底；和
将所述第一半导体芯片从所述衬底剥离，使得所述第一半导体芯片具有被所述密封剂所暴露的有源表面。
17.根据前述权利要求中任一项所述的方法，其特征在于，进一步包括：
形成连接到所述第一半导体芯片的所述有源表面和所述导电层的重分布层。
18.根据前述权利要求中任一项所述的方法，其特征在于，进一步包括：
形成连接到所述重分布层的多个导电凸块，使得所述第一半导体芯片电连接到所述第一组导电凸块上，并且所述第二半导体芯片通过所述导电层电连接到所述第二组导电凸块上。
19.根据前述权利要求中任一项所述的方法，其特征在于，其中执行将所述第一半导体芯片从所述衬底剥离的步骤，使得所述导电层具有被所述密封剂暴露的端表面。
20.根据前述权利要求中任一项所述的方法，其特征在于，进一步包括：
在所述第一半导体芯片中形成高电压氮化镓基晶体管；和
在所述第二半导体芯片中形成低电压氮化镓基晶体管。
21.一种半导体封装器件，其特征在于，包括
第一半导体芯片，包括第一晶体管；
第二半导体芯片，设置在所述第一半导体芯片上方并包括第二晶体管；和
密封剂，封装所述第一半导体芯片并接收所述第二半导体芯片，其中所述第一半导体芯片的背表面与所述第二半导体芯片的背表面背对所述密封剂的顶表面，并且相对于所述密封剂的所述顶表面，所述第一半导体芯片的所述背表面比第二半导体芯片背表面更深。
22.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述第一晶体管和所述第二晶体管分别由适于不同电压范围的氮化镓基晶体管所配置。
23.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述第一晶体管由低电压氮化镓基晶体管所配置，并且所述第二晶体管由高电压氮化镓基晶体管所配置。
24.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述高电压氮化镓基晶体管的漏极电极与栅极电极之间的距离大于所述低电压氮化镓基晶体管的漏极电极与栅极电极之间的距离。
25.根据前述权利要求中任一项所述的半导体封装器件，其特征在于，其中所述低电压芯片的操作电压在约5V至约100V的范围内，并且所述高电压芯片的操作电压在约150V至约1250V的范围内。
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