CN111063656A - 半导体装置的制造方法 - Google Patents

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CN111063656A CN201910832446.3A CN201910832446A CN111063656A CN 111063656 A CN111063656 A CN 111063656A CN 201910832446 A CN201910832446 A CN 201910832446A CN 111063656 A CN111063656 A CN 111063656A
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Abstract

本发明公开了一种半导体装置的制造方法，包括下列步骤。提供一基底，基底具有一第一侧以及与第一侧相反的一第二侧。在基底的第一侧上形成一第一III‑V族化合物层。自基底的第二侧形成一漏极沟槽以及一接触沟槽。漏极沟槽自基底的第二侧朝向第一侧延伸而贯穿基底，接触沟槽自基底的第二侧朝向第一侧延伸而贯穿基底，且漏极沟槽与接触沟槽由同一制造工艺一并形成。在漏极沟槽中形成一漏极。在接触沟槽中形成一背部接触结构。

Description

半导体装置的制造方法
技术领域
本发明涉及一种半导体装置的制造方法，特别涉及一种具有漏极沟槽与接触沟槽的半导体装置的制造方法。
背景技术
III-V族化合物因为其半导体特性而可应用在形成许多种类的集成电路装置，例如高功率场效应晶体管、高频晶体管或高电子迁移率晶体管(high electron mobilitytransistor，HEMT)。近年来，氮化镓(GaN)系列的材料因为拥有比较宽能隙与饱和速率高的特点而适合应用在高功率与高频率产品。氮化镓系列的半导体装置因为材料本身的压电效应产生二维电子气(2DEG)，其电子速度以及密度均比较高，故可用以增加切换速度。然而，随着相关半导体装置的效能要求越来越高，需须持续通过结构和/或制造工艺上的设计改变来提高晶体管的密度和/或提高半导体装置的电性表现用以满足产品需求。
发明内容
本发明提供了一种半导体装置的制造方法，利用在基底的背侧形成漏极沟槽与接触沟槽，并在漏极沟槽中形成漏极且在接触沟槽中形成背部接触结构，借此达到提高晶体管密度和/或简化相关引线布局设计与制造工艺的效果。此外，漏极沟槽与接触沟槽可用同一制造工艺一并形成，借此达到简化制造工艺的效果。
根据本发明的一实施例，本发明提供了一种半导体装置的制造方法，包括下列步骤。首先，提供一基底，基底具有一第一侧以及与第一侧相反的一第二侧。在基底的第一侧上形成一第一III-V族化合物层。自基底的第二侧形成一漏极沟槽以及一接触沟槽。漏极沟槽自基底的第二侧朝向第一侧延伸而贯穿基底，接触沟槽自基底的第二侧朝向第一侧延伸而贯穿基底，且漏极沟槽与接触沟槽由同一制造工艺一并形成。在漏极沟槽中形成一漏极。在接触沟槽中形成一背部接触结构。
附图说明
图1到图5所示为本发明第一实施例的半导体装置的制造方法示意图，其中
图2所示为图1之后的制造方法示意图；
图3所示为图2之后的制造方法示意图；
图4所示为图3之后的制造方法示意图；
图5所示为图4之后的制造方法示意图。
图6到图9所示为本发明第二实施例的半导体装置的制造方法示意图，其中
图7所示为图6之后的制造方法示意图；
图8所示为图7之后的制造方法示意图；
图9所示为图8之后的制造方法示意图。
图10所示为本发明第三实施例的半导体装置的制造方法示意图。
图11所示为本发明第四实施例的半导体装置的制造方法示意图。
图12所示为本发明第五实施例的半导体装置的制造方法示意图。
其中，附图标记说明如下：
10 基底
10A 第一侧
10B 第二侧
12 缓冲层
14 第二III-V族化合物层
16 第一III-V族化合物层
18 第三III-V族化合物层
18V 开口
20 氮化物层
22 栅极介电层
24 隔离结构
26 介电层
28 载板
30 第一导电层
31 第二导电层
32 绝缘层
90 薄化工艺
101-102 半导体装置
CS1 接触结构
CS2 背部接触结构
D1 第一方向
D2 第二方向
DE 漏极
GE 栅极
P1 第一部分
P2 第二部分
P3 第三部分
R1 第一区
R2 第二区
SE 源极
TR1 漏极沟槽
TR2 接触沟槽。
具体实施方式
以下本发明的详细描述已披露足够的细节用以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式以及细节上的各种改变与修改。
在本文中使用术语“在…上”、“在…上方”和/或“在…之上”等的含义应当以最宽方式被解读，用以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
此外，为了方便描述，可以在本文使用诸如“在…之下”、“在…下方”、“在…下”、“在…之上”、“在…上方”、“在…上”等的空间相对术语来描述如附图所示的一个组件或特征与另外一个组件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以用其他方式定向(旋转90度或处在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
在本文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸镀、化学气相沉积、外延生长、电镀等。
在本文中对“一个实施例”、“实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都会在相关领域的技术人员的知识范围内。
请参阅图1到图5。图1到图5所示为本发明第一实施例的半导体装置的制造方法示意图，其中图2所示为图1之后的制造方法示意图，图3所示为图2之后的制造方法示意图，图4所示为图3之后的制造方法示意图，而图5所示为图4之后的制造方法示意图。如图5所示，本实施例提供一半导体装置101的制造方法，包括下列步骤。首先，提供一基底10，基底10具有一第一侧10A与一第二侧10B，而第一侧10A与第二侧10B可被视为基底10在厚度方向(例如图5中所示的第一方向D1)上互为相对和/或相反的两侧，但并不以此为限。然后，在基底10的第一侧10A上形成一第一III-V族化合物层16，并自基底10的第二侧10B形成一漏极沟槽TR1以及一接触沟槽TR2。漏极沟槽TR1可自基底10的第二侧10B朝向第一侧10A延伸而贯穿基底10，接触沟槽TR2也可自基底10的第二侧10B朝向第一侧10A延伸而贯穿基底10，且漏极沟槽TR1与接触沟槽TR2可由同一制造工艺一并形成。然后，在漏极沟槽TR1中形成一漏极DE，并在接触沟槽TR2中形成一背部接触结构CS2。
进一步说明，本实施例的半导体装置101的制造方法可包括但并不限于下列步骤。首先，如图1所示，可先在基底10的第一侧10A形成第一III-V族化合物层16。在一些实施例中，基底10可包括硅基底、碳化硅(SiC)基底、蓝宝石(sapphire)基底或其他适合材料所形成的基底，而第一III-V族化合物层16可包括氮化镓(gallium nitride，GaN)、氮化铟镓(indium gallium nitride，InGaN)和/或其他适合的III-V族化合物半导体材料。在一些实施例中，在第一III-V族化合物层16形成之前，可在基底10的第一侧10A形成一缓冲层12，并在缓冲层12上形成一第二III-V族化合物层14，但并不以此为限。至少部分的缓冲层12可在第一方向D1上位于基底10与第一III-V族化合物层16之间，而第二III-V族化合物层14可在第一方向D1上位于第一III-V族化合物层16与缓冲层12之间。缓冲层12可包括用来帮助在基底10上以外延成长方式形成III-V族化合物层的缓冲材料，故缓冲层12的材料可包括例如氮化镓、氮化铝镓(aluminum gallium nitride，AlGaN)或其他适合的缓冲材料。第二III-V族化合物层14可包括氮化镓、氮化铟镓和/或其他适合的III-V族化合物半导体材料。在一些实施例中，第一III-V族化合物层16与第二III-V族化合物层14可为同一种III-V族化合物材料但具有不同的掺杂浓度。举例来说，第一III-V族化合物层16可包括一N型轻掺杂(lightly doped)氮化镓层，而第二III-V族化合物层14可包括一N型重掺杂(heavilydoped)氮化镓层，但并不以此为限。N型掺杂物可包括硅、锗或其他适合的掺杂物。此外，在一些实施例中，可在第一III-V族化合物层16上形成一氮化物层20。氮化物层20可当作半导体装置中的阻挡层(barrier layer)或盖层，当作阻挡层时可利用氮化铝镓、氮化铝铟(aluminum indium nitride，AlInN)和/或氮化铝(alumium nitride，AlN)等材料来形成氮化物层20，而当作盖层时可利用氮化铝镓、氮化铝、氮化镓和/或氮化硅等材料来形成氮化物层20，但并不以此为限。
在一些实施例中，制造方法可还包括在基底10的第一侧10A上形成第三III-V族化合物层18，而至少部分的第一III-V族化合物层16可在第一方向D1上位于第三III-V族化合物层18与第二III-V族化合物层14之间。在一些实施例中，第三III-V族化合物层18可位于第一III-V族化合物层16中，且第三III-V族化合物层18可具有一开口18V。在此状况下，第一III-V族化合物层16的第一部分P1可位于第三III-V族化合物层18与第二III-V族化合物层14之间，第一III-V族化合物层16的第二部分P2可位于开口18V中，而第一III-V族化合物层16的第三部分P3可位于氮化物层20与第三III-V族化合物层18之间，但并不以此为限。在一些实施例中，第三III-V族化合物层18与第二III-V族化合物层14可为同一种III-V族化合物材料但具有不同型态的掺杂状况。举例来说，第二III-V族化合物层14可包括一N型重掺杂掺杂氮化镓层，第三III-V族化合物层18可包括一P型掺杂氮化镓层，第一III-V族化合物层16的第一部分P1可包括一N型轻掺杂氮化镓层，第一III-V族化合物层16的第二部分P2可包括一N型掺杂氮化镓层，而第一III-V族化合物层16的第三部分P3可包括一非故意掺杂(unintentionally doped，UID)氮化镓层，但并不以此为限。P型掺杂物可包括镁或其他适合的掺杂物。在一些实施例中，第三III-V族化合物层18也可具有与第二III-V族化合物层14不同的III-V族化合物材料。值得说明的是，上述的缓冲层12、第二III-V族化合物层14、第一III-V族化合物层16、第三III-V族化合物层18以及氮化物层20可利用外延工艺搭配适合的掺杂物而形成在基底10的第一侧10A，但本发明并不以此为限。在一些实施例中，也可视需要以其他适合的成膜方式形成上述的各材料层。
在一些实施例中，基底10上可定义有一第一区R1以及一第二区R2。在一些实施例中，上述的缓冲层12、第二III-V族化合物层14、第一III-V族化合物层16、第三III-V族化合物层18和/或氮化物层20可形成在基底10的第一区R1以及第二区R2上。然后，可将部分的缓冲层12、第二III-V族化合物层14、第一III-V族化合物层16、第三III-V族化合物层18和/或氮化物层20移除(例如将第二区R2上的氮化物层20、第一III-V族化合物层16、第三III-V族化合物层18、第二III-V族化合物层14以及部分的缓冲层12移除)而在第一区R1上形成一平台(mesa)结构，而此平台结构可包括第一区R1上的缓冲层12、第二III-V族化合物层14、第一III-V族化合物层16、第三III-V族化合物层18以及氮化物层20，但并不以此为限。在一些实施例中，可形成多个上述的平台结构，并可在平台结构形成之后在多个平台结构之间形成隔离结构24，用以达到隔离相邻的平台结构的效果。隔离结构24可包括单层或多层的绝缘材料例如氧化硅、氮化硅、氮氧化硅或其他适合的绝缘材料。在一些实施例中，隔离结构24可形成在基底10的第一侧10A且位于基底10的第二区R2上，故第一区R1可被视为平台结构区且第二区R2可被视为非平台结构区，但并不以此为限。
然后，可在基底10的第一侧10A上形成一栅极GE、一源极SE以及一接触结构CS1。栅极GE与源极SE可形成在基底10的第一区R1上，而接触结构CS1可形成在基底10的第二区R2上。此外，栅极GE可形成在氮化物层20上，而部分的氮化物层20与部分的第一III-V族化合物层16可在第一方向D1上位于栅极GE与基底10之间。在一些实施例中，在栅极GE与源极SE形成之前可在氮化物层20上形成一栅极介电层22，而栅极GE可形成在栅极介电层22上。在一些实施例中，源极SE可在第一方向D1上贯穿栅极介电层22与氮化物层20而部分位于第一III-V族化合物层16中，源极SE可在水平方向(例如图1中所示的第二方向D2)上位于栅极GE的两侧和/或围绕栅极GE，且部分的第一III-V族化合物层16可在第一方向D1上位于源极SE与基底10之间，但并不以此为限。此外，接触结构CS1可形成在基底10的第二区R2上并至少部分形成在隔离结构24中。栅极GE、源极SE以及接触结构CS1可分别包括金属导电材料或其他适合的导电材料。上述的金属导电材料可包括金(Au)、钨(W)、钴(Co)、镍(Ni)、钛(Ti)、钼(Mo)、铜(Cu)、铝(Al)、钽(Ta)、钯(Pd)、铂(Pt)、上述材料的化合物、复合层或合金，但并不以此为限。在一些实施例中，可用同一制造工艺一并形成源极SE与接触结构CS1，或者可用同一制造工艺一并形成栅极GE与接触结构CS1，但并不以此为限。在一些实施例中，也可视需要以不同的制造工艺分别形成栅极GE、源极SE以及接触结构CS1。
如图1到图2所示，在一些实施例中，在栅极GE、源极SE以及接触结构CS1形成之后，可将基底10翻转而使得基底10的第二侧10B朝上，并将基底10与一载板28接合。在一些实施例中，可先形成一介电层26覆盖栅极GE、源极SE以及接触结构CS1，然后再将载板28与介电层26进行黏合。在一些实施例中，介电层26本身可为具有黏性的介电材料，或者可通过另外一黏着层(未绘示)接合介电层26与载板28。载板28可包括玻璃载板、塑料载板、陶瓷载板、蓝宝石载板、不锈钢载板或其他适合材料所形成的载板。然后，可自基底10的第二侧10B对基底10进行一薄化工艺90，薄化工艺90可包括但并不限于干式刻蚀工艺、湿式刻蚀工艺、研磨工艺(例如化学机械研磨工艺)或其他适合的方法可用以降低基底10的厚度，用以有助后续形成沟槽的制造工艺进行。
之后，如图2到图3所示，在薄化工艺90之后，可由同一制造工艺一并形成漏极沟槽TR1与接触沟槽TR2，借此达到制造工艺简化的效果。换句话说，可在形成漏极沟槽TR1与接触沟槽TR2之前，自基底10的第二侧10B对基底10进行薄化工艺90。在一些实施例中，形成漏极沟槽TR1与接触沟槽TR2的制造工艺可包括但并不限于在基底10的第二侧10B形成图案化掩模(例如图案化光致抗蚀剂或其他适合的图案化掩模材料，未绘示)，然后进行刻蚀工艺(例如干式刻蚀工艺和/或湿式刻蚀工艺)而一并形成漏极沟槽TR1与接触沟槽TR2。在一些实施例中，漏极沟槽TR1可自基底10的第二侧10B朝向第一侧10A延伸而贯穿基底10与缓冲层12并部分形成在第二III-V族化合物层14中，而接触沟槽TR2可自基底10的第二侧10B朝向第一侧10A延伸而贯穿基底10与缓冲层12并部分形成在隔离结构24中且暴露出部分的接触结构CS1，但并不以此为限。换句话说，隔离结构24可在接触沟槽TR2之前形成，但并不以此为限。此外，在漏极沟槽TR1与接触沟槽TR2分别对应的叠层状况不同时，以同一制造工艺一并形成的漏极沟槽TR1与接触沟槽TR2可具有不同的深度，但并不以此为限。
然后，如图3到图4所示，可在漏极沟槽TR1中形成漏极DE，并在接触沟槽TR2中形成背部接触结构CS2，背部接触结构CS2可与接触结构CS1接触而形成电连接，而背部接触结构CS2与漏极DE电分离。值得说明的是，在漏极DE以及背部接触结构CS2形成之前，可视需要对漏极沟槽TR1与接触沟槽TR2进行湿式清理工艺、等离子体式清理工艺和/或其他适合清理工艺，借此移除形成漏极沟槽TR1与接触沟槽TR2时所可能形成的刻蚀副产物和/或微粒。此外，漏极DE与背部接触结构CS2可分别包括金属导电材料或其他适合的导电材料，而此金属导电材料可包括金、钨、钴、镍、钛、钼、铜、铝、钽、钯、铂、上述材料的化合物、复合层或合金，但并不以此为限。在一些实施例中，可用同一制造工艺一并形成漏极DE与背部接触结构CS2，借此达到制造工艺简化的效果，而背部接触结构CS2的材料组成可因此与漏极DE的材料组成相同，但并不以此为限。举例来说，可在漏极沟槽TR1与接触沟槽TR2形成之后形成一第一导电层30，第一导电层30可部分形成在漏极沟槽TR1中且部分形成在接触沟槽TR2中，而对第一导电层30进行图案化工艺可一并形成漏极DE与背部接触结构CS2。在一些实施例中，也可视需要以不同的导电材料和/或制造工艺来分别形成漏极DE与背部接触结构CS2。
然后，在漏极DE与背部接触结构CS2形成之后，可将载板28移除而形成如图5所示的半导体装置101。如图1到图5所示，在一些实施例中，栅极GE与接触结构CS1可在漏极沟槽TR1与接触沟槽TR2之前形成，但本发明并不以此为限。此外，在一些实施例中，接触结构CS1可通过位于基底10的第一侧10A的其他导电结构(未绘示)与源极SE或栅极GE电连接，或者也可以使源极SE和/或栅极GE直接连接接触结构CS1而通过接触结构CS1电连接到背部接触结构CS2，但并不以此为限。在一些实施例中，半导体装置可包括多个接触结构CS1以及对应的背部接触结构CS2，借此可在基底10的第二侧10B进行打线接合(wire bonding)工艺而分别与漏极DE、源极SE以及栅极GE形成电连接，进而达到简化相关引线布局设计和/或制造工艺的效果。此外，在一些实施例中，第三III-V族化合物层18可被视为一电流阻挡层(current blocking layer，CBL)，第一III-V族化合物层16的第一部分P1可被视为飘移区(drift region)，二维电子气(2DEG)可被限定在第一III-V族化合物层16的第三部分P3中且位于靠近氮化物层20的一侧，而半导体装置101中位于第一区R1的部分可被视为一电流孔径垂直电子晶体管(current-aperture vertical electron transistor，CAVET)，但并不以此为限。值得说明的是，本发明的半导体装置的结构并不以图1所示状况为限，而本发明的自基底10背侧(例如第二侧10B)形成贯穿基底10的漏极沟槽TR1与接触沟槽TR2的制造方法也可视需要与位于基底10前侧(例如第一侧10A)且具有第一III-V族化合物层16的其他种类的半导体结构和/或半导体制造工艺进行搭配。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同的部分进行详述，而不再对相同的部分作重复赘述。此外，本发明的各实施例中相同的组件是以相同的标号进行标示，用以方便在各实施例间互相对照。
请参阅图6到图9。图6到图9所示为本发明第二实施例的半导体装置102的制造方法示意图。如图6到图7所示，在缓冲层12、第二III-V族化合物层14、第一III-V族化合物层16以及氮化物层20形成之后，可将基底10翻转而使得基底10的第二侧10B朝上，并将基底10与载板28接合。在一些实施例中，可利用具有黏性的介电层26用以与载板28接合，但并不以此为限。然后，可自基底10的第二侧10B对基底10进行薄化工艺90，用以降低基底10的厚度。然后，如图7到图8所示，在薄化工艺90之后，可由同一制造工艺一并形成漏极沟槽TR1与接触沟槽TR2，并在漏极沟槽TR1与接触沟槽TR2中分别形成漏极DE以及背部接触结构CS2。在一些实施例中，接触沟槽TR2可贯穿基底10以及缓冲层12而部分设置在第二III-V族化合物层14中。在一些实施例中，也可视需要在薄化工艺90之前先将第二区R2上的氮化物层20、第一III-V族化合物层16、第二III-V族化合物层14以及部分的缓冲层12移除并在第二区R2上形成如上述图2中所示的隔离结构24，但并不以此为限。然后，如图8到图9所示，在漏极DE与背部接触结构CS2形成之后，可将载板28以及介电层26移除，并在基底10的第一侧10A形成栅极介电层22、栅极GE、源极SE以及接触结构CS1。在一些实施例中，可先将形成有漏极DE以及背部接触结构CS2与另外一载板(未绘示)进行接合后，再形成栅极介电层22、栅极GE、源极SE以及接触结构CS1，但并不以此为限。此外，接触结构CS1可在第一方向D1上贯穿氮化物层20、第一III-V族化合物层16以及部分的第二III-V族化合物层14而与背部接触结构CS2接触而形成电连接。通过本实施例的制造方法，可在漏极沟槽TR1、接触沟槽TR2、漏极DE以及背部接触结构CS2形成之后再形成栅极介电层22、栅极GE、源极SE以及接触结构CS1，借此避免形成漏极沟槽TR1、接触沟槽TR2、漏极DE和/或背部接触结构CS2的相关制造工艺对栅极介电层22产生负面影响，进而可提高半导体装置102的电性表现。
请参阅图10。图10所示为本发明第三实施例的半导体装置的制造方法示意图。如图10所示，与上述第一实施例不同的地方在于，本实施例的接触结构CS1可在第一方向D1上贯穿氮化物层20、第一III-V族化合物层16以及部分的第二III-V族化合物层14，且漏极沟槽TR1以及接触沟槽TR2可在接触结构CS1、栅极GE以及源极SE形成之后形成。
请参阅图11。图11所示为本发明第四实施例的半导体装置的制造方法示意图。如图11所示，与上述第一实施例不同的地方在于，本实施例的制造方法可还包括在漏极DE与背部接触结构CS2形成之后，在基底10的第二侧10B形成一绝缘层32覆盖漏极DE与背部接触结构CS2，借此形成保护效果。绝缘层32可包括单层或多层的绝缘材料，例如无机绝缘材料(例如氧化硅、氮化硅或氮氧化硅)、有机绝缘材料(例如丙烯酯树脂，acrylic resin)或其他适合的绝缘材料。在一些实施例中，绝缘层32可部分形成在漏极沟槽TR1与接触沟槽TR2中。在一些实施例中，漏极沟槽TR1可被绝缘层32以及漏极DE填满，而接触沟槽TR2可被绝缘层32以及背部接触结构CS2填满，但并不以此为限。此外，在一些实施例中，可在绝缘层32形成之后进行平坦化工艺，用以平坦化绝缘层32的表面。上述的平坦化工艺可包括干式刻蚀工艺、湿式刻蚀工艺、研磨工艺(例如化学机械研磨工艺)或其他适合的平坦化方式。此外，本实施例的绝缘层32也可视需要应用在本案的其他实施例中。
请参阅图12。图12所示为本发明第五实施例的半导体装置的制造方法示意图。如图12所示，与上述第一实施例不同的地方在于，本实施例的漏极DE以及背部接触结构CS2可包括第一导电层30与第二导电层31。第一导电层30可共形地(conformally)形成在漏极沟槽TR1中、接触沟槽TR2中以及基底10上，而第二导电层31可覆盖第一导电层30，且第二导电层31的材料可与第一导电层30的材料不同。举例来说，第一导电层30可包括氮化钛、氮化钽或其他适合的阻障效果比较佳的导电材料，而第二导电层31可包括电阻率相对比较低的导电材料例如铜、铝、钨等，但并不以此为限。在本实施例中，可对第一导电层30以及第二导电层31进行图案化工艺而一并形成漏极DE与背部接触结构CS2。在一些实施例中，漏极沟槽TR1可被漏极DE填满，而接触沟槽TR2可被背部接触结构CS2填满，但并不以此为限。在一些实施例中，可在第二导电层31形成之后进行平坦化工艺，用以平坦化第二导电层31的表面。上述的平坦化工艺可包括干式刻蚀工艺、湿式刻蚀工艺、研磨工艺(例如化学机械研磨工艺)或其他适合的平坦化方式。此外，也可视需要在第二导电层31上形成绝缘层32，通过绝缘层32覆盖漏极DE与背部接触结构CS2而形成保护效果。本实施例利用第一导电层30与第二导电层31形成漏极DE与背部接触结构CS2的方法也可视需要应用在本案的其他实施例中。此外，在一些实施例中，也可视需要以不同的导电材料分别形成漏极DE与背部接触结构CS2，而漏极沟槽TR1可被漏极DE填满，且接触沟槽TR2可被背部接触结构CS2填满。
综上所述，在本发明的半导体装置中，可在基底的背侧形成漏极沟槽与接触沟槽，并在漏极沟槽中形成漏极且在接触沟槽中形成背部接触结构，借此达到提高晶体管密度和/或简化相关引线布局设计与制造工艺的效果。此外，漏极沟槽与接触沟槽可用同一制造工艺一并形成，借此达到简化制造工艺的效果。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.半导体装置的制造方法，其特征在于，包括：
提供一基底，所述基底具有一第一侧以及与所述第一侧相反的一第二侧；
在所述基底的所述第一侧上形成一第一III-V族化合物层；
自所述基底的所述第二侧形成一漏极沟槽以及一接触沟槽，其中所述漏极沟槽自所述基底的所述第二侧朝向所述第一侧延伸而贯穿所述基底，所述接触沟槽自所述基底的所述第二侧朝向所述第一侧延伸而贯穿所述基底，且所述漏极沟槽与所述接触沟槽由同一制造工艺一并形成；
在所述漏极沟槽中形成一漏极；以及
在所述接触沟槽中形成一背部接触结构。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述背部接触结构与所述漏极电分离。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，还包括：
在所述基底的所述第一侧上形成一栅极，其中部分的所述第一III-V族化合物层位于所述栅极与所述基底之间；以及
在所述基底的所述第一侧上形成一接触结构，其中所述接触结构与所述背部接触结构电连接。
4.根据权利要求3所述的半导体装置的制造方法，其特征在于，所述栅极与所述接触结构在所述漏极沟槽与所述接触沟槽之前形成。
5.根据权利要求3所述的半导体装置的制造方法，其特征在于，所述栅极与所述接触结构在所述漏极与所述背部接触结构之后形成。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于，还包括：
在形成所述漏极沟槽与所述接触沟槽之前，自所述基底的所述第二侧对所述基底进行一薄化工艺。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于，还包括：
在所述基底的所述第一侧形成一缓冲层，且至少部分的所述缓冲层位于所述基底与所述第一III-V族化合物层之间；以及
在所述缓冲层上形成一第二III-V族化合物层，其中所述第二III-V族化合物层位于所述第一III-V族化合物层与所述缓冲层之间。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于，所述漏极沟槽还贯穿所述缓冲层且部分设置在所述第二III-V族化合物层中。
9.根据权利要求7所述的半导体装置的制造方法，其特征在于，所述接触沟槽还贯穿所述缓冲层且部分设置在所述第二III-V族化合物层中。
10.根据权利要求7所述的半导体装置的制造方法，其特征在于，所述第一III-V族化合物层包括一N型轻掺杂氮化镓层，而所述第二III-V族化合物层包括一N型重掺杂氮化镓层。
11.根据权利要求1所述的半导体装置的制造方法，其特征在于，还包括：
在所述基底的所述第一侧形成一隔离结构，且所述接触沟槽还部分形成在所述隔离结构中。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，还包括：
在所述基底的所述第一侧上形成一栅极，其中部分的所述第一III-V族化合物层位于所述栅极与所述基底之间；以及
在所述基底的所述第一侧上形成一接触结构，其中所述接触结构至少部分形成在所述隔离结构中，且所述接触结构与所述背部接触结构电连接。
13.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述隔离结构在所述接触沟槽之前形成。
14.根据权利要求1所述的半导体装置的制造方法，其特征在于，还包括：
在所述漏极与所述背部接触结构形成之后，在所述基底的所述第二侧形成一绝缘层覆盖所述漏极与所述背部接触结构。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述绝缘层部分形成在所述漏极沟槽与所述接触沟槽中。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于，所述漏极沟槽被所述绝缘层以及所述漏极填满，且所述接触沟槽被所述绝缘层以及所述背部接触结构填满。
17.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述漏极沟槽被所述漏极填满，且所述接触沟槽被所述背部接触结构填满。
18.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述背部接触结构的材料组成与所述漏极的材料组成相同。
19.根据权利要求1所述的半导体装置的制造方法，其特征在于，还包括：
在所述基底的所述第一侧形成一源极，其中部分的所述第一III-V族化合物层位于所述源极与所述基底之间。
20.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述基底包括一硅基底。
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