WO2012063529A1 - 半導体装置およびその製造方法 - Google Patents

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gan
type gan
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誠司 八重樫
木山　誠
満徳 横山
井上　和孝
政也 岡田
雄 斎藤
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住友電気工業株式会社
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    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Definitions

  • the present invention relates to a semiconductor device used for high-power switching and a manufacturing method thereof, and more particularly to a semiconductor device using a GaN-based semiconductor among nitride semiconductors and a manufacturing method thereof.
  • a high current switching element is required to have a high reverse breakdown voltage and a low on-resistance.
  • a field effect transistor (FET: Field Effect Transistor) using a group III nitride semiconductor is excellent in terms of high breakdown voltage, high temperature operation and the like because of its large band gap.
  • vertical transistors using GaN-based semiconductors are attracting attention as high-power control transistors.
  • an opening is provided in a GaN-based semiconductor, and a mobility is increased by providing a regrowth layer including a channel of a two-dimensional electron gas (2DEG: 2 Dimensional Electron Gas) on the wall surface of the opening.
  • 2DEG 2 Dimensional Electron Gas
  • a low on-resistance and an excellent withstand voltage performance can be obtained.
  • a vertical semiconductor device used as a high-current switching element needs to have good high-frequency characteristics as well as low on-resistance and high breakdown voltage performance.
  • the drain electrode into which electrons from the channel located in the opening flow in and the source electrode located on the epitaxial surface so as to face the drain electrode have a large area in order to obtain a low on-resistance.
  • the source electrode has a large area in order to obtain a low contact resistance with the epitaxial surface layer.
  • the source electrode and the drain electrode constitute a parallel plate capacitor and act as a parasitic capacitance between the source and drain electrodes.
  • An object of the present invention is to provide a semiconductor device capable of improving high-frequency characteristics in a vertical semiconductor device provided with an opening and having a channel in the opening, and a method for manufacturing the same.
  • the semiconductor device of the present invention is a vertical semiconductor device including a GaN-based stacked body provided with an opening.
  • the GaN-based stacked body has an n-type GaN-based drift layer / p-type GaN-based barrier layer / n-type GaN-based contact layer sequentially toward the surface layer side, and the opening portion extends from the surface layer to the n-type GaN.
  • a regrowth layer including an electron transit layer and an electron supply layer, and an n-type GaN-based contact layer, a regrowth layer, and a p-type GaN-based barrier that reach the system drift layer and cover the opening
  • a source electrode positioned around the opening so as to be in contact with the layer; a drain electrode positioned centered on the opening with the source electrode and the GaN-based laminate sandwiched therebetween; and a gate positioned on the regrowth layer An electrode.
  • a capacitor in which a dielectric material is disposed between the source electrode as one electrode and the drain electrode as the other electrode is provided with a capacity reduction structure that reduces the capacity of the capacitor.
  • the source electrode and the drain electrode face each other, and a capacitor having a predetermined capacity is formed by the GaN-based stacked body filled therebetween. This is a parasitic capacitance, which degrades the high frequency characteristics. Since the configuration of the present invention includes the capacitance reduction structure, the parasitic capacitance can be reduced. As a result, the frequency limit of current gain or power gain can be expanded.
  • Capacitance C ( ⁇ ⁇ S) where the capacitor having the predetermined capacity is approximated as a parallel plate capacitor, and the dielectric constant of the material filled between the electrodes is ⁇ , the area of the electrodes is S, and the distance between the electrodes is d. / D.
  • the capacitance reduction structure is a structure that reduces (K1) the dielectric constant ⁇ , or (K2) the area S of the electrode that overlaps in plan view with respect to the capacitance C.
  • the GaN-based laminate is formed on a conductive GaN-based substrate, the drain electrode is positioned on the conductive GaN-based substrate, and the source electrode and the conductive GaN-based substrate are planarly arranged.
  • the n-type GaN-based drift layer is limited to a region including the bottom of the opening, and the n-type GaN-based drift layer is surrounded around the limited n-type GaN-based drift layer.
  • a low dielectric constant material having a dielectric constant lower than the dielectric constant can be filled. As a result, the parasitic capacitance is reduced and the high frequency characteristics can be improved.
  • the dielectric constant ⁇ is the product ⁇ r ⁇ ⁇ o of the relative dielectric constant ⁇ r representing the ratio to the vacuum and the dielectric constant ⁇ o of the vacuum.
  • the dielectric constant refers to the relative dielectric constant.
  • the low dielectric constant material may be at least one of air, an insulating film, a non-doped GaN-based semiconductor, and a GaN-based wide gap semiconductor having a larger band gap than the n-type GaN-based drift layer.
  • the capacity reduction structure is different from the above, and the GaN-based laminate is formed on a high-resistance (insulating) GaN-based substrate, and the drain electrode is limited to a region including the bottom of the opening in plan view. It is located in the high-resistance GaN-based substrate and can contact the n-type GaN-based drift layer.
  • one source electrode is positioned around the opening, and the other drain electrode is limited to a region including the bottom of the opening and is positioned in the high-resistance GaN-based substrate.
  • the electrodes of the parallel plate capacitor have no overlapping portion in plan view. For this reason, although the capacity does not become zero, it significantly decreases and the high frequency characteristics can be improved.
  • the drain electrode that is located in the high-resistance GaN-based substrate is positioned so as to have a portion that is exposed on the back surface of the high-resistance GaN-based substrate, or has a portion that is exposed on the back surface of the high-resistance GaN-based substrate. Can be positioned so that there is no.
  • external wiring can be conductively connected from the back surface side of the high-resistance GaN-based substrate, and the wiring of the semiconductor device can be configured compactly.
  • external wiring is connected from the side of the GaN-based laminate, but it may be advantageous depending on the application.
  • the method for manufacturing a semiconductor device of the present invention is a method for manufacturing a vertical semiconductor device including a GaN-based stacked body provided with an opening.
  • the manufacturing method includes a step of forming a GaN-based laminate including an n-type GaN-based drift layer / a p-type GaN-based barrier layer / an n-type GaN-based contact layer on a conductive GaN-based substrate, and an n-type A step of forming an opening from the GaN-based contact layer into the n-type GaN-based drift layer, a step of forming a regrowth layer including an electron transit layer and an electron supply layer so as to cover the opening, And a step of forming a source electrode in contact with the n-type GaN-based contact layer, the regrowth layer, and the p-type GaN-based barrier layer.
  • the n-type GaN-based drift layer of the GaN-based stacked body is formed only in the region including the bottom of the opening, and around the n-type GaN-based drift layer.
  • a material having a dielectric constant lower than that of the n-type GaN-based drift layer is formed.
  • an insulating layer is formed, and then an opening is provided in the insulating layer in the region including the bottom of the opening, and the n-type GaN-based drift is formed in the opening of the insulating layer.
  • Layers can be selectively grown.
  • a semiconductor device having a low parasitic capacitance can be easily manufactured using an existing method. That is, while forming an n-type GaN-based drift layer in the region below the opening through which electrons flow, an insulating layer is formed with an insulating film such as SiO 2 having a low dielectric constant to reduce parasitic capacitance. A semiconductor device can be easily manufactured.
  • the n-type GaN-based drift layer In the step of forming the n-type GaN-based drift layer, (1) an i-type GaN-based semiconductor layer is formed, and then an n-type impurity is implanted into a region that includes the bottom of the opening, or (2 ) After forming an n-type GaN-based semiconductor layer, p-type impurities are then implanted into a region that will be around the region including the bottom of the opening so as to offset the n-type impurities in the n-type GaN-based semiconductor layer can do.
  • p-type impurities are then implanted into a region that will be around the region including the bottom of the opening so as to offset the n-type impurities in the n-type GaN-based semiconductor layer can do.
  • n-type GaN-based drift layer forming step (1) an n-type GaN-based semiconductor layer is formed, and then a resist pattern is formed in which the region including the bottom of the opening is masked and the other region is the opening. Then, the n-type GaN-based semiconductor layer in the resist pattern opening is removed by etching, and then the GaN-based semiconductor layer or i-type having a larger band gap than the n-type GaN-based drift layer is removed in the region removed by the etching.
  • Forming a GaN-based semiconductor layer or (2) forming a GaN-based semiconductor layer or i-type GaN-based semiconductor layer having a band gap larger than that of the n-type GaN-based drift layer, and then forming a region including the bottom of the opening.
  • the resist pattern is formed by masking the other areas removed and using the area including the bottom of the opening as the opening.
  • the GaN-based semiconductor layer or i-type GaN-based semiconductor layer is larger band gap in the emission opening is removed by etching, then, it can be a region that is removed by the etching to form the n-type GaN-based drift layer.
  • an insulating layer is formed, and then an opening of the insulating layer is provided in a region that includes the bottom of the opening, and the n-type GaN-based drift is formed in the opening of the insulating layer.
  • an insulating protective film is formed on the regrowth layer, and then the insulating layer is formed from the back surface of the conductive GaN substrate or from the insulating protective film.
  • a trench to be exposed can be formed, and the insulating layer can be removed by wet etching from the trench and filled with air.
  • a vertical semiconductor device including a GaN-based stacked body provided with an opening is manufactured.
  • This manufacturing method includes a step of preparing a high-resistance GaN-based substrate having a drain electrode provided in a limited region, and an n-type GaN-based drift layer / p-type GaN-based barrier layer sequentially on the high-resistance GaN-based substrate.
  • Forming a regrowth layer including an electron transit layer and an electron supply layer and forming a source electrode in contact with the n-type GaN-based contact layer, regrowth layer, and p-type GaN-based barrier layer around the opening
  • the drain electrode region is limited to a range including the bottom of the opening in plan view.
  • FIG. 1 is a cross-sectional view showing a vertical GaN-based FET (semiconductor device) in Embodiment 1 of the present invention (cross-sectional view taken along the line II of FIG. 3). It is sectional drawing of the semiconductor device which shows the modification of vertical GaN-type FET of FIG.
  • FIG. 2 is a plan view of the vertical GaN-based FET of FIG. 1.
  • FIG. 4 is a plan view showing a vertical GaN-based FET having the same cross-sectional view as FIG. 1 and having a form different from that of FIG. 3.
  • FIG. 2 shows a method for manufacturing the vertical GaN-based FET of FIG.
  • FIG. 5B is a view showing a method of manufacturing the vertical GaN-based FET of FIG. 1 and a state in which an opening is provided by etching the insulating layer using a resist pattern as a mask after the state shown in FIG. 5A.
  • FIG. 5B is a view showing a method of manufacturing the vertical GaN-based FET of FIG. 1, and showing a state in which an n ⁇ -type GaN drift layer is further epitaxially grown in the opening after the state shown in FIG. 5B.
  • FIG. 5C It is a figure which shows the manufacturing method of the vertical GaN-type FET of FIG. 1, and shows the state after lift-off, further removing a resist pattern after the state shown to FIG. 5C. It is a figure which shows the state in which the p-type GaN barrier layer and the n + type GaN contact layer were formed. It is a figure which shows the state which provided the opening part by the etching. It is a figure which shows the step which provides the opening part by RIE, and has shown the state which has arrange
  • FIG. 14 is a cross-sectional view of a semiconductor device belonging to a fourth embodiment of the present invention, showing a modification of the semiconductor device shown in FIG. 13. It is a figure which shows the influence which the thickness has on the power gain cut-off frequency and the current gain cut-off frequency when the thickness of the silicon oxide layer disposed around the n ⁇ -type GaN drift layer limited in the embodiment is changed.
  • FIG. 1 is a cross-sectional view showing a vertical GaN-based FET (semiconductor device) 10 according to Embodiment 1 of the present invention.
  • the vertical GaN-based FET 10 includes a conductive GaN substrate 1 and an n ⁇ -type GaN drift layer 4 / p-type GaN barrier layer 6 / n + -type GaN contact layer 7 grown epitaxially thereon.
  • the n ⁇ -type GaN drift layer 4 is an n-type GaN-based drift layer
  • the p-type GaN barrier layer 6 is a p-type GaN-based barrier layer
  • the n + -type GaN contact layer 7 is an n-type GaN-based contact layer.
  • the n ⁇ -type GaN drift layer 4 is almost limited to the range of the opening 28 in a plan view and does not spread over the whole.
  • the n - outside the -type GaN drift layer 4, the n - -type GaN drift layer insulating layer 31 the dielectric constant ⁇ is lower than 4 is filled.
  • the insulating layer 31 is disposed between the conductive GaN substrate 1 and the p-type GaN barrier layer 6 on the outside of the n ⁇ -type GaN drift layer 4 positioned so as to be centered on the bottom 28 b of the opening.
  • the insulating layer 31 may be anything as long as it has a dielectric constant lower than that of the n ⁇ -type GaN drift layer 4.
  • An example is silicon oxide SiO 2 .
  • the relative dielectric constant (1 MHz) of silicon oxide SiO 2 is 3.8 while the relative dielectric constant of semiconductor GaN is 9.5. For this reason, the capacity of the capacitor having the source electrode S and the drain electrode D as two electrodes is almost halved. As a result, the high frequency characteristics are improved.
  • the n ⁇ -type GaN drift layer 4 / p-type GaN barrier layer 6 / n + -type GaN contact layer 7 limited by the insulating layer 31 constitutes a GaN-based stacked body 15.
  • a buffer layer made of an AlGaN layer or a GaN layer may be inserted between the GaN substrate 1 and the n ⁇ -type GaN drift layer 4.
  • the GaN substrate 1 may be a so-called thick GaN substrate, or a substrate having a GaN layer in ohmic contact with the support base.
  • GaN substrate or the like during the growth of the GaN-based laminate, and in the subsequent process, except for a predetermined thickness portion such as the GaN substrate, only a thin GaN layer base remains in the product state. There may be.
  • These GaN substrates, substrates having a GaN layer in ohmic contact with the support base, and underlying GaN layers left thin on the product may be simply referred to as GaN substrates.
  • the insulating substrate is described in Embodiment 4, there is a difference between the conductive and insulating forms of the GaN substrate, but the other substrate forms are the same as those of the conductive substrate.
  • the drain electrode can be provided on the front or back surface of the thin GaN layer, depending on the manufacturing process and the structure of the product.
  • the supporting base or the substrate is conductive.
  • the drain electrode can be directly provided on the back surface (lower surface) or front surface (upper surface) of the supporting base or substrate.
  • the p-type GaN-based barrier layer is the p-type GaN barrier layer 6 in the present embodiment, but a p-type AlGaN layer may be used.
  • the GaN layer described above may be used as another GaN-based semiconductor layer depending on the case.
  • the GaN-based layered body 15, through the n + -type GaN contact layer 7 to the p-type GaN barrier layer 6 n - opening 28 leading to the -type GaN drift layer 4 is provided.
  • the opening portion 28 is formed by a wall surface (side surface) 28a and a bottom portion 28b.
  • An epitaxially grown regrowth layer 27 is formed so as to cover the wall surface 28a and bottom 28b of the opening 28 and the surface layer (n + -type GaN contact layer 7) of the GaN-based stacked body 15.
  • the regrowth layer 27 includes an i (intrinsic) type GaN electron transit layer 22 and an AlGaN electron supply layer 26.
  • An intermediate layer such as AlN may be inserted between the i-type GaN electron transit layer 22 and the AlGaN electron supply layer 26.
  • the source electrode S is electrically connected to the regrowth layer 27, the n + -type contact layer 7, and the p-type GaN barrier layer 6 on the GaN-based stacked body 15. In FIG. 1, the source electrode S extends downward and contacts the end surface of the regrowth layer 27 and the n + -type contact layer 7 on its side surface, and contacts the p-type GaN barrier layer 6 on its tip portion. You have an electrical connection.
  • the drain electrode D is located on the back surface of the conductive GaN substrate 1.
  • the p-type GaN barrier layer 6 is necessary for improving the withstand voltage performance at the off time and for improving the pinch-off characteristics.
  • the p-type GaN barrier layer 6 can stably improve the above-mentioned breakdown voltage performance and pinch-off characteristics.
  • Another advantage that the p-type GaN barrier layer 6 is electrically connected to the source electrode S occurs in a depletion layer that can form a pn junction between the p-type GaN barrier layer 6 and the n ⁇ -type drift layer 4 at the time of reverse bias. It can absorb holes. This prevents a decrease in breakdown voltage due to the remaining holes, and a good breakdown voltage performance can be continuously obtained over a long period of time.
  • the insulating film 9 is located under the gate electrode G so as to cover the regrowth layer 27.
  • the insulating film 9 is arranged to suppress a gate leakage current when a positive voltage is applied to the gate electrode, and a large current operation is facilitated. Further, since the threshold voltage can be shifted in the positive direction, it is easy to obtain normally-off. However, the insulating film 9 may be omitted and is not essential.
  • a two-dimensional electron gas (2DEG: 2 Dimensional Electron Gas) is generated in the regrowth layer 27 at the interface on the AlGaN electron supply layer 26 side in the i-type GaN electron transit layer 22.
  • a two-dimensional electron gas is generated at the interface on the AlGaN layer side in the i-type GaN electron transit layer 22 due to natural polarization, piezo polarization, or the like due to the difference in lattice constant.
  • Electrons take a path from the source electrode S through the two-dimensional electron gas to the n ⁇ -type GaN drift layer 4 to the drain electrode D.
  • the i-type GaN electron transit layer 22 and the AlGaN electron supply layer 26 in the regrowth layer 27 are continuously grown in the same growth tank, the density of impurity levels at the interface can be kept low. For this reason, it is possible to flow a large current (per area) with a low on-resistance while providing the opening 28 and flowing a large current in the thickness direction.
  • parasitic capacitance is formed between the source electrode S and the drain electrode D or the conductive GaN substrate 1, and the high frequency characteristics are not good.
  • the high frequency characteristics are determined by, for example, a limit frequency (power gain cutoff frequency) f maz at which the power gain Gu cannot be obtained and / or a limit frequency (current gain cutoff frequency) fT at which the current gain
  • n ⁇ -type GaN drift layer 4 Since the n ⁇ -type GaN drift layer 4 is positioned so as to be centered on the opening 28 and include the bottom 28b, the electron flow is not hindered by the insulating layer 31 during the ON operation, and the n ⁇ -type GaN drift layer 4, the conductive GaN substrate 1 / the drain electrode D is reached. Then, n - an outer mold GaN drift layer 4, between the conductive GaN substrate 1 and the p-type GaN barrier layer 6, n - insulating layer 31 having a lower dielectric constant than the -type GaN drift layer 4 is Be placed. For this reason, the parasitic capacitance is reduced, and the high frequency characteristics can be improved.
  • the n ⁇ -type GaN drift layer 4 has an n-type impurity concentration of, for example, 1 ⁇ 10 15 (1E15) cm ⁇ 3 to 1 ⁇ 10 17 (1E17) cm ⁇ 3 and a thickness of, for example, 1.0 ⁇ m to 10. It should be 0 ⁇ m or less.
  • the p-type impurity concentration of the p-type GaN barrier layer 6 is preferably about 1 ⁇ 10 17 (1E17) cm ⁇ 3 to 1 ⁇ 10 19 (1E19) cm ⁇ 3 .
  • an impurity that forms an acceptor in a GaN-based semiconductor such as Mg is used as the p-type impurity.
  • the thickness of the p-type GaN barrier layer 6 varies depending on the thickness of the n ⁇ -type GaN drift layer and the like. For this reason, the thickness range cannot be determined unconditionally. However, a typical thickness can be about 0.3 ⁇ m to 1 ⁇ m in view of the thickness used in many specifications. If it is thinner than this, sufficient pressure resistance performance and pinch-off characteristics cannot be obtained, so it may be regarded as the lower limit of the thickness. Since the p-type GaN barrier layer 6 has a thickness of about 0.3 ⁇ m to 1 ⁇ m, if the Mg concentration is too high, the p-type GaN barrier layer 6 moves linearly toward the end face of the p-type GaN barrier layer 6.
  • the n + -type GaN contact layer 7 preferably has an n-type impurity concentration of about 5 ⁇ 10 17 (5E17) cm ⁇ 3 to 5 ⁇ 10 19 (5E19) cm ⁇ 3 .
  • the thickness is preferably about 0.1 ⁇ m to 0.6 ⁇ m, and the length is preferably 0.5 ⁇ m to 5 ⁇ m.
  • the n ⁇ -type GaN drift layer 4 is preferably widely arranged on the bottom 28 b side of the opening 28. That is, the insulating layer 31 is preferably disposed on the substrate 1 side. However, the insulating layer 31 may be disposed on the side in contact with the p-type GaN barrier layer 6.
  • FIG. 3 is a plan view of the vertical GaN-based semiconductor device 10 shown in FIG. 1, and FIG. 1 is a cross-sectional view taken along the line II in FIG.
  • the opening 28 has a hexagonal shape, and the periphery of the gate electrode 12 per unit area is obtained by covering the periphery thereof with the source electrode S and avoiding the gate wiring 12 to form the closest packing (honeycomb structure). Take longer. The on-resistance can also be lowered from the surface of such a shape. Further, from the large area of the source electrode S that can be read from the plan view, it is possible to know the significance of the parasitic capacitance that has been described so far, with the source electrode S and the drain electrode D or the conductive GaN substrate as two electrodes.
  • FIG. 4 is a plan view showing an opening array and an electrode structure of a vertical GaN-based FET according to the present invention, which has a cross-sectional structure similar to that of FIG. 1 but has a planar structure different from that shown in FIG.
  • a vertical GaN-based FET having the electrode structure shown in FIG. 4 is also an embodiment of the present invention. Even if the openings 28 are formed in an elongated rectangular shape and the elongated rectangular openings 28 are arranged densely, the perimeter of the opening per area can be increased, and as a result, the current density can be improved. .
  • the gate electrode G and the source electrode S have a shape that extends to the other side so as to be orthogonal to the gate pad 13 and the source pad 14 that are parallel in the longitudinal direction, and are interdigitated. .
  • a configuration in which the gate electrode G and the source electrode S are arranged in a comb shape is more common.
  • an insulating layer 31 a having a dielectric constant smaller than that of the n ⁇ -type GaN drift layer 4 is formed on the conductive GaN substrate 1.
  • a resist pattern M1 is provided, and then an insulating layer opening 31h is provided in a range where the n ⁇ -type GaN drift layer 4 is to be formed by wet etching (FIG. 5B).
  • the opening 31h of the insulating layer is preferably in a range including the bottom 28b of the opening 28.
  • the n ⁇ -type GaN drift layer 4 is grown on the conductive GaN substrate and in the opening 31h of the insulating layer using the resist pattern M1.
  • An n ⁇ -type GaN deposition layer 4f deposited on the resist pattern M1 on the same occasion is also formed.
  • the n ⁇ -type GaN deposition layer 4f is lifted off when the resist pattern M1 is removed.
  • the p-type GaN barrier layer 6 is formed under conditions (growth rate, etc.) in which the epitaxial growth spreads on the insulating layer 31 with the n ⁇ -type GaN drift layer 4 as the center. .
  • the n + -type GaN contact layer 7 is grown to complete the stacked body 15.
  • a GaN-based buffer layer (not shown) may be inserted between the GaN substrate 1 and the n ⁇ -type GaN drift layer 4.
  • MOCVD metal organic chemical vapor deposition
  • the GaN substrate 1 when a gallium nitride film is grown on the conductive substrate by the MOCVD method, trimethylgallium is used as a gallium source.
  • High purity ammonia is used as the nitrogen raw material.
  • Purified hydrogen is used as the carrier gas.
  • the purity of high purity ammonia is 99.999% or more, and the purity of purified hydrogen is 99.999995% or more.
  • the conductive substrate a conductive gallium nitride substrate having a diameter of 2 inches is used.
  • the opening 28 is formed by RIE (reactive ion etching).
  • RIE reactive ion etching
  • FIGS. 8A and 8B after forming a resist pattern M2 on the surfaces of the epitaxial layers 4, 6, and 7, the opening is widened while the resist pattern M2 is etched back by RIE to widen the opening. .
  • the slope of the opening 28, that is, the end face of the laminate 15 is damaged by being irradiated with ions. In the damaged portion, a dangling bond, a high density region of lattice defects, and the like are generated, and conductive impurities from the RIE apparatus or from a portion that cannot be specified reach the damaged portion to cause enrichment.
  • the occurrence of the damaged portion causes an increase in drain leakage current and needs to be repaired.
  • hydrogen and ammonia at a predetermined level, it is possible to obtain dangling bond repair, removal of impurities, and inactivation when the regrowth layer 27 described later is grown.
  • the wafer is introduced into an MOCVD apparatus, and as shown in FIG. 9, an electron transit layer 22 made of undoped GaN and an electron supply layer 26 made of undoped AlGaN.
  • a regrowth layer 27 containing GaN is grown.
  • thermal cleaning is performed in an (NH 3 + H 2 ) atmosphere, and then an organometallic raw material is supplied while introducing (NH 3 + H 2 ).
  • restoration of the damaged portion, removal of conductive impurities, and passivation are performed.
  • the wafer is taken out of the MOCVD apparatus, and an insulating film 9 is grown as shown in FIG. Thereafter, again using photolithography and electron beam evaporation, the source electrode S is formed on the surface of the epitaxial layer and the drain electrode D is formed on the back surface of the GaN-based substrate 1 as shown in FIG.
  • FIG. 11 is a sectional view showing a vertical GaN-based FET (semiconductor device) 10 according to the second embodiment of the present invention.
  • the n ⁇ -type GaN drift layer 4 is limited to a range including the bottom 28 b of the opening 28, and the periphery of the limited n ⁇ -type GaN drift layer 4 is an air layer 30. Air can be seen to be almost the same, with a dielectric constant just a little higher than vacuum. Therefore, the relative dielectric constant is about 1, which is smaller than that of any material. Since the relative permittivity of the n ⁇ -type GaN drift layer 4 is roughly 10, the use of air can greatly reduce the parasitic capacitance.
  • FIG. 1 shows that the entire thickness around the n ⁇ -type GaN drift layer 4 is replaced with an insulator having a lower dielectric constant
  • FIG. 2 shows that the entire thickness may be partially replaced.
  • the entire thickness around the n ⁇ -type GaN drift layer 4 shown in FIG. 11 is not the air layer 30, the thickness is partially set as the air layer 30, and the remaining thickness is set as the n ⁇ -type GaN drift layer 4. Also good.
  • the manufacturing method of the semiconductor device of this embodiment is performed in the following steps. First, the process proceeds in common with the manufacturing method of the semiconductor device of the first embodiment up to the state shown in FIG.
  • Intermittent trenches are provided in layer 7 / p-type GaN barrier layer 6. For this purpose, a resist pattern having an opening in the trench is formed, and then a trench reaching the insulating layer 31 is formed by dry or wet etching.
  • the same resist pattern or a new resist pattern is formed, an etching solution is injected from the trench, and the insulating layer 31 is removed by wet etching.
  • the insulating layer 31 is preferably left with a predetermined minute thickness on both the wall surface and the bottom without removing the entire thickness.
  • the formation of the metal layer that closes the trench is preferably performed in an arrangement or posture in which the trench is shielded at an angle.
  • FIG. 12 is a cross-sectional view showing a vertical GaN-based FET (semiconductor device) 10 according to the third embodiment of the present invention.
  • the n ⁇ -type GaN drift layer 4 is limited to a range including the bottom portion 28 b of the opening 28, and the periphery of the limited n ⁇ -type GaN drift layer 4 is an impurity such as an i-type GaN layer.
  • Intrinsic semiconductor layer 32 that does not contain is disposed over the entire thickness of n ⁇ -type GaN drift layer 4. By reducing the n-type impurity, the intrinsic semiconductor layer 32 has a low dielectric constant.
  • the semiconductor layer 32 having a reduced n-type impurity concentration such as i-type GaN may be a GaN-based semiconductor 32 (for example, AlInGaN) having a band gap larger than that of the n ⁇ -type GaN drift layer 4.
  • the GaN-based semiconductor 32 having a band gap larger than that of the n ⁇ -type GaN drift layer 4 has a dielectric constant smaller than that of the n ⁇ -type GaN drift layer 4 as in the case of the intrinsic GaN-based semiconductor having a low impurity concentration.
  • the GaN-based semiconductor 32 having a band gap larger than that of the n ⁇ -type GaN drift layer 4 may include an n-type impurity in the n ⁇ -type category. I-type GaN layer 32 or the band gap is low n-type impurity of the the n - -type GaN drift layer GaN-based semiconductor 32 is greater than 4, n - may not replace the entire thickness of the surrounding -type GaN drift layer 4 . As described above, it is only necessary to partially occupy the thickness around the n ⁇ -type GaN drift layer 4, and the n ⁇ -type GaN drift layer 4 may extend from the rest.
  • FIG. 13 is a cross-sectional view showing a vertical GaN-based FET (semiconductor device) 10 according to the fourth embodiment of the present invention.
  • the vertical GaN-based FET 10 includes an insulating GaN substrate 11 and an n ⁇ -type GaN drift layer 4 / p-type GaN barrier layer 6 / n + -type GaN contact layer 7 grown epitaxially thereon.
  • the n ⁇ -type GaN drift layer 4 is not limited to the range including the bottom 28b of the opening 28.
  • the present embodiment is characterized in that the drain electrode D is formed in the high-resistance GaN substrate or the insulating substrate 11.
  • the drain electrode D is limited to a range facing the bottom 28 b of the opening 28 and penetrates the insulating GaN substrate 11. Due to the arrangement structure of the drain electrode D, there is no portion where the conductive portion such as the drain electrode D or the conductive substrate overlaps the source electrode S in a plan view. As a result, the image of a parallel plate capacitor is not established. As a result, the parasitic capacitance is greatly reduced and the high frequency characteristics are improved. Since the drain electrode D penetrates the insulating substrate 11 and is also exposed on the back surface of the insulating substrate 11, the wiring can be taken from the back surface of the insulating substrate 11. As a result, a compact wiring structure can be formed.
  • the insulating GaN-based substrate 11 can be easily obtained by forming the drain electrode D in a predetermined region of the insulating GaN-based substrate 11 using existing equipment and a metal layer forming method. it can.
  • FIG. 14 shows a modification of the semiconductor device of FIG. 13 (modification of the fourth embodiment), which is one embodiment of the present invention.
  • the drain electrode D is formed in the high-resistance GaN substrate or the insulating substrate 11, and the drain electrode D is limited to the range facing the bottom portion 28 b of the opening 28.
  • the drain electrode D is in contact with the GaN-based stacked body 15, but is not exposed on the back surface of the insulating GaN substrate 11. For this reason, the wiring connected to the drain electrode D needs to be accessed from the GaN-based laminate 15 side.
  • the S (RF) parameter was simulated by changing the thickness of the insulating layer 31.
  • the form of the semiconductor device 10 is as follows.
  • n ⁇ -type GaN drift layer 4 The thickness of the n ⁇ -type GaN drift layer including the bottom 28b of the opening 28 is set to 5 ⁇ m, and the n-type impurity concentration is the same for all the specimens, 1 ⁇ 10 16 ( 1E16) cm ⁇ 3 .
  • the insulating layer 31 disposed around the n ⁇ -type GaN drift layer 4 was made of SiO 2 (relative dielectric constant 3.8).
  • the n - -type GaN drift layer 4 of lower thickness (substrate side) portion only to the upper (opening side) of the n - -type GaN drift layer 4 has a extending Embodiment (FIG. 2 reference).
  • the thickness of the insulating layer 31 was changed from zero (same as a conventional semiconductor device) to a range of 3.5 ⁇ m. When the thickness is 3.5 ⁇ m, 70% of the total thickness of the n ⁇ -type GaN drift layer 4 is replaced with SiO 2 .
  • 2 ) was determined by computer simulation, and the cutoff frequency at which the power gain and the current gain were 1 was determined.
  • the results are shown in FIG. According to FIG. 15, the current gain cutoff frequency fT tends to hardly change or slightly decrease as the insulating layer 31 increases.
  • the power cut-off frequency f max rises in a thicker range with the silicon oxide thickness of 1.5 ⁇ m as the bottom. In particular, when the thickness of silicon oxide is 3.5 ⁇ m, the highest power cutoff frequency f max is shown. In the example, silicon oxide is considered only up to a range that occupies 70% of the total thickness of the n ⁇ -type GaN drift layer 4.
  • the power cutoff frequency f max is further expanded, and the current gain cutoff frequency fT is considered to show a balanced value.
  • the thickness of the insulating layer 31 in FIG. 2 is increased to be the same as the thickness of the n ⁇ -type GaN drift layer 4 as shown in FIG. The frequency f max can be obtained.
  • the periphery of the n ⁇ -type GaN drift layer located at the bottom of the opening between the source electrode and the drain electrode or the conductive substrate Is formed of an insulating layer, a semiconductor, or the like having a lower dielectric constant, thereby reducing parasitic capacitance and improving high-frequency characteristics.
  • the drain electrode limited to the area
  • GaN substrate 4 n ⁇ type GaN drift layer, 6 p type GaN barrier layer, 7 n + type GaN contact layer, 9 insulating film, 10 semiconductor device (vertical GaN-based FET), 11 insulating (high resistance) substrate , 12 gate wiring, 13 gate pad, 14 source pad, 15 GaN-based stacked body, 22 GaN electron transit layer, 26 AlGaN electron supply layer, 27 regrowth layer, 28 opening, 28a opening wall, 28b opening Bottom, 30 Air layer, 31 Insulating layer (SiO 2 ), 31h Insulating layer opening, 32 i-type GaN layer or GaN-based semiconductor whose band gap is larger than GaN, D drain electrode, G gate electrode, K Edge of opening Or corner, M1 resist pattern, S source electrode.
  • SiO 2 Insulating layer
  • 31h Insulating layer opening 32 i-type GaN layer or GaN-based semiconductor whose band gap is larger than GaN
  • D drain electrode D drain electrode
  • G gate electrode K Edge of opening Or corner
  • M1 resist pattern S

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Abstract

開口部にチャネルを備える縦型半導体装置において、高周波特性を向上することができる半導体装置およびその製造方法を提供する。 ｎ型ＧａＮ系ドリフト層４／ｐ型ＧａＮ系バリア層６／ｎ型ＧａＮ系コンタクト層７、を有し、開口部２８は表層からｎ型ＧａＮ系ドリフト層内にまで届いており、該開口部を覆うように位置する電子走行層２２および電子供給層２６を含む再成長層２７と、ソース電極Ｓと、ドレイン電極Ｄと、再成長層上に位置するゲート電極Ｇとを備え、ソース電極を一方の電極とし、またドレイン電極を他方の電極としてコンデンサを構成するとみて、該コンデンサの容量を低下させる容量低下構造を備えることを特徴とする。

Description

半導体装置およびその製造方法
  本発明は、大電力のスイッチングに用いられる、半導体装置およびその製造方法、とくに窒化物半導体のうちＧａＮ系半導体を用いた半導体装置およびその製造方法に関するものである。
  大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れている。とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえば、特許文献１ではＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２  Dimensional  Electron  Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている。この縦型ＧａＮ系ＦＥＴでは、耐圧性能やピンチオフ特性を改善するためにｐ型ＧａＮバリア層などを配置する構造が提案されている。
特開２００６－２８６９４２号公報
  上記の縦型ＧａＮ系ＦＥＴでは、低いオン抵抗と優れた耐圧性能を得ることができる。
しかし、高電流のスイッチング素子として用いられる縦型半導体装置には、低いオン抵抗および高耐圧性能とともに、良好な高周波特性を備えることが必要である。
  上記開口部に位置するチャネルからの電子が流入するドレイン電極と、そのドレイン電極に対向するようにエピタキシャル表層に位置するソース電極とは、低いオン抵抗を得るために、大きな面積をとる。とくにソース電極は、エピタキシャル表層と低い接触抵抗を得るために広い面積となる。この結果、ソース電極とドレイン電極とは平行平板コンデンサを構成し、ソース・ドレイン電極間の寄生容量として作用する。この寄生容量は、電力利得などの周波数限界を小さくするなどして、高周波特性を劣化させる。
  本発明は、開口部が設けられ、当該開口部にチャネルを備える縦型半導体装置において、高周波特性を向上することができる半導体装置およびその製造方法を提供することを目的とする。
  本発明の半導体装置は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置である。この半導体装置では、ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、開口部は表層からｎ型ＧａＮ系ドリフト層内にまで届いており、該開口部を覆うように位置する、電子走行層および電子供給層を含む再成長層と、ｎ型ＧａＮ系コンタクト層、再成長層およびｐ型ＧａＮ系バリア層に接するように、前記開口部の周囲に位置するソース電極と、ソース電極とＧａＮ系積層体を挟んで、開口部に中心を合わせて位置するドレイン電極と、再成長層上に位置するゲート電極とを備える。そして、ソース電極を一方の電極とし、またドレイン電極を他方の電極としてその間に誘電材料が配置されたコンデンサを構成するとみて、該コンデンサの容量を低下させる構造である容量低下構造を備えることを特徴とする。
  厚み方向に大電流を流す縦型の半導体装置では、低いオン抵抗を確保するためにソース電極等の面積を制限することは難しい。この結果、従来の半導体装置では、ソース電極とドレイン電極とが対向して、その間に充填されるＧａＮ系積層体により所定容量のコンデンサが形成される。これは寄生容量であり、高周波特性を劣化させる。
  本発明の構成では容量低下構造を備えるので、寄生容量を低下させることができる。この結果、電流利得または電力利得の周波数限界を拡大することができる。
  上記の所定容量のコンデンサを平行平板コンデンサと近似して、電極間に充填された材料の誘電率をε、電極の面積をＳ、電極間の距離をｄとして、容量Ｃ＝（ε・Ｓ）／ｄ、と見積もる。上記の容量低下構造は、この容量Ｃについて、（Ｋ１）誘電率εを低下させる構造、か、または（Ｋ２）平面的にみて重複する部分の電極の面積Ｓを減少する構造である。
  上記容量低下構造であって、ＧａＮ系積層体は導電性ＧａＮ系基板上に形成され、ドレイン電極は該導電性ＧａＮ系基板に位置し、ソース電極と導電性ＧａＮ系基板とは、平面的に見て重複していて、ｎ型ＧａＮ系ドリフト層は、開口部の底部を含む領域に限定されており、その限定されたｎ型ＧａＮ系ドリフト層の周りに、該ｎ型ＧａＮ系ドリフト層の誘電率よりも低い誘電率を有する低誘電率材料を充填することができる。
  これによって、寄生容量は低下して、高周波特性を向上させることができる。なお、誘電率εは、真空に対する比を表す比誘電率εｒおよび真空の誘電率εｏの積εｒ・εｏであり、材料間の誘電率の比較をする場合、比誘電率で説明すれば十分である。以後の説明では、とくに断らない限り、誘電率といえば比誘電率をさしている。
  上記低誘電率材料が、空気、絶縁膜、ノンドープＧａＮ系半導体、および前記ｎ型ＧａＮ系ドリフト層よりも大きいバンドギャップを有するＧａＮ系ワイドギャップ半導体のうちの、少なくとも１つとすることができる。
  これによって、約９．５の比誘電率を有するＧａＮ系ドリフト層を、空気（比誘電率約１）、ＳｉＯ２（比誘電率３．５～４．０）などに置き換えることで、容量を低下させることができる。
  上記と異なる容量低下構造であって、ＧａＮ系積層体は高抵抗（絶縁性）ＧａＮ系基板上に形成され、ドレイン電極は、平面的にみて開口部の底部を含む領域に限定されるように高抵抗ＧａＮ系基板内に位置し、ｎ型ＧａＮ系ドリフト層に接することができる。
  この構成によれば、一方のソース電極は開口部の周囲に位置し、他方のドレイン電極は開口部の底部を含む領域に限定されて、高抵抗ＧａＮ系基板内に位置する。この配置では、平行平板コンデンサの電極は平面的にみて重複部分がない。このため、容量はゼロにはならないが大幅に低下し、高周波特性を向上させることができる。
  高抵抗ＧａＮ系基板内に限定されて位置するドレイン電極を、高抵抗ＧａＮ系基板の裏面に露出する部分を持つように位置させるか、または、高抵抗ＧａＮ系基板の裏面に露出する部分を持たないように位置させることができる。
  基板の裏面に露出する部分を持つドレイン電極の場合、高抵抗ＧａＮ系基板の裏面側から外部配線を導電接続することができ、半導体装置の配線をコンパクトに構成することができる。基板の裏面に露出する部分を持たない場合、ＧａＮ系積層体の側から外部配線を接続することになるが、用途によっては好都合の場合もある。
  本発明の半導体装置の製造方法は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置の製造方法である。この製造方法は、導電性ＧａＮ系基板上に、順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含むＧａＮ系積層体を形成する工程と、ｎ型ＧａＮ系コンタクト層からｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、開口部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、開口部の周囲に、ｎ型ＧａＮ系コンタクト層、再成長層およびｐ型ＧａＮ系バリア層に接するようにソース電極を形成する工程とを備える。そして、ＧａＮ系積層体のｎ型ＧａＮ系ドリフト層の形成工程では、開口部の底部を含む領域に限定して該ｎ型ＧａＮ系ドリフト層を形成し、当該ｎ型ＧａＮ系ドリフト層の周囲に、そのｎ型ＧａＮ系ドリフト層の誘電率よりも低い誘電率を有する材料を形成することを特徴とする。
  この方法によって、寄生容量を低下させた半導体装置を既存の製造装置を用いて簡単に製造することができる。
  ｎ型ＧａＮ系ドリフト層の形成工程では、絶縁層を形成し、次いで、開口部の底部を含むことになる領域の絶縁層に開口部を設け、その絶縁層の開口部内にｎ型ＧａＮ系ドリフト層を選択成長させることができる。
  この方法によって、既存の方法を用いて簡単に寄生容量の低い半導体装置を製造することができる。すなわち、電子が流れる開口部の下方領域にｎ型ＧａＮ系ドリフト層を形成しながら、その周囲を誘電率の低いＳｉＯ２などの絶縁膜で絶縁層を形成して、寄生容量の低減をはかった半導体装置を簡単に製造することができる。
  上記のｎ型ＧａＮ系ドリフト層の形成工程では、（１）ｉ型ＧａＮ系半導体層を形成し、次いで、開口部の底部を含むことになる領域にｎ型不純物を注入するか、または（２）ｎ型ＧａＮ系半導体層を形成し、次いで、開口部の底部を含む領域の周りになることになる領域にｐ型不純物を、ｎ型ＧａＮ系半導体層におけるｎ型不純物を相殺するように注入することができる。
  この方法で、寄生容量の小さい半導体装置を簡単に得ることができる。
  上記のｎ型ＧａＮ系ドリフト層の形成工程では、（１）ｎ型ＧａＮ系半導体層を形成し、次いで開口部の底部を含む領域をマスクしてその他の領域を開口部とするレジストパターンを形成し、そのレジストパターン開口部におけるｎ型ＧａＮ系半導体層をエッチングによって除去し、次いで、そのエッチングによって除去された領域に、ｎ型ＧａＮ系ドリフト層よりもバンドギャップが大きいＧａＮ系半導体層もしくはｉ型ＧａＮ系半導体層を形成する、か、または（２）ｎ型ＧａＮ系ドリフト層よりもバンドギャップが大きいＧａＮ系半導体層もしくはｉ型ＧａＮ系半導体層を形成し、次いで開口部の底部を含む領域を除いたその他の領域をマスクして開口部の底部を含む領域を開口部とするレジストパターンを形成し、そのレジストパターン開口部におけるバンドギャップが大きいＧａＮ系半導体層もしくはｉ型ＧａＮ系半導体層をエッチングによって除去し、次いで、そのエッチングによって除去された領域に、ｎ型ＧａＮ系ドリフト層を形成することができる。
  上記の方法によって、寄生容量の小さい半導体装置を比較的簡単に得ることができる。
  ｎ型ＧａＮ系ドリフト層の形成工程では、絶縁層を形成し、次いで、開口部の底部を含むことになる領域に絶縁層の開口部を設け、該絶縁層の開口部内にｎ型ＧａＮ系ドリフト層を選択成長させ、その後、再成長層を形成したあと、該再成長層上に絶縁性保護膜を形成し、次いで、導電性ＧａＮ基板の裏面から、または絶縁性保護膜から、絶縁層を露出させるトレンチを形成し、該トレンチからの湿式エッチングにより絶縁層を除去して空気を充填させることができる。
  上記の方法によって、比誘電率が小さい（約１）の空気層をｎ型ＧａＮ系ドリフト層の周りに配置した半導体装置を簡単に製造することができる。
  本発明の別の半導体装置の製造方法は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置を製造する。この製造方法は、ドレイン電極が領域を限定して設けられた高抵抗ＧａＮ系基板を準備する工程と、高抵抗ＧａＮ系基板上に、順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含むＧａＮ系積層体を形成する工程と、ｎ型ＧａＮ系コンタクト層からｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、開口部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、開口部の周囲に、ｎ型ＧａＮ系コンタクト層、再成長層およびｐ型ＧａＮ系バリア層に接するようにソース電極を形成する工程とを備える。そして、ドレイン電極の領域は、平面的にみて開口部の底部を含む範囲に限定されていることを特徴とする。
  この方法によって、ともに導電性部分であるソース電極とドレイン電極とが平面的にみて重複しないか、または重複部分が非常に小さい、半導体装置を比較的容易に製造することができる。
  本発明によれば、開口部が設けられ、当該開口部にチャネルを備える縦型半導体装置において、寄生容量を小さくすることで高周波特性を向上することができる。
本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である（図３のＩ－Ｉ線に沿う断面図）。 図１の縦型ＧａＮ系ＦＥＴの変形例を示す半導体装置の断面図である。 図１の縦型ＧａＮ系ＦＥＴの平面図である。 図１と同じ断面図を呈し、図３と別の形態の縦型ＧａＮ系ＦＥＴを示す平面図である。 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、支持基体上にｎ－型ＧａＮドリフト層よりも小さい誘電率を有する絶縁層を形成したあとレジストパターンを形成した状態を示す図である。 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、図５Ａに示す状態の後に、さらにレジストパターンをマスクにして絶縁層をエッチングして開口部を設けた状態を示す図である。 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、図５Ｂに示す状態の後に、さらに開口部にｎ－型ＧａＮドリフト層をエピタキシャル成長した状態を示す図である。 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、図５Ｃに示す状態の後に、さらにレジストパターンを除去しながらリフトオフした後の状態を示す図である。 ｐ型ＧａＮバリア層およびｎ＋型ＧａＮコンタクト層を形成した状態を示す図である。 エッチングによって開口部を設けた状態を示す図である。 ＲＩＥによって開口部を設ける段階を示し、レジストパターンを配置した状態を示す図である。 ＲＩＥによって開口部を設ける段階を示し、図８Ａに示す状態の後に、さらにイオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態を示す図である。 開口部に、再成長層を形成した状態を示す図である。 再成長層上に絶縁膜を成長させた状態を示す図である。 本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。 本発明の実施の形態３における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。 本発明の実施の形態４における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。 図１３に示す半導体装置の変形例を示し、本発明の実施の形態４に属する半導体装置の断面図である。 実施例において限定されたｎ－型ＧａＮドリフト層の周囲に配置する酸化ケイ素層の厚みを変えたとき、その厚みが電力利得遮断周波数および電流利得遮断周波数に及ぼす影響を示す図である。
（実施の形態１）
  図１は、本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）１０を示す断面図である。縦型ＧａＮ系ＦＥＴ１０は、導電性のＧａＮ基板１と、その上にエピタキシャル成長した、ｎ－型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、を備える。ここで、ｎ－型ＧａＮドリフト層４がｎ型ＧａＮ系ドリフト層であり、ｐ型ＧａＮバリア層６がｐ型ＧａＮ系バリア層、ｎ＋型ＧａＮコンタクト層７がｎ型ＧａＮ系コンタクト層である。ｎ－型ＧａＮドリフト層４は、平面的に見てほぼ開口部２８の範囲に限定されていて、全体に広がっていない。ｎ－型ＧａＮドリフト層４の外側には、そのｎ－型ＧａＮドリフト層４よりも誘電率εが小さい絶縁層３１が充填されている。すなわち開口部の底部２８ｂに中心を合わせて位置するｎ－型ＧａＮドリフト層４の外側であって、導電性ＧａＮ基板１とｐ型ＧａＮバリア層６との間に、絶縁層３１が配置される。絶縁層３１は、ｎ－型ＧａＮドリフト層４よりも誘電率が低ければ何でもよい。
たとえば酸化珪素ＳｉＯ２を挙げることができる。半導体ＧａＮの比誘電率が９．５であるのに対して、酸化珪素ＳｉＯ２の比誘電率（１ＭＨｚ）は３．８である。このため、ソース電極Ｓとドレイン電極Ｄとを二電極とするコンデンサの容量は、ほぼ半減する。この結果、高周波特性は向上する。
  上記の、絶縁層３１によって周囲限定されたｎ－型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７は、ＧａＮ系積層体１５を構成する。ＧａＮ基板１の種類によっては、ＧａＮ基板１とｎ－型ＧａＮドリフト層４との間にＡｌＧａＮ層またはＧａＮ層からなるバッファ層を挿入してもよい。
  なお、ＧａＮ基板１は、導電性であれば、いわゆる一体物の厚手のＧａＮ基板でも、または支持基体上にオーミック接触するＧａＮ層を有する基板であってもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。これら、ＧａＮ基板、支持基体上にオーミック接触するＧａＮ層を有する基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。絶縁性基板は、実施の形態４において触れるが、ＧａＮ基板の形態として導電性かまたは絶縁性かの違いはあるが、その他の基板の形態としては、上記導電性基板の場合と変わりはない。
  上記の薄い下地の導電性ＧａＮ層の場合、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。本実施の形態では、ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性とする。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下面）またはおもて面（上面）に直接設けることができる。
  また、ｐ型ＧａＮ系バリア層は、本実施の形態ではｐ型ＧａＮバリア層６としているが、ｐ型ＡｌＧａＮ層を用いてもよい。積層体１５を構成するその他の層についても、場合に応じて、上記に示したＧａＮ層を他のＧａＮ系半導体層としてよい。
  ＧａＮ系積層体１５には、ｎ＋型ＧａＮコンタクト層７からｐ型ＧａＮバリア層６まで貫通してｎ－型ＧａＮドリフト層４内に至る開口部２８が設けられている。開口部２８は、壁面（側面）２８ａと底部２８ｂとで形成されている。その開口部２８の壁面２８ａおよび底部２８ｂと、ＧａＮ系積層体１５の表層（ｎ＋型ＧａＮコンタクト層７）とを被覆するように、エピタキシャル成長した再成長層２７が形成されている。再成長層２７は、ｉ(intrinsic)型ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６で構成される。
ｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ等の中間層を挿入してもよい。ソース電極Ｓは、ＧａＮ系積層体１５上において、再成長層２７、ｎ＋型コンタクト層７、およびｐ型ＧａＮバリア層６に電気的に接続する。図１では、ソース電極Ｓは、下方に延在して、その側面で再成長層２７の端面およびｎ＋型コンタクト層７に接触し、その先端部でｐ型ＧａＮバリア層６に接触して電気的接続を得ている。ドレイン電極Ｄは導電性ＧａＮ基板１の裏面に位置する。
  ｐ型ＧａＮバリア層６は、オフ時の耐圧性能向上、およびピンチオフ特性向上のために必要である。とくにソース電極Ｓと電気的に接続されることで、ｐ型ＧａＮバリア層６は、上記のオフ時の耐圧性能向上、およびピンチオフ特性向上を安定して奏することができる。ｐ型ＧａＮバリア層６がソース電極Ｓと電気的に接続されるもう一つの利点は、逆バイアス時にｐ型ＧａＮバリア層６とｎ－型ドリフト層４とのｐｎ接合にできる空乏層で発生する正孔を吸収できることである。これによって、正孔が残存することによる耐圧低下が防止され、良好な耐圧性能を継続して長期間、安定に得ることができる。
  再成長層２７を覆って、ゲート電極Ｇの下に絶縁膜９が位置している。この絶縁膜９は、ゲート電極に正電圧を印加したときのゲートリーク電流を抑制するために配置されていて、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。ただし、この絶縁膜９は、なくてもよく、必須ではない。
  動作オン時には、再成長層２７において、ｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ電子供給層２６側の界面に、二次元電子ガス（２ＤＥＧ：2  Dimensional  Electron  Gas）が生成する。格子定数の違いに起因する自然分極やピエゾ分極等によって二次元電子ガスがｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ層側の界面に生じる。電子は、ソース電極Ｓからその二次元電子ガスを経てｎ－型ＧａＮドリフト層４からドレイン電極Ｄにいたる経路をとる。再成長層２７におけるｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６とは、同じ成長槽内で連続して成長されるため、界面における不純物準位等の密度は低く抑えられる。このため、開口部２８を設けて厚み方向に大電流を流す形態をとりながら、低いオン抵抗で大電流（面積当たり）を流すことができる。
  上記のように、従来の縦型半導体装置では、ソース電極Ｓと、ドレイン電極Ｄまたは導電性ＧａＮ基板１との間に寄生容量が形成され、高周波特性が芳しくなかった。高周波特性は、たとえば電力利得Ｇｕが得られなくなる限界周波数（電力利得遮断周波数）ｆｍａｚおよび／または電流利得｜ｈ２１｜２が得られなくなる限界周波数（電流利得遮断周波数）ｆＴによって判断される。これら電力利得遮断周波数ｆｍａｚや電流利得遮断周波数ｆＴが高いほど、高周波特性が優れている。
  開口部２８に中心を合わせ、底部２８ｂを含むようにｎ－型ＧａＮドリフト層４が位置することで、オン動作時、電子流は絶縁層３１に妨げられることなく、そのｎ－型ＧａＮドリフト層４を通って、導電性ＧａＮ基板１／ドレイン電極Ｄに到達する。そして、ｎ－型ＧａＮドリフト層４の外側であって、導電性ＧａＮ基板１とｐ型ＧａＮバリア層６との間には、ｎ－型ＧａＮドリフト層４よりも誘電率が低い絶縁層３１が配置される。このため寄生容量は小さくなり、高周波特性を向上することができる。
  ｎ－型ＧａＮドリフト層４は、ｎ型不純物濃度を、たとえば１×１０１５（１Ｅ１５）ｃｍ－３以上１×１０１７（１Ｅ１７）ｃｍ－３以下として、厚みは、たとえば１．０μｍ以上１０．０μｍ以下とするのがよい。
  ｐ型ＧａＮバリア層６のｐ型不純物濃度は、１×１０１７（１Ｅ１７）ｃｍ－３～１×１０１９（１Ｅ１９）ｃｍ－３程度とするのがよい。ｐ型不純物には、ＭｇなどのＧａＮ系半導体中にアクセプタを形成する不純物が用いられる。また、ｐ型ＧａＮバリア層６の厚みは、ｎ－型ＧａＮドリフト層の厚み等によって変わる。このため、厚み範囲は一概に決めることはできない。しかし、代表的な厚みについては、多くの仕様において用いられる厚みという点から、０．３μｍ～１μｍ程度をあげることができる。これより薄いと、十分な耐圧性能やピンチオフ特性を得られないので、厚みの下限とみてもよい。このｐ型ＧａＮバリア層６は、この０．３μｍ～１μｍ程度の厚みを持つことから、あまり高濃度のＭｇ濃度を含有させると、ｐ型ＧａＮバリア層６の端面に向かって直線的に移動してチャネルに悪影響（オン抵抗の増大）を及ぼす。また、チャネルＯＦＦ時のｎ－型ＧａＮドリフト層とのｐｎ接合での逆方向特性（耐圧性能）を劣化させる。
  ｎ＋型ＧａＮコンタクト層７のｎ型不純物濃度は５×１０１７（５Ｅ１７）ｃｍ－３～５×１０１９（５Ｅ１９）ｃｍ－３程度とするのがよい。また厚みは、０．１μｍ～０．６μｍ程度とし、長さは、０．５μｍ以上５μｍ以下とするのがよい。
  図２に示すように、絶縁層３１の厚みは、ｎ－型ＧａＮドリフト層４の全厚みと合わせる必要はなく、ｎ－型ＧａＮドリフト層４の何割かの厚みであってもよい。誘電率の低い誘電体（絶縁層３１）で置き換える限り、電極間の誘電体の厚み比率を変化させても、容量は低下する。製造上、図２に示すように、開口部２８の底部２８ｂの側にｎ－型ＧａＮドリフト層４を広く配置するのがよい。すなわち絶縁層３１は、基板１側に配置するのがよい。ただ、絶縁層３１は、ｐ型ＧａＮバリア層６に接する側に配置してもよい。
  図３は、図１に示した縦型ＧａＮ系半導体装置１０の平面図であり、図１は本図におけるＩ－Ｉ線に沿う断面図である。図３によれば、開口部２８を六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極Ｓで覆って、最密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる。このような形状の面からも、オン抵抗を下げることができる。また、平面図から読み取れるソース電極Ｓの大きな広さから、これまで繰り返し説明してきた、ソース電極Ｓとドレイン電極Ｄまたは導電性ＧａＮ基板とを二つの電極とする寄生容量の重大さを知ることができる。
  電流は、ソース電極Ｓから、直接に、またはｎ＋型ＧａＮコンタクト層７を経由して、再成長層２７内のチャネル（電子走行層２２）に入り、ＧａＮドリフト層４を経て、ドレイン電極Ｄへと流れる。ソース電極Ｓおよびその配線と、ゲート電極Ｇ、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、図示しない層間絶縁膜上に設けられる。層間絶縁膜にはビアホールが設けられ、そのビアホールに充填された導電部を含むソース電極Ｓは、層間絶縁膜上のソース導電層（図示せず）と導電接続される。このような構造によって、ソース電極Ｓを含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
  図４は、図１と同じような断面構造を有しながら、平面構造は図３に示すものと異なる、本発明の縦型ＧａＮ系ＦＥＴの開口部配列および電極構造を示す平面図である。この図４に示す電極構造等を有する縦型ＧａＮ系ＦＥＴも本発明の実施の形態例である。開口部２８を細長い矩形状にして、その細長い矩形状の開口部２８を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。この場合、ゲート電極Ｇとソース電極Ｓとは、長手方向を並行させたゲートパッド１３とソースパッド１４とに直交するように相手側へ延び出て、相互に櫛歯状に入り組む形状を呈する。高周波用の縦型ＧａＮ系ＦＥＴとしては、図４に示すように、ゲート電極Ｇとソース電極Ｓとが櫛歯状に配置される形態のほうが普通である。
  次に、本実施の形態における半導体装置１０の製造方法を説明する。図５Ａに示すように、導電性ＧａＮ基板１上に、誘電率がｎ－型ＧａＮドリフト層４よりも小さい絶縁層３１ａを形成する。このあとレジストパターンＭ１を設け、次いで湿式エッチングによって、ｎ－型ＧａＮドリフト層４が形成されることになる範囲に絶縁層の開口部３１ｈを設ける（図５Ｂ）。この絶縁層の開口部３１ｈは開口部２８の底部２８ｂを含む範囲の大きさとするのがよい。このあと、レジストパターンＭ１を用いて、図５Ｃに示すように、導電性ＧａＮ基板上であって絶縁層の開口部３１ｈの中にｎ－型ＧａＮドリフト層４を成長する。レジストパターンＭ１上にも同じ機会に堆積したｎ－型ＧａＮ堆積層４ｆができる。このｎ－型ＧａＮ堆積層４ｆは、レジストパターンＭ１を除去するときにリフトオフされる。
  このあと、図６に示すように、ｎ－型ＧａＮドリフト層４を中心にして絶縁層３１の上にもエピタキシャル成長が広がる条件（成長速度など）をとりながら、ｐ型ＧａＮバリア層６を形成する。次いで、ｎ＋型ＧａＮコンタクト層７を成長して、積層体１５を完成する。上述のように、ＧａＮ基板１とｎ－型ＧａＮドリフト層４との間にＧａＮ系バッファ層（図示せず）を挿入してもよい。
  上記の層の形成は、ＭＯＣＶＤ（有機金属化学気相成長）法などを用いるのがよい。たとえばＭＯＣＶＤ法で成長することで、結晶性の良好な積層体１５を形成できる。ＧａＮ基板１の形成において、導電性基板上に窒化ガリウム膜をＭＯＣＶＤ法によって成長させる場合、ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては高純度アンモニアを用いる。キャリアガスとしては純化水素を用いる。高純度アンモニアの純度は９９．９９９％以上、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパント（ドナー）のＳｉ原料には水素ベースのシランを用い、ｐ型ドーパント（アクセプタ）のＭｇ原料にはシクロペンタジエニルマグネシウムを用いるのがよい。
  導電性基板としては、直径２インチの導電性窒化ガリウム基板を用いる。温度１０３０℃、圧力１００Ｔｏｒｒで、アンモニアおよび水素の雰囲気中で、基板クリーニングを実施する。その後、１０５０℃に昇温して、圧力２００Ｔｏｒｒ、窒素原料とガリウム原料の比率であるＶ／ＩＩＩ比＝１５００で窒化ガリウム層を成長させる。
  次に、図７に示すように、開口部２８をＲＩＥ（反応性イオンエッチング）によって形成する。図８Ａおよび図８Ｂに示すように、エピタキシャル層４，６，７の表面にレジストパターンＭ２を形成した後、ＲＩＥによって、レジストパターンＭ２をエッチングして後退させながら開口を広げて開口部２８を設ける。このＲＩＥ工程において、開口部２８の斜面、すなわち積層体１５の端面は、イオン照射を受けて損傷される。損傷部では、ダングリンドボンド、格子欠陥の高密度領域などが発生し、その損傷部にＲＩＥ装置由来または特定できていない部分からの導電性不純物が到達して富化が生じる。この損傷部の発生は、ドレインリーク電流の増大をもたらすので、修復する必要がある。水素やアンモニアを所定レベル含むことで、このあと説明する再成長層２７の成長時に、ダングリンドボンド等の修復、および不純物の除去や不活性化を得ることができる。
  次いで、レジストパターンＭ２を除去し、ウエハを洗浄した後、当該ウエハをＭＯＣＶＤ装置に導入して、図９に示すように、アンドープＧａＮからなる電子走行層２２、およびアンドープＡｌＧａＮからなる電子供給層２６を含む再成長層２７を成長する。このアンドープＧａＮ層２２およびＡｌＧａＮ層２６の成長においては、（ＮＨ３＋Ｈ２）雰囲気において熱クリーニングを行い、引き続き（ＮＨ３＋Ｈ２）を導入しつつ有機金属原料を供給する。この再成長層２７の形成前の熱クリーニング時または形成時に、上記の損傷部の修復、導電性不純物の除去やパッシベーション化を進行させる。
  次いで、上記ウエハをＭＯＣＶＤ装置から取り出し、図１０に示すように、絶縁膜９を成長させる。その後、再びフォトリソグラフィと電子ビーム蒸着法を用いて、図１に示すように、ソース電極Ｓをエピタキシャル層表面に、ドレイン電極ＤをＧａＮ系基板１の裏面に形成する。
（実施の形態２）
  図１１は、本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）１０を示す断面図である。本実施の形態では、ｎ－型ＧａＮドリフト層４は、開口部２８の底部２８ｂを含む範囲に限定され、その限定されたｎ－型ＧａＮドリフト層４の周囲は空気層３０とされている。空気は、誘電率が真空より少し高いだけで、ほぼ同じとみることができる。したがって比誘電率は約１であり、どのような物質よりも小さい誘電率である。ｎ－型ＧａＮドリフト層４の比誘電率は、大雑把に１０であるので、空気とすることで、寄生容量を大幅に減少させることができる。
  図１においてｎ－型ＧａＮドリフト層４の周囲の全厚みを、より誘電率が低い絶縁体で置換したのを、図２において全厚みを部分的に置換してもよいことを示した。同様に、図１１に示したｎ－型ＧａＮドリフト層４の周囲の全厚みを空気層３０としないで、その厚みを部分的に空気層３０として残りの厚みをｎ－型ＧａＮドリフト層４としてもよい。
  本実施の形態の半導体装置の製造方法は、次の工程で行う。まず、実施の形態１の半導体装置の製造方法と、図１０に示す状態まで共通に進行する。図１０に示す中間製品に対して、ｎ－型ＧａＮドリフト層４の周囲の絶縁層３１が露出するように、導電性ＧａＮ基板１、または絶縁膜９／再成長層２７／ｎ＋型ＧａＮコンタクト層７／ｐ型ＧａＮバリア層６、に断続的なトレンチを設ける。このために、そのトレンチに開口部を持つレジストパターンを形成し、その後、ドライまたはウェットエッチングによって、絶縁層３１内にまで届くトレンチを形成する。そのあと、同じレジストパターンまたは新たなレジストパターンを形成して、上記のトレンチからエッチング液を注入して、ウェットエッチングによって絶縁層３１を除去する。絶縁層３１は、全厚みを除去しないで、壁面および底部ともに所定の微小厚み残すのがよい。また、トレンチを塞ぐ金属層の形成では、角度を付けてトレンチが遮蔽される配置または姿勢で行うのがよい。
（実施の形態３）
  図１２は、本発明の実施の形態３における縦型ＧａＮ系ＦＥＴ（半導体装置）１０を示す断面図である。本実施の形態では、ｎ－型ＧａＮドリフト層４は、開口部２８の底部２８ｂを含む範囲に限定され、その限定されたｎ－型ＧａＮドリフト層４の周囲は、ｉ型ＧａＮ層などの不純物を含まない真性半導体層３２がｎ－型ＧａＮドリフト層４の全厚みに配置されている。ｎ型不純物を低くすることで、真性半導体層３２は、その誘電率が低くなる。その結果、寄生容量を低くでき、高周波特性を向上させることができる。
  上記のｉ型ＧａＮなどのｎ型不純物濃度を低減された半導体層３２は、バンドギャップがｎ－型ＧａＮドリフト層４よりも大きいＧａＮ系半導体３２（たとえば、ＡｌＩｎＧａＮ）であってもよい。バンドギャップがｎ－型ＧａＮドリフト層４よりも大きいＧａＮ系半導体３２は、不純物濃度が低い真性ＧａＮ系半導体と同様に、誘電率がｎ－型ＧａＮドリフト層４よりも小さい。バンドギャップがｎ－型ＧａＮドリフト層４よりも大きいＧａＮ系半導体３２を周囲に配置することで、寄生容量を低下させることができ、高周波特性を向上することができる。バンドギャップがｎ－型ＧａＮドリフト層４よりも大きいＧａＮ系半導体３２は、ｎ－型の範疇でｎ型不純物を含んでもよい。
  上記のｎ型不純物が低いｉ型ＧａＮ層３２またはバンドギャップがｎ－型ＧａＮドリフト層４よりも大きいＧａＮ系半導体３２は、ｎ－型ＧａＮドリフト層４の周囲の全厚みを置き換えなくてもよい。上述のように、ｎ－型ＧａＮドリフト層４の周囲において、厚みを部分的に占めるだけでよく、残りはｎ－型ＧａＮドリフト層４が延在してもよい。
（実施の形態４）
  図１３は、本発明の実施の形態４における縦型ＧａＮ系ＦＥＴ（半導体装置）１０を示す断面図である。縦型ＧａＮ系ＦＥＴ１０は、絶縁性ＧａＮ基板１１と、その上にエピタキシャル成長した、ｎ－型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、を備える。実施の形態１～３における半導体装置と異なり、本実施の形態では、ｎ－型ＧａＮドリフト層４は開口部２８の底部２８ｂを含む範囲に限定されない。
  本実施の形態では、高抵抗ＧａＮ基板または絶縁性基板１１内にドレイン電極Ｄが形成されている点に特徴を有する。とくにドレイン電極Ｄは、開口部２８の底部２８ｂに面する範囲に限定され、絶縁性ＧａＮ基板１１を貫通している。このドレイン電極Ｄの配置構造によって、平面的にみてドレイン電極Ｄや導電性基板などの導電性部分が、ソース電極Ｓと重なる部分はなくなる。この結果、平行平板コンデンサという描像は成立しなくなる。この結果、寄生容量は大きく低下して、高周波特性は向上する。
  上記のドレイン電極Ｄは、絶縁性基板１１を貫通しており、絶縁性基板１１の裏面にも露出するので、配線を絶縁性基板１１の裏面からとることができる。この結果、コンパクトな配線構造を形成することができる。
  上記の絶縁性ＧａＮ系基板１１は、既存の設備および金属層形成方法を用いて、ドレイン電極Ｄを絶縁性ＧａＮ系基板１１の所定領域内に限定して形成することで、容易に得ることができる。
  図１４は、図１３の半導体装置の変形例（実施の形態４の変形例）であり、本発明の実施の形態の一つである。この変形例では、高抵抗ＧａＮ基板または絶縁性基板１１内にドレイン電極Ｄが形成され、そのドレイン電極Ｄは、開口部２８の底部２８ｂに面する範囲に限定されている点で、図１３の半導体装置に共通する。したがって平面的にみてドレイン電極Ｄや導電性基板などの導電性部分が、ソース電極Ｓと重なる部分はない。この結果、寄生容量は大きく低下して、高周波特性は向上する。
  しかし、本変形例では、ドレイン電極Ｄは、ＧａＮ系積層体１５に接しているが、絶縁性ＧａＮ基板１１の裏面に露出していない。このため、ドレイン電極Ｄに接続する配線は、ＧａＮ系積層体１５の側からアクセスする必要がある。
  実施の形態１の図２に示した半導体装置について、絶縁層３１の厚さを変化させてＳ（ＲＦ）パラメータのシミュレーションを行った。半導体装置１０の形態は次のとおりである。
  ｎ－型ＧａＮドリフト層４：開口部２８の底部２８ｂを含むｎ－型ＧａＮドリフト層の厚みを５μｍとし、そのｎ型不純物濃度は、すべての試験体に対して同一の、１×１０１６（１Ｅ１６）ｃｍ－３とした。
  ｎ－型ＧａＮドリフト層４の周囲に配置する絶縁層３１は、ＳｉＯ２（比誘電率３．８）とした。また、その配置は、ｎ－型ＧａＮドリフト層４の厚みの下側（基板側）部分のみとして、上側（開口部側）はｎ－型ＧａＮドリフト層４が延在する形態とした（図２参照）。絶縁層３１の厚みは、ゼロ（従来の半導体装置と同じ）から３．５μｍの範囲に変化させた。厚み３．５μｍの場合、ｎ－型ＧａＮドリフト層４の全厚みの７０％をＳｉＯ２で置き換えたことになる。
  コンピュータシミュレーションによって、電力利得（Ｇｕ）および電流利得（｜ｈ２１｜２）の周波数依存性を求め、電力利得および電流利得が１となる遮断周波数を求めた。
結果を、図１５に示す。図１５によれば、電流利得遮断周波数ｆＴは、絶縁層３１の増大につれてほとんど変わらないか、または少し低下する傾向がみられる。しかし、電力遮断周波数ｆｍａｘは、酸化ケイ素の厚み１．５μｍを底にして、より厚い範囲で上昇する。
とくに酸化ケイ素の厚み３．５μｍでは、最高の電力遮断周波数ｆｍａｘを示す。
  実施例では、酸化ケイ素は、ｎ－型ＧａＮドリフト層４の全厚みの７０％を占める範囲までしか検討していない。酸化ケイ素の比率をこれより高めることで、より一層、電力遮断周波数ｆｍａｘは拡大し、電流利得遮断周波数ｆＴもこれに均衡のとれた値を示すものと考えられる。製造上の制御は難しいが、図２における絶縁層３１の厚みをより厚くして、たとえば図１に示すようにｎ－型ＧａＮドリフト層４の厚みと同じにすることで、より一層高い電力遮断周波数ｆｍａｘを得ることができる。
  上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
  本発明の半導体装置等によれば、開口部を有する縦型の半導体装置において、ソース電極とドレイン電極または導電性基板との間の、開口部の底部に位置するｎ－型ＧａＮドリフト層の周囲を、より誘電率の低い絶縁層、半導体等で形成することで、寄生容量を下げて高周波特性を向上させることができる。また、別の構成であるが、絶縁性基板内に開口部の底部に対面する領域に限定されたドレイン電極を設けることで、やはり寄生容量を減少させて高周波特性を向上させることができる。
  １  ＧａＮ基板、４  ｎ－型ＧａＮドリフト層、６  ｐ型ＧａＮバリア層、７  ｎ＋型ＧａＮコンタクト層、９  絶縁膜、１０  半導体装置（縦型ＧａＮ系ＦＥＴ）、１１  絶縁性（高抵抗）基板、１２  ゲート配線、１３  ゲートパッド、１４  ソースパッド、１５  ＧａＮ系積層体、２２  ＧａＮ電子走行層、２６  ＡｌＧａＮ電子供給層、  ２７  再成長層、２８  開口部、２８ａ　開口部の壁面、２８ｂ  開口部の底部、３０  空気層、３１  絶縁層（ＳｉＯ２）、３１ｈ　絶縁層の開口部、３２  ｉ型ＧａＮ層またはバンドギャップがＧａＮより大きいＧａＮ系半導体、Ｄ  ドレイン電極、Ｇ  ゲート電極、Ｋ  開口部の稜線または角部、Ｍ１  レジストパターン、Ｓ  ソース電極。

Claims (11)

  1.   開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置であって、
      前記ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、前記開口部は表層から前記ｎ型ＧａＮ系ドリフト層内にまで届いており、
      該開口部を覆うように位置する、電子走行層および電子供給層を含む再成長層と、
      前記ｎ型ＧａＮ系コンタクト層、前記再成長層および前記ｐ型ＧａＮ系バリア層に接するように、前記開口部の周囲に位置するソース電極と、
      前記ソース電極と前記ＧａＮ系積層体を挟んで、前記開口部に中心を合わせて位置するドレイン電極と、
      前記再成長層上に位置するゲート電極とを備え、
      前記ソース電極を一方の電極とし、かつ前記ドレイン電極を他方の電極としてその間に誘電材料が配置されたコンデンサを構成するとみて、該コンデンサの容量を低下させる構造である容量低下構造を備えることを特徴とする、半導体装置。
  2.   前記容量低下構造であって、前記ＧａＮ系積層体は導電性ＧａＮ系基板上に形成され、前記ドレイン電極は該導電性ＧａＮ系基板に位置し、前記ソース電極と前記導電性ＧａＮ系基板とは、平面的に見て重複していて、前記ｎ型ＧａＮ系ドリフト層は、前記開口部の底部を含む領域に限定されており、その限定されたｎ型ＧａＮ系ドリフト層の周りに、該ｎ型ＧａＮ系ドリフト層の誘電率よりも低い誘電率を有する低誘電率材料が充填されていることを特徴とする、請求項１に記載の半導体装置。
  3.   前記低誘電率材料が、空気、絶縁膜、ノンドープＧａＮ系半導体、および前記ｎ型ＧａＮ系ドリフト層よりも大きいバンドギャップを有するＧａＮ系ワイドギャップ半導体のうちの、少なくとも１つであることを特徴とする、請求項２に記載の半導体装置。
  4.   前記容量低下構造であって、前記ＧａＮ系積層体は高抵抗ＧａＮ系基板上に形成され、前記ドレイン電極は、平面的にみて前記開口部の底部を含む領域に限定されるように前記高抵抗ＧａＮ系基板内に位置し、前記ｎ型ＧａＮ系ドリフト層に接することを特徴とする、請求項１に記載の半導体装置。
  5.   前記ドレイン電極が、前記高抵抗ＧａＮ系基板の裏面に露出する部分を持つように位置するか、または、前記高抵抗ＧａＮ系基板の裏面に露出する部分を持たないように位置することを特徴とする、請求項４に記載の半導体装置。
  6.   開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置の製造方法であって、
      導電性ＧａＮ系基板上に、順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含む前記ＧａＮ系積層体を形成する工程と、
      前記ｎ型ＧａＮ系コンタクト層から前記ｎ型ＧａＮ系ドリフト層内に届く前記開口部を形成する工程と、
      前記開口部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、
      前記開口部の周囲に、前記ｎ型ＧａＮ系コンタクト層、前記再成長層および前記ｐ型ＧａＮ系バリア層に接するようにソース電極を形成する工程とを備え、
      前記ＧａＮ系積層体のｎ型ＧａＮ系ドリフト層の形成工程では、前記開口部の底部を含む領域に限定して該ｎ型ＧａＮ系ドリフト層を形成し、当該ｎ型ＧａＮ系ドリフト層の周囲に、そのｎ型ＧａＮ系ドリフト層の誘電率よりも低い誘電率を有する材料を形成することを特徴とする、半導体装置の製造方法。
  7.   前記ｎ型ＧａＮ系ドリフト層の形成工程では、絶縁層を形成し、次いで、前記開口部の底部を含むことになる領域の絶縁層に開口部を設け、その絶縁層の開口部内に前記ｎ型ＧａＮ系ドリフト層を選択成長させることを特徴とする、請求項６に記載の半導体装置の製造方法。
  8.   前記ｎ型ＧａＮ系ドリフト層の形成工程では、（１）ｉ型ＧａＮ系半導体層を形成し、次いで、前記開口部の底部を含むことになる領域にｎ型不純物を注入するか、または（２）ｎ型ＧａＮ系半導体層を形成し、次いで、前記開口部の底部を含む領域の周りになる領域にｐ型不純物を、前記ｎ型ＧａＮ系半導体層におけるｎ型不純物を相殺するように注入することを特徴とする、請求項６に記載の半導体装置の製造方法。
  9.   前記ｎ型ＧａＮ系ドリフト層の形成工程では、（１）ｎ型ＧａＮ系半導体層を形成し、次いで前記開口部の底部を含む領域をマスクしてその他の領域を開口部とするレジストパターンを形成し、そのレジストパターン開口部におけるｎ型ＧａＮ系半導体層をエッチングによって除去し、次いで、そのエッチングによって除去された領域に、前記ｎ型ＧａＮ系ドリフト層よりもバンドギャップが大きいＧａＮ系半導体層もしくはｉ型ＧａＮ系半導体層を形成する、か、または（２）前記ｎ型ＧａＮ系ドリフト層よりもバンドギャップが大きいＧａＮ系半導体層もしくはｉ型ＧａＮ系半導体層を形成し、次いで前記開口部の底部を含む領域を除いたその他の領域をマスクして前記開口部の底部を含む領域を開口部とするレジストパターンを形成し、前記レジストパターン開口部における前記バンドギャップが大きいＧａＮ系半導体層もしくは前記ｉ型ＧａＮ系半導体層をエッチングによって除去し、次いで、そのエッチングによって除去された領域に、前記ｎ型ＧａＮ系ドリフト層を形成することを特徴とする、請求項６に記載の半導体装置の製造方法。
  10.   前記ｎ型ＧａＮ系ドリフト層の形成工程では、絶縁層を形成し、次いで、前記開口部の底部を含むことになる領域に絶縁層の開口部を設け、該絶縁層の開口部内に前記ｎ型ＧａＮ系ドリフト層を選択成長させ、その後、前記再成長層を形成したあと、該再成長層上に絶縁性保護膜を形成し、次いで、前記導電性ＧａＮ基板の裏面から、または前記絶縁性保護膜から、前記絶縁層を露出させるトレンチを形成し、該トレンチからの湿式エッチングにより前記絶縁層を除去して空気を充填させることを特徴とする、請求項６に記載の半導体装置の製造方法。
  11.   開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置の製造方法であって、
      ドレイン電極が領域を限定して設けられた高抵抗ＧａＮ系基板を準備する工程と、
      前記高抵抗ＧａＮ系基板上に、順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含むＧａＮ系積層体を形成する工程と、
      前記ｎ型ＧａＮ系コンタクト層から前記ｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、
      前記開口部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、
      前記開口部の周囲に、前記ｎ型ＧａＮ系コンタクト層、前記再成長層および前記ｐ型ＧａＮ系バリア層に接するようにソース電極を形成する工程とを備え、
      前記ドレイン電極の領域は、平面的にみて前記開口部の底部を含む範囲に限定されていることを特徴とする、半導体装置の製造方法。
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