JP6060669B2 - 電子装置及びその製造方法 - Google Patents
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Description
本発明は、電子装置及びその製造方法に関する。
近年、ＧａＮ系（窒化ガリウム）高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）を備えたパワーアンプＭＭＩＣ（Microwave Monolithic Integrated Circuit）について、その物性的特徴から高耐圧・高速デバイスとしての応用が期待されている。例えば、ミリ波帯レーダーシステム、無線通信基地局システム、サーバーシステム等への応用が期待されている。このようなパワーアンプＭＭＩＣには、ＧａＮ系ＨＥＭＴの他に、ＭＩＭ（金属／誘電体／金属）キャパシタや抵抗素子等が設けられている。
パワーアンプＭＭＩＣにおいて、高周波特性と共に、今後予想される動作電圧の増加等の要請を満たす、より高耐圧で信頼性の高いＧａＮ系ＨＥＭＴの研究開発が進められている。
ＭＩＭキャパシタについても同様に、耐圧及び信頼性の向上が求められている。ＭＩＭキャパシタの基本的な構造は、電極と電極との間に絶縁体を挟んだものであり、下から下部電極、絶縁体、上部電極のように縦方向に順次積層する構成とされる。下部電極が最も面積が大きく、絶縁体、上部電極の順に面積が小さい形状が一般的である。このように階段状に積層された下部電極、絶縁体、及び上部電極を覆うように、層間絶縁膜が形成される。
ＭＩＭキャパシタについても同様に、耐圧及び信頼性の向上が求められている。ＭＩＭキャパシタの基本的な構造は、電極と電極との間に絶縁体を挟んだものであり、下から下部電極、絶縁体、上部電極のように縦方向に順次積層する構成とされる。下部電極が最も面積が大きく、絶縁体、上部電極の順に面積が小さい形状が一般的である。このように階段状に積層された下部電極、絶縁体、及び上部電極を覆うように、層間絶縁膜が形成される。
しかしながら、ＭＩＭキャパシタを上記のような形状とした場合には、下部電極、絶縁体、及び上部電極の層間絶縁膜との界面（平坦面部位、階段状のエッジ部位）等に、不純物や不純物による反応物が発生する。これにより、界面状態が不安定となるという問題がある。界面状態の不安定性は、不要なチャージ・ヒステリシス等の特性劣化、電子トラップの促進による耐圧低下等につながると考えられる。
また、下部電極と上部電極との間に層間絶縁膜が介在する場合には、階段状のエッジ部位で寄生容量が発生し、デバイス動作時において電界集中を招来してリーク電流を増加させると考えられ、ＭＩＭキャパシタの耐圧低下の要因の一つとなる。
本発明は、上記の課題に鑑みてなされたものであり、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するキャパシタを備えた信頼性の高い電子装置及びその製造方法を提供することを目的とする。
電子装置の一態様は、層構造と、前記層構造に形成された溝内に設けられたキャパシタとを含み、前記キャパシタは、前記溝の内面及びその周辺の前記層構造上を覆う保護膜と、前記溝の一側面から底面に沿って前記保護膜を介して覆う第１の電極と、前記第１の電極を介して前記溝内を充填する絶縁体と、前記第１の電極から離間して前記絶縁体上に形成された第２の電極とを備え、前記絶縁体の上面と前記保護膜の前記層構造上の部分の上面とが平坦面を構成しており、前記第２の電極が前記平坦面上に形成されている。
本発明の電子装置の製造方法の一態様は、層構造に溝を形成する工程と、前記溝の内面及びその周辺の前記層構造上を覆う保護膜を形成する工程と、前記溝の一側面から底面に沿って前記保護膜を介して覆う第１の電極を形成する工程と、前記第１の電極を介して前記溝内を充填する絶縁体を形成する工程と、前記第１の電極から離間するように、前記絶縁体上に第２の電極を形成する工程とを含み、前記絶縁体の上面と前記保護膜の前記層構造上の部分の上面とが平坦面を構成し、前記第２の電極が前記平坦面上に形成される。
上記の諸態様によれば、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するキャパシタを備えた信頼性の高い電子装置が実現する。
（第１の実施形態）
本実施形態では、電子装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとＭＩＭキャパシタとを備えた半導体装置を開示する。以下、半導体装置の構成をその製造方法と共に説明する。
図１〜図８は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図１〜図８の各図において、右側にトランジスタ領域を、左側にキャパシタ領域をそれぞれ示す。
本実施形態では、電子装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとＭＩＭキャパシタとを備えた半導体装置を開示する。以下、半導体装置の構成をその製造方法と共に説明する。
図１〜図８は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図１〜図８の各図において、右側にトランジスタ領域を、左側にキャパシタ領域をそれぞれ示す。
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体層として、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、及び電子供給層２ｃを有して構成される。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、及び電子供給層２ｃを有して構成される。
完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｃとの界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｃの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを２００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、及び電子供給層２ｃが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。電子走行層２ｂと電子供給層２ｃとの間に例えばｉ−ＡｌＧａＮの薄いスペーサ層を形成しても良い。電子供給層２ｃ上にｎ−ＧａＮのキャップ層を形成しても好適である。
Ｓｉ基板１上に、ＡｌＮを２００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、及び電子供給層２ｃが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。電子走行層２ｂと電子供給層２ｃとの間に例えばｉ−ＡｌＧａＮの薄いスペーサ層を形成しても良い。電子供給層２ｃ上にｎ−ＧａＮのキャップ層を形成しても好適である。
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
続いて、図１（ｂ）に示すように、素子分離領域３を形成する。
詳細には、化合物半導体積層構造２の不活性領域とする部位に、例えばアルゴン（Ａｒ）をイオン注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離領域３が形成される。素子分離領域３により、化合物半導体積層構造２上でＡｌＧａＮ／ＧａＮ・ＨＥＭＴの素子領域（トランジスタ領域）が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
詳細には、化合物半導体積層構造２の不活性領域とする部位に、例えばアルゴン（Ａｒ）をイオン注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離領域３が形成される。素子分離領域３により、化合物半導体積層構造２上でＡｌＧａＮ／ＧａＮ・ＨＥＭＴの素子領域（トランジスタ領域）が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図２（ａ）に示すように、トランジスタ領域にソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極、下部電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工する。これにより、ソース電極及びドレイン電極の各形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、ソース電極及びドレイン電極、下部電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工する。これにより、ソース電極及びドレイン電極の各形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えば蒸着法により、ソース電極及びドレイン電極の各形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｃとオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｃとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、トランジスタ領域にソース電極４及びドレイン電極５が形成される。
続いて、図２（ｂ）に示すように、素子分離領域３にキャパシタ溝１１を形成する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、素子分離領域３のうちのＭＩＭキャパシタの素子領域（キャパシタ領域）において、キャパシタ溝の形成予定部位を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、素子分離領域３をドライエッチングする。これにより、素子分離領域３のキャパシタ領域にキャパシタ溝１１が形成される。なお図示の例では、キャパシタ溝１１が素子分離領域３のＳｉ基板１及び化合物半導体積層構造２の部分に形成される場合を例示した。ここで、素子分離領域３の化合物半導体積層構造２の部分のみにキャパシタ溝を形成することも考えられる。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、素子分離領域３のうちのＭＩＭキャパシタの素子領域（キャパシタ領域）において、キャパシタ溝の形成予定部位を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、素子分離領域３をドライエッチングする。これにより、素子分離領域３のキャパシタ領域にキャパシタ溝１１が形成される。なお図示の例では、キャパシタ溝１１が素子分離領域３のＳｉ基板１及び化合物半導体積層構造２の部分に形成される場合を例示した。ここで、素子分離領域３の化合物半導体積層構造２の部分のみにキャパシタ溝を形成することも考えられる。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
続いて、図３（ａ）に示すように、キャパシタ領域に、キャパシタ溝１１の内面を覆う保護膜１２を形成する。
詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ領域において、キャパシタ溝１１及びその周辺の素子分離領域３上の領域を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、絶縁材料、例えば窒化シリコンを例えばプラズマＣＶＤ法により、開口内を含むレジストマスク上に堆積する。窒化シリコンの厚みは例えば４０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積した窒化シリコンを除去する。以上により、キャパシタ領域において、キャパシタ溝１１の内面及びその周辺の素子分離領域３上を覆う保護膜１２が形成される。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ領域において、キャパシタ溝１１及びその周辺の素子分離領域３上の領域を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、絶縁材料、例えば窒化シリコンを例えばプラズマＣＶＤ法により、開口内を含むレジストマスク上に堆積する。窒化シリコンの厚みは例えば４０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積した窒化シリコンを除去する。以上により、キャパシタ領域において、キャパシタ溝１１の内面及びその周辺の素子分離領域３上を覆う保護膜１２が形成される。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
続いて、図３（ｂ）に示すように、キャパシタ領域に、キャパシタ溝１１の内面を保護膜１２を介して覆う導電膜１３ａを形成する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスク１０ａが形成される。
レジストマスク１０ａ上を含む全面に電極材料、例えばＴｉ，Ｐｔ，Ａｕから選ばれた１種を、例えば蒸着法又はスパッタ法により堆積する。以上により、キャパシタ溝１１の内面を保護膜１２を介して覆う導電膜１３ａが形成される。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスク１０ａが形成される。
レジストマスク１０ａ上を含む全面に電極材料、例えばＴｉ，Ｐｔ，Ａｕから選ばれた１種を、例えば蒸着法又はスパッタ法により堆積する。以上により、キャパシタ溝１１の内面を保護膜１２を介して覆う導電膜１３ａが形成される。
続いて、図４（ａ）及び図９（ａ）に示すように、キャパシタ領域にレジストマスク１０ｂを形成する。図４（ａ）は、図９（ａ）の一点鎖線Ｉ−Ｉ'に沿った断面に対応する。
詳細には、キャパシタ溝１１内を導電膜１３ａを介して埋め込むように導電膜１３ａ上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ溝１１内を導電膜１３ａを介して埋め込みキャパシタ溝１１外の導電膜１３ａ上で延在するように、下部電極の形成予定部位を覆うレジストマスク１０ｂが形成される。レジストマスク１０ｂは、図９（ａ）のように、キャパシタ溝１１の幅よりも広く形成される。
詳細には、キャパシタ溝１１内を導電膜１３ａを介して埋め込むように導電膜１３ａ上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ溝１１内を導電膜１３ａを介して埋め込みキャパシタ溝１１外の導電膜１３ａ上で延在するように、下部電極の形成予定部位を覆うレジストマスク１０ｂが形成される。レジストマスク１０ｂは、図９（ａ）のように、キャパシタ溝１１の幅よりも広く形成される。
続いて、図４（ｂ）に示すように、導電膜１３ａをドライエッチングする。
詳細には、レジストマスク１０ｂを用いて、導電膜１３ａをドライエッチングし、導電膜１３ａのレジストマスク１０ｂ下以外の部位を除去する。
詳細には、レジストマスク１０ｂを用いて、導電膜１３ａをドライエッチングし、導電膜１３ａのレジストマスク１０ｂ下以外の部位を除去する。
続いて、図５（ａ）及び図９（ｂ）に示すように、キャパシタ領域に下部電極（第１の電極）１３を形成する。図５（ａ）は、図９（ｂ）の一点鎖線Ｉ−Ｉ'に沿った断面に対応する。
レジストマスク１０ｂを、ウェット処理又はアッシング処理により除去する。このとき、トランジスタ領域のレジストマスク１０ａも除去される。以上により、保護膜１２を介して、キャパシタ溝１１の側面１１ａ，１１ｂ，１１ｃから底面１１ｄに沿って覆い素子分離領域３上で延在する、下部電極１３が形成される。
レジストマスク１０ｂを、ウェット処理又はアッシング処理により除去する。このとき、トランジスタ領域のレジストマスク１０ａも除去される。以上により、保護膜１２を介して、キャパシタ溝１１の側面１１ａ，１１ｂ，１１ｃから底面１１ｄに沿って覆い素子分離領域３上で延在する、下部電極１３が形成される。
なお、レジストマスク１０ｂを、図１０（ａ）に示すように、キャパシタ溝１１の幅よりも狭く形成しても良い。この場合、下部電極１３は、図１０（ｂ）に示すように、保護膜１２を介して、キャパシタ溝１１の側面１１ａから底面１１ｄに沿って覆い素子分離領域３上で延在するように形成される。
続いて、図５（ｂ）に示すように、全面に高誘電材料１４ａを堆積する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスク１０ｃが形成される。
スパッタ法又はＣＶＤ法等により、レジストマスク１０ｃ上を含む全面に高誘電材料１４ａを、キャパシタ溝１１内を下部電極１３を介して充填する厚みに堆積する。高誘電材料１４ａとしては、比誘電率が１０．０以上の高誘電体、例えばＨｆＯ2，ＺｒＯ2，Ｈｆ3Ｎ4，Ｚｒ3Ｎ4，ＴｉＯ2，Ｔａ2Ｏ5等が用いられる。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスク１０ｃが形成される。
スパッタ法又はＣＶＤ法等により、レジストマスク１０ｃ上を含む全面に高誘電材料１４ａを、キャパシタ溝１１内を下部電極１３を介して充填する厚みに堆積する。高誘電材料１４ａとしては、比誘電率が１０．０以上の高誘電体、例えばＨｆＯ2，ＺｒＯ2，Ｈｆ3Ｎ4，Ｚｒ3Ｎ4，ＴｉＯ2，Ｔａ2Ｏ5等が用いられる。
続いて、図６（ａ）に示すように、キャパシタ領域にレジストマスク１０ｄを形成する。
詳細には、高誘電材料１４ａ上の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、高誘電材料１４ａ上のキャパシタ溝１１の上方に相当する部分を覆うレジストマスク１０ｄが形成される。
詳細には、高誘電材料１４ａ上の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、高誘電材料１４ａ上のキャパシタ溝１１の上方に相当する部分を覆うレジストマスク１０ｄが形成される。
続いて、図６（ｂ）に示すように、高誘電材料１４ａをウェットエッチングする。
詳細には、レジストマスク１０ｄから露出する高誘電材料１４ａを、例えば希フッ酸に塩酸を添加する等した酸性の薬液を用いてウェットエッチングする。このとき、レジストマスク１０ｄの周縁から内側に薬液が回り込み、レジストマスク１０ｄ下の周縁近傍の高誘電材料１４ａもエッチング除去される。
詳細には、レジストマスク１０ｄから露出する高誘電材料１４ａを、例えば希フッ酸に塩酸を添加する等した酸性の薬液を用いてウェットエッチングする。このとき、レジストマスク１０ｄの周縁から内側に薬液が回り込み、レジストマスク１０ｄ下の周縁近傍の高誘電材料１４ａもエッチング除去される。
続いて、図７（ａ）に示すように、キャパシタ領域にキャパシタ絶縁体１４を形成する。
キャパシタ領域のレジストマスク１０ｄを、トランジスタ領域のレジストマスク１０ｃと共に、ウェット処理又はアッシング処理により除去する。以上により、上面がキャパシタ溝１１外の保護膜１２と略同じ高さとなるように、キャパシタ溝１１内を下部電極１３を介して隙間なく高誘電材料１４ａで充填する、キャパシタ絶縁体１４が形成される。
キャパシタ領域のレジストマスク１０ｄを、トランジスタ領域のレジストマスク１０ｃと共に、ウェット処理又はアッシング処理により除去する。以上により、上面がキャパシタ溝１１外の保護膜１２と略同じ高さとなるように、キャパシタ溝１１内を下部電極１３を介して隙間なく高誘電材料１４ａで充填する、キャパシタ絶縁体１４が形成される。
続いて、図７（ｂ）に示すように、ゲート電極及び上部電極を形成するためレジストマスク１０ｅを形成する。
詳細には、全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、トランジスタ領域ではゲート電極の形成予定部位を露出する開口１０ｅ１を、キャパシタ領域では上部電極の形成予定部位を露出する開口１０ｅ２を有するレジストマスク１０ｅが形成される。
詳細には、全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、トランジスタ領域ではゲート電極の形成予定部位を露出する開口１０ｅ１を、キャパシタ領域では上部電極の形成予定部位を露出する開口１０ｅ２を有するレジストマスク１０ｅが形成される。
続いて、図８に示すように、トランジスタ領域にはゲート電極６を、キャパシタ領域には上部電極（第２の電極）１５を形成する。
詳細には、レジストマスク１０ｅを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層、Ａｕが上層）を、例えば蒸着法により、開口１０ｅ１，１０ｅ２内を含むレジストマスク１０ｅ上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク１０ｅ及びその上に堆積したＮｉ／Ａｕを除去する。以上により、トランジスタ領域にはゲート電極６が、キャパシタ領域には上部電極１５がそれぞれ形成される。
詳細には、レジストマスク１０ｅを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層、Ａｕが上層）を、例えば蒸着法により、開口１０ｅ１，１０ｅ２内を含むレジストマスク１０ｅ上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク１０ｅ及びその上に堆積したＮｉ／Ａｕを除去する。以上により、トランジスタ領域にはゲート電極６が、キャパシタ領域には上部電極１５がそれぞれ形成される。
しかる後、各種の配線形成等の後工程を経て、半導体装置が形成される。半導体装置は、トランジスタ領域にはソース電極４、ドレイン電極５、及びゲート電極６を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが、キャパシタ領域には下部電極１３、キャパシタ絶縁体１４、及び上部電極１５を備えたＭＩＭキャパシタが、それぞれ形成されている。
本実施形態の比較例によるＭＩＭキャパシタの一例を図１１に示す。なお便宜上、本実施形態に対応する構成部材等については同符号を付して詳しい説明を省略する。
比較例のＭＩＭキャパシタは、化合物半導体積層構造２の素子分離領域３上に保護膜１２を介して形成される。このＭＩＭキャパシタは、保護膜１２上に、下部電極１０１と、下部電極１０１よりも面積の小さいキャパシタ絶縁膜１０２と、キャパシタ絶縁膜１０２よりも面積の小さい上部電極１０３とが順次積層された階段状に形成される。下部電極１０１、キャパシタ絶縁膜１０２、及び上部電極１０３を覆う層間絶縁膜１０４が形成される。
比較例のＭＩＭキャパシタは、化合物半導体積層構造２の素子分離領域３上に保護膜１２を介して形成される。このＭＩＭキャパシタは、保護膜１２上に、下部電極１０１と、下部電極１０１よりも面積の小さいキャパシタ絶縁膜１０２と、キャパシタ絶縁膜１０２よりも面積の小さい上部電極１０３とが順次積層された階段状に形成される。下部電極１０１、キャパシタ絶縁膜１０２、及び上部電極１０３を覆う層間絶縁膜１０４が形成される。
比較例のＭＩＭキャパシタでは、下部電極１０１、キャパシタ絶縁膜１０２、及び上部電極１０３の層間絶縁膜１０４との界面（平坦面部位、階段状のエッジ部位）等に、不純物や不純物による反応物が発生する。これにより、界面状態が不安定となる。界面状態の不安定性は、不要なチャージ・ヒステリシス等の特性劣化、電子トラップの促進による耐圧低下等を惹起する。
本実施形態によるＭＩＭキャパシタ（図８に対応する。）を図１２に示す。
このＭＩＭキャパシタは、化合物半導体積層構造２の素子分離領域３に形成されたキャパシタ溝１１に保護膜１２を介して設けられており、下部電極１３、キャパシタ絶縁体１４、及び上部電極１５を有して構成される。下部電極１３は、保護膜１２を介して、キャパシタ溝１１の一側面（及びこれと直交する両側面）から底面に沿って覆い、一側面から素子分離領域３上に引き出されるように形成される。キャパシタ絶縁体１４は、高誘電材料からなり、キャパシタ溝１１内で下部電極１３を覆うように充填形成される。キャパシタ絶縁体１４は、一側面（及びこれと直交する両側面）と底面が下部電極１３と隙間なく密着し、他側面が保護膜１２と隙間なく密着しており、他材料の物質を介在させない。キャパシタ絶縁体１４の上面は、キャパシタ溝１１外の保護膜１２の表面とほぼ同じ高さであり、当該上面と当該表面とで平坦面Ｐが構成される。上部電極１５は、下部電極１３から離間して、キャパシタ絶縁体１４の上面からキャパシタ溝１１外の保護膜１２の表面に架けた平坦面上に形成されており、その下面１５ａは平坦とされる。
このＭＩＭキャパシタは、化合物半導体積層構造２の素子分離領域３に形成されたキャパシタ溝１１に保護膜１２を介して設けられており、下部電極１３、キャパシタ絶縁体１４、及び上部電極１５を有して構成される。下部電極１３は、保護膜１２を介して、キャパシタ溝１１の一側面（及びこれと直交する両側面）から底面に沿って覆い、一側面から素子分離領域３上に引き出されるように形成される。キャパシタ絶縁体１４は、高誘電材料からなり、キャパシタ溝１１内で下部電極１３を覆うように充填形成される。キャパシタ絶縁体１４は、一側面（及びこれと直交する両側面）と底面が下部電極１３と隙間なく密着し、他側面が保護膜１２と隙間なく密着しており、他材料の物質を介在させない。キャパシタ絶縁体１４の上面は、キャパシタ溝１１外の保護膜１２の表面とほぼ同じ高さであり、当該上面と当該表面とで平坦面Ｐが構成される。上部電極１５は、下部電極１３から離間して、キャパシタ絶縁体１４の上面からキャパシタ溝１１外の保護膜１２の表面に架けた平坦面上に形成されており、その下面１５ａは平坦とされる。
本実施形態によるＭＩＭキャパシタでは、下部電極１３、キャパシタ絶縁体１４、及び上部電極１５の不要な界面（平坦面部位及びエッジ部位）の形成が可及的に抑えられている。そのため、寄生容量の発生が抑制され、キャパシタ容量が、上部電極１５のキャパシタ絶縁体１４の上面に接する部分の面積のみ（又は下部電極１３のキャパシタ絶縁体１４の下面に接する部分の面積のみ）で規定される。
以上説明したように、本実施形態によれば、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するＭＩＭキャパシタを備えた信頼性の高い半導体装置が実現する。本実施形態によるＭＩＭキャパシタでは、下部電極１３又は上部電極１５の面積等から予測すると、比較例のＭＩＭキャパシタに比べて、５％〜１０％程度の耐圧向上が見込まれる。
（第２の実施形態）
本実施形態では、電子装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとＭＩＭキャパシタとを備えた半導体装置を開示するが、ＭＩＭキャパシタの形成部位が異なる点で第１の実施形態と相違する。
図１３〜図１７は、第２の実施形態による半導体装置の製造方法の主要工程を順に示す概略断面図である。なお、図示の便宜上、図１３〜図１７では、キャパシタ領域のみを示し、第１の実施形態に対応する構成部材等については同符号を付して詳しい説明を省略する。
本実施形態では、電子装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとＭＩＭキャパシタとを備えた半導体装置を開示するが、ＭＩＭキャパシタの形成部位が異なる点で第１の実施形態と相違する。
図１３〜図１７は、第２の実施形態による半導体装置の製造方法の主要工程を順に示す概略断面図である。なお、図示の便宜上、図１３〜図１７では、キャパシタ領域のみを示し、第１の実施形態に対応する構成部材等については同符号を付して詳しい説明を省略する。
先ず、第１の実施形態の図１（ａ）〜図２（ａ），図７（ｂ），図８（但し、図７（ｂ）及び図８では、キャパシタ領域に上部電極を形成せずにトランジスタ領域にゲート電極のみを形成する。）の諸工程を順次行う。以上により、トランジスタ領域にＡｌＧａＮ／ＧａＮ・ＨＥＭＴのソース電極、ドレイン電極、及びゲート電極等が形成される。
続いて、図１３（ａ）に示すように、全面に層間絶縁膜２１を形成する。なお、図１３（ｂ）以降では、Ｓｉ基板１及び化合物半導体積層構造２の図示を省略する。
詳細には、トランジスタ領域及びキャパシタ領域を含む全面に、絶縁物、例えば酸化シリコン又は窒化シリコン等の例えばＣＶＤ法により堆積する。これにより、層間絶縁膜２１が形成される。
詳細には、トランジスタ領域及びキャパシタ領域を含む全面に、絶縁物、例えば酸化シリコン又は窒化シリコン等の例えばＣＶＤ法により堆積する。これにより、層間絶縁膜２１が形成される。
続いて、図１３（ｂ）に示すように、層間絶縁膜２１にキャパシタ溝２２を形成する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、層間絶縁膜２１のうちのＭＩＭキャパシタの素子領域（キャパシタ領域）において、キャパシタ溝の形成予定部位を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、層間絶縁膜２１をドライエッチングする。これにより、層間絶縁膜２１のキャパシタ領域にキャパシタ溝２２が形成される。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、層間絶縁膜２１のうちのＭＩＭキャパシタの素子領域（キャパシタ領域）において、キャパシタ溝の形成予定部位を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、層間絶縁膜２１をドライエッチングする。これにより、層間絶縁膜２１のキャパシタ領域にキャパシタ溝２２が形成される。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
続いて、図１３（ｃ）に示すように、キャパシタ領域に、キャパシタ溝２２の内面を覆う保護膜２３を形成する。
詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ領域において、キャパシタ溝２２及びその周辺の層間絶縁膜２１上の領域を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、絶縁材料、例えば窒化シリコンを例えばプラズマＣＶＤ法により、開口内を含むレジストマスク上に堆積する。窒化シリコンの厚みは例えば４０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積した窒化シリコンを除去する。以上により、キャパシタ領域において、キャパシタ溝２２の内面及びその周辺の層間絶縁膜２１上を覆う保護膜２３が形成される。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ領域において、キャパシタ溝２２及びその周辺の層間絶縁膜２１上の領域を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、絶縁材料、例えば窒化シリコンを例えばプラズマＣＶＤ法により、開口内を含むレジストマスク上に堆積する。窒化シリコンの厚みは例えば４０ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積した窒化シリコンを除去する。以上により、キャパシタ領域において、キャパシタ溝２２の内面及びその周辺の層間絶縁膜２１上を覆う保護膜２３が形成される。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
続いて、図１４（ａ）に示すように、キャパシタ領域に、キャパシタ溝２２の内面を保護膜２３を介して覆う導電膜２４ａを形成する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスクが形成される。
レジストマスク上を含む全面に電極材料、例えばＴｉ，Ｐｔ，Ａｕから選ばれた１種を、例えば蒸着法又はスパッタ法により堆積する。以上により、キャパシタ溝２２の内面を保護膜２３を介して覆う導電膜２４ａが形成される。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスクが形成される。
レジストマスク上を含む全面に電極材料、例えばＴｉ，Ｐｔ，Ａｕから選ばれた１種を、例えば蒸着法又はスパッタ法により堆積する。以上により、キャパシタ溝２２の内面を保護膜２３を介して覆う導電膜２４ａが形成される。
続いて、図１４（ｂ）及び図１８（ａ）に示すように、キャパシタ領域にレジストマスク２０ａを形成する。図１４（ｂ）は、図１８（ａ）の一点鎖線Ｉ−Ｉ'に沿った断面に対応する。
詳細には、キャパシタ溝２２内を導電膜２４ａを介して埋め込むように導電膜２４ａ上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ溝２２内を導電膜２４ａを介して埋め込みキャパシタ溝２２外の導電膜２４ａ上で延在するように、下部電極の形成予定部位を覆うレジストマスク２０ａが形成される。レジストマスク２０ａは、図１８（ａ）のように、キャパシタ溝２２の幅よりも広く形成される。
詳細には、キャパシタ溝２２内を導電膜２４ａを介して埋め込むように導電膜２４ａ上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ溝２２内を導電膜２４ａを介して埋め込みキャパシタ溝２２外の導電膜２４ａ上で延在するように、下部電極の形成予定部位を覆うレジストマスク２０ａが形成される。レジストマスク２０ａは、図１８（ａ）のように、キャパシタ溝２２の幅よりも広く形成される。
続いて、図１４（ｃ）に示すように、導電膜２４ａをドライエッチングする。
詳細には、レジストマスク２０ａを用いて、導電膜２４ａをドライエッチングし、導電膜２４ａのレジストマスク２０ａ下以外の部位を除去する。
詳細には、レジストマスク２０ａを用いて、導電膜２４ａをドライエッチングし、導電膜２４ａのレジストマスク２０ａ下以外の部位を除去する。
続いて、図１５（ａ）及び図１８（ｂ）に示すように、キャパシタ領域に下部電極（第１の電極）２４を形成する。図１５（ａ）は、図１８（ｂ）の一点鎖線Ｉ−Ｉ'に沿った断面に対応する。
レジストマスク２０ａを、ウェット処理又はアッシング処理により除去する。このとき、トランジスタ領域のレジストマスクも除去される。以上により、保護膜２３を介して、キャパシタ溝２２の側面２２ａ，２２ｂ，２２ｃから底面２２ｄに沿って覆い層間絶縁膜２１上で延在する、下部電極２４が形成される。
レジストマスク２０ａを、ウェット処理又はアッシング処理により除去する。このとき、トランジスタ領域のレジストマスクも除去される。以上により、保護膜２３を介して、キャパシタ溝２２の側面２２ａ，２２ｂ，２２ｃから底面２２ｄに沿って覆い層間絶縁膜２１上で延在する、下部電極２４が形成される。
なお、レジストマスク２０ａを、図１９（ａ）に示すように、キャパシタ溝２２の幅よりも狭く形成しても良い。この場合、下部電極２４は、図１９（ｂ）に示すように、保護膜２３を介して、キャパシタ溝２２の側面２２ａから底面２２ｄに沿って覆い層間絶縁膜２１上で延在するように形成される。
続いて、図１５（ｂ）に示すように、全面に高誘電材料２５ａを堆積する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスクが形成される。
スパッタ法又はＣＶＤ法等により、レジストマスク上を含む全面に高誘電材料２５ａを、キャパシタ溝２２内を下部電極２４を介して充填する厚みに堆積する。高誘電材料２５ａとしては、比誘電率が１０．０以上の高誘電体、例えばＨｆＯ2，ＺｒＯ2，Ｈｆ3Ｎ4，Ｚｒ3Ｎ4，ＴｉＯ2，Ｔａ2Ｏ5等が用いられる。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスクが形成される。
スパッタ法又はＣＶＤ法等により、レジストマスク上を含む全面に高誘電材料２５ａを、キャパシタ溝２２内を下部電極２４を介して充填する厚みに堆積する。高誘電材料２５ａとしては、比誘電率が１０．０以上の高誘電体、例えばＨｆＯ2，ＺｒＯ2，Ｈｆ3Ｎ4，Ｚｒ3Ｎ4，ＴｉＯ2，Ｔａ2Ｏ5等が用いられる。
続いて、図１５（ｃ）に示すように、キャパシタ領域にレジストマスク２０ｂを形成する。
詳細には、高誘電材料２５ａ上の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、高誘電材料２５ａ上のキャパシタ溝２２の上方に相当する部分を覆うレジストマスク２０ｂが形成される。
詳細には、高誘電材料２５ａ上の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、高誘電材料２５ａ上のキャパシタ溝２２の上方に相当する部分を覆うレジストマスク２０ｂが形成される。
続いて、図１６（ａ）に示すように、高誘電材料２５ａをウェットエッチングする。
詳細には、レジストマスク２０ｂから露出する高誘電材料２５ａを、例えば希フッ酸に塩酸を添加する等した酸性の薬液を用いてウェットエッチングする。このとき、レジストマスク２０ｂの周縁から内側に薬液が回り込み、レジストマスク２０ｂ下の周縁近傍の高誘電材料２５ａもエッチング除去される。
詳細には、レジストマスク２０ｂから露出する高誘電材料２５ａを、例えば希フッ酸に塩酸を添加する等した酸性の薬液を用いてウェットエッチングする。このとき、レジストマスク２０ｂの周縁から内側に薬液が回り込み、レジストマスク２０ｂ下の周縁近傍の高誘電材料２５ａもエッチング除去される。
続いて、図１６（ｂ）に示すように、キャパシタ領域にキャパシタ絶縁体２５を形成する。
キャパシタ領域のレジストマスク２０ｂを、トランジスタ領域のレジストマスクと共に、ウェット処理又はアッシング処理により除去する。以上により、上面がキャパシタ溝２２外の保護膜２３と略同じ高さとなるように、キャパシタ溝２２内を下部電極２４を介して隙間なく高誘電材料２５ａで充填する、キャパシタ絶縁体２５が形成される。
キャパシタ領域のレジストマスク２０ｂを、トランジスタ領域のレジストマスクと共に、ウェット処理又はアッシング処理により除去する。以上により、上面がキャパシタ溝２２外の保護膜２３と略同じ高さとなるように、キャパシタ溝２２内を下部電極２４を介して隙間なく高誘電材料２５ａで充填する、キャパシタ絶縁体２５が形成される。
続いて、図１７（ａ）に示すように、上部電極を形成するためレジストマスク２０ｃを形成する。
詳細には、全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、キャパシタ領域における上部電極の形成予定部位を露出する開口２０ｃ１を有するレジストマスク２０ｃが形成される。
詳細には、全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、キャパシタ領域における上部電極の形成予定部位を露出する開口２０ｃ１を有するレジストマスク２０ｃが形成される。
続いて、図１７（ｂ）に示すように、キャパシタ領域に上部電極（第２の電極）２６を形成する。
詳細には、レジストマスク２０ｃを用いて、電極材料として、例えばＴｉ，Ｐｔ，Ａｕ等から選ばれた１種、或いは第１の実施形態と同様にＮｉ／Ａｕを、例えば蒸着法により、開口２０ｃ１内を含むレジストマスク２０ｃ上に堆積する。リフトオフ法により、レジストマスク２０ｃ及びその上に堆積した電極材料を除去する。以上により、キャパシタ領域に上部電極２６が形成される。
詳細には、レジストマスク２０ｃを用いて、電極材料として、例えばＴｉ，Ｐｔ，Ａｕ等から選ばれた１種、或いは第１の実施形態と同様にＮｉ／Ａｕを、例えば蒸着法により、開口２０ｃ１内を含むレジストマスク２０ｃ上に堆積する。リフトオフ法により、レジストマスク２０ｃ及びその上に堆積した電極材料を除去する。以上により、キャパシタ領域に上部電極２６が形成される。
しかる後、層間絶縁膜形成等の後工程を経て、半導体装置が形成される。半導体装置は、トランジスタ領域にはソース電極４、ドレイン電極５、及びゲート電極６を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが、キャパシタ領域には下部電極２４、キャパシタ絶縁体２５、及び上部電極２６を備えたＭＩＭキャパシタが、それぞれ形成されている。
本実施形態によるＭＩＭキャパシタ（図１７（ｂ）に対応する。）を図２０に示す。
このＭＩＭキャパシタは、化合物半導体積層構造２上の層間絶縁膜２１に形成されたキャパシタ溝２２に保護膜２３を介して設けられており、下部電極２４、キャパシタ絶縁体２５、及び上部電極２６を有して構成される。下部電極２４は、保護膜２３を介して、キャパシタ溝２２の一側面（及びこれと直交する両側面）から底面に沿って覆い、一側面から層間絶縁膜２１上に引き出されるように形成される。キャパシタ絶縁体２５は、高誘電材料からなり、キャパシタ溝２２内で下部電極２４を覆うように充填形成される。キャパシタ絶縁体２５は、一側面（及びこれと直交する両側面）と底面が下部電極２４と隙間なく密着し、他側面が保護膜２３と隙間なく密着しており、他材料の物質を介在させない。キャパシタ絶縁体２５の上面は、キャパシタ溝２２外の保護膜２３の表面とほぼ同じ高さであり、当該上面と当該表面とで平坦面Ｐが構成される。上部電極２６は、下部電極２４から離間して、キャパシタ絶縁体２５の上面からキャパシタ溝２２外の保護膜２３の表面に架けた平坦面上に形成されており、その下面２６ａは平坦とされる。
このＭＩＭキャパシタは、化合物半導体積層構造２上の層間絶縁膜２１に形成されたキャパシタ溝２２に保護膜２３を介して設けられており、下部電極２４、キャパシタ絶縁体２５、及び上部電極２６を有して構成される。下部電極２４は、保護膜２３を介して、キャパシタ溝２２の一側面（及びこれと直交する両側面）から底面に沿って覆い、一側面から層間絶縁膜２１上に引き出されるように形成される。キャパシタ絶縁体２５は、高誘電材料からなり、キャパシタ溝２２内で下部電極２４を覆うように充填形成される。キャパシタ絶縁体２５は、一側面（及びこれと直交する両側面）と底面が下部電極２４と隙間なく密着し、他側面が保護膜２３と隙間なく密着しており、他材料の物質を介在させない。キャパシタ絶縁体２５の上面は、キャパシタ溝２２外の保護膜２３の表面とほぼ同じ高さであり、当該上面と当該表面とで平坦面Ｐが構成される。上部電極２６は、下部電極２４から離間して、キャパシタ絶縁体２５の上面からキャパシタ溝２２外の保護膜２３の表面に架けた平坦面上に形成されており、その下面２６ａは平坦とされる。
本実施形態によるＭＩＭキャパシタでは、下部電極２４、キャパシタ絶縁体２５、及び上部電極２６の不要な界面（平坦面部位及びエッジ部位）の形成が可及的に抑えられている。そのため、寄生容量の発生が抑制され、キャパシタ容量が、上部電極２６のキャパシタ絶縁体２５の上面に接する部分の面積のみ（又は下部電極２４のキャパシタ絶縁体２５の下面に接する部分の面積のみ）で規定される。
以上説明したように、本実施形態によれば、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するＭＩＭキャパシタを備えた信頼性の高い半導体装置が実現する。本実施形態によるＭＩＭキャパシタでは、下部電極２４又は上部電極２６の面積等から予測すると、比較例のＭＩＭキャパシタに比べて、５％〜１０％程度の耐圧向上が見込まれる。
（第３の実施形態）
本実施形態では、第１又は第２の半導体装置を適用した電源装置を開示する。
図２１は、第３の実施形態による電源装置の概略構成を示す結線図である。
本実施形態では、第１又は第２の半導体装置を適用した電源装置を開示する。
図２１は、第３の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１又は第２の半導体装置とされている。なお図１９では、スイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅとして半導体装置のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのみを図示する。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するＭＩＭキャパシタを備えた信頼性の高い半導体装置を、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第４の実施形態）
本実施形態では、第１又は第２の実施形態の半導体装置を適用した高周波増幅器を開示する。
図２２は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態では、第１又は第２の実施形態の半導体装置を適用した高周波増幅器を開示する。
図２２は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１又は第２の半導体装置を有している。なお図２２では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１又は第２の半導体装置を有している。なお図２２では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
本実施形態では、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するＭＩＭキャパシタを備えた信頼性の高い半導体装置を、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１〜第４の実施形態では、半導体装置のトランジスタとしてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
第１〜第４の実施形態では、半導体装置のトランジスタとしてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、半導体装置のトランジスタとして、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例では、半導体装置のトランジスタとして、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
・その他のＨＥＭＴ例２
本例では、半導体装置のトランジスタとして、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。
本例では、半導体装置のトランジスタとして、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。
以下、半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）層構造と、
前記層構造に形成された溝内に設けられたキャパシタと
を含み、
前記キャパシタは、
前記溝の一側面から底面に沿って覆う第１の電極と、
前記第１の電極を介して前記溝内を充填する絶縁体と、
前記第１の電極から離間して前記絶縁体上に形成された第２の電極と
を備えたことを特徴とする電子装置。
前記層構造に形成された溝内に設けられたキャパシタと
を含み、
前記キャパシタは、
前記溝の一側面から底面に沿って覆う第１の電極と、
前記第１の電極を介して前記溝内を充填する絶縁体と、
前記第１の電極から離間して前記絶縁体上に形成された第２の電極と
を備えたことを特徴とする電子装置。
（付記２）前記第２の電極は、前記絶縁体上から延在しており、その下面が平坦に形成されていることを特徴とする付記１に記載の電子装置。
（付記３）前記絶縁体は、比誘電率が１０．０以上の高誘電体からなることを特徴とする付記１又は２に記載の電子装置。
（付記４）前記キャパシタは、その容量が、前記第１の電極の前記絶縁体の下面に接する部分の面積のみ、又は前記第２の電極の前記絶縁体の上面に接する部分の面積のみで規定されることを特徴とする付記１〜３のいずれか１項に記載の電子装置。
（付記５）前記層構造は、基板の上方に形成された化合物半導体層、又は前記基板及び前記化合物半導体層であることを特徴とする付記１〜４のいずれか１項に記載の電子装置。
（付記６）前記層構造は、基板の上方に形成された層間絶縁膜であることを特徴とする付記１〜４のいずれか１項に記載の電子装置。
（付記７）層構造に溝を形成する工程と、
前記溝の一側面から底面に沿って覆う第１の電極を形成する工程と、
前記第１の電極を介して前記溝内を充填する絶縁体を形成する工程と、
前記第１の電極から離間するように、前記絶縁体上に第２の電極を形成する工程と
を含むことを特徴とする電子装置の製造方法。
前記溝の一側面から底面に沿って覆う第１の電極を形成する工程と、
前記第１の電極を介して前記溝内を充填する絶縁体を形成する工程と、
前記第１の電極から離間するように、前記絶縁体上に第２の電極を形成する工程と
を含むことを特徴とする電子装置の製造方法。
（付記８）前記第２の電極は、前記絶縁体上から延在しており、その下面が平坦に形成されることを特徴とする付記７に記載の電子装置の製造方法。
（付記９）前記絶縁体は、比誘電率が１０．０以上の高誘電体からなることを特徴とする付記７又は８に記載の電子装置の製造方法。
（付記１０）前記キャパシタは、その容量が、前記第１の電極の前記絶縁体の下面に接する部分の面積のみ、又は前記第２の電極の前記絶縁体の上面に接する部分の面積のみで規定されることを特徴とする付記７〜９のいずれか１項に記載の電子装置の製造方法。
（付記１１）前記層構造は、基板の上方に形成された化合物半導体層、又は前記基板及び前記化合物半導体層であることを特徴とする付記７〜１０のいずれか１項に記載の電子装置の製造方法。
（付記１２）前記層構造は、基板の上方に形成された層間絶縁膜であることを特徴とする付記７〜１０のいずれか１項に記載の電子装置の製造方法。
１ Ｓｉ基板
２ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 電子供給層
３ 素子分離領域
４ ソース電極
５ ドレイン電極
６ ゲート電極
１０ａ〜１０ｅ，２０ａ〜２０ｃ レジストマスク
１０ｅ１，１０ｅ２，２０ｃ１ 開口
１１，２２ キャパシタ溝
１２，２３ 保護膜
１３ａ，２４ａ 導電膜
１３，２４，１０１ 下部電極
１１ａ，１１ｂ，１１ｃ，２２ａ，２２ｂ，２２ｃ 側面
１１ｄ，２２ｄ 底面
１４ａ，２５ａ 高誘電材料
１４，２５，１０２ キャパシタ絶縁体
１５，２６，１０３ 上部電極
１５ａ，２６ａ 下面
２１，１０４ 層間絶縁膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
２ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 電子供給層
３ 素子分離領域
４ ソース電極
５ ドレイン電極
６ ゲート電極
１０ａ〜１０ｅ，２０ａ〜２０ｃ レジストマスク
１０ｅ１，１０ｅ２，２０ｃ１ 開口
１１，２２ キャパシタ溝
１２，２３ 保護膜
１３ａ，２４ａ 導電膜
１３，２４，１０１ 下部電極
１１ａ，１１ｂ，１１ｃ，２２ａ，２２ｂ，２２ｃ 側面
１１ｄ，２２ｄ 底面
１４ａ，２５ａ 高誘電材料
１４，２５，１０２ キャパシタ絶縁体
１５，２６，１０３ 上部電極
１５ａ，２６ａ 下面
２１，１０４ 層間絶縁膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
Claims (8)
- 層構造と、
前記層構造に形成された溝内に設けられたキャパシタと
を含み、
前記キャパシタは、
前記溝の内面及びその周辺の前記層構造上を覆う保護膜と、
前記溝の一側面から底面に沿って前記保護膜を介して覆う第１の電極と、
前記第１の電極を介して前記溝内を充填する絶縁体と、
前記第１の電極から離間して前記絶縁体上に形成された第２の電極と
を備え、
前記絶縁体の上面と前記保護膜の前記層構造上の部分の上面とが平坦面を構成しており、前記第２の電極が前記平坦面上に形成されていることを特徴とする電子装置。 - 前記絶縁体は、比誘電率が１０．０以上の高誘電体からなることを特徴とする請求項１に記載の電子装置。
- 前記キャパシタは、その容量が、前記第１の電極の前記絶縁体の下面に接する部分の面積のみ、又は前記第２の電極の前記絶縁体の上面に接する部分の面積のみで規定されることを特徴とする請求項１又は２に記載の電子装置。
- 前記層構造は、基板の上方に形成された化合物半導体層、又は前記基板及び前記化合物半導体層であることを特徴とする請求項１〜３のいずれか１項に記載の電子装置。
- 前記層構造は、基板の上方に形成された層間絶縁膜であることを特徴とする請求項１〜３のいずれか１項に記載の電子装置。
- 層構造に溝を形成する工程と、
前記溝の内面及びその周辺の前記層構造上を覆う保護膜を形成する工程と、
前記溝の一側面から底面に沿って前記保護膜を介して覆う第１の電極を形成する工程と、
前記第１の電極を介して前記溝内を充填する絶縁体を形成する工程と、
前記第１の電極から離間するように、前記絶縁体上に第２の電極を形成する工程と
を含み、
前記絶縁体の上面と前記保護膜の前記層構造上の部分の上面とが平坦面を構成し、前記第２の電極が前記平坦面上に形成されることを特徴とする電子装置の製造方法。 - 前記絶縁体は、比誘電率が１０．０以上の高誘電体からなることを特徴とする請求項６に記載の電子装置の製造方法。
- 前記キャパシタは、その容量が、前記第１の電極の前記絶縁体の下面に接する部分の面積のみ、又は前記第２の電極の前記絶縁体の上面に接する部分の面積のみで規定されることを特徴とする請求項６又は７に記載の電子装置の製造方法。
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Applications Claiming Priority (1)
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| JP2014120732A JP2014120732A (ja) | 2014-06-30 |
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-
2012
- 2012-12-19 JP JP2012277213A patent/JP6060669B2/ja not_active Expired - Fee Related
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