JP6060669B2 - 電子装置及びその製造方法 - Google Patents

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Description

本発明は、電子装置及びその製造方法に関する。
近年、GaN系(窒化ガリウム)高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)を備えたパワーアンプMMIC(Microwave Monolithic Integrated Circuit)について、その物性的特徴から高耐圧・高速デバイスとしての応用が期待されている。例えば、ミリ波帯レーダーシステム、無線通信基地局システム、サーバーシステム等への応用が期待されている。このようなパワーアンプMMICには、GaN系HEMTの他に、MIM(金属/誘電体/金属)キャパシタや抵抗素子等が設けられている。
特開2011−192836号公報
パワーアンプMMICにおいて、高周波特性と共に、今後予想される動作電圧の増加等の要請を満たす、より高耐圧で信頼性の高いGaN系HEMTの研究開発が進められている。
MIMキャパシタについても同様に、耐圧及び信頼性の向上が求められている。MIMキャパシタの基本的な構造は、電極と電極との間に絶縁体を挟んだものであり、下から下部電極、絶縁体、上部電極のように縦方向に順次積層する構成とされる。下部電極が最も面積が大きく、絶縁体、上部電極の順に面積が小さい形状が一般的である。このように階段状に積層された下部電極、絶縁体、及び上部電極を覆うように、層間絶縁膜が形成される。
しかしながら、MIMキャパシタを上記のような形状とした場合には、下部電極、絶縁体、及び上部電極の層間絶縁膜との界面(平坦面部位、階段状のエッジ部位)等に、不純物や不純物による反応物が発生する。これにより、界面状態が不安定となるという問題がある。界面状態の不安定性は、不要なチャージ・ヒステリシス等の特性劣化、電子トラップの促進による耐圧低下等につながると考えられる。
また、下部電極と上部電極との間に層間絶縁膜が介在する場合には、階段状のエッジ部位で寄生容量が発生し、デバイス動作時において電界集中を招来してリーク電流を増加させると考えられ、MIMキャパシタの耐圧低下の要因の一つとなる。
本発明は、上記の課題に鑑みてなされたものであり、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するキャパシタを備えた信頼性の高い電子装置及びその製造方法を提供することを目的とする。
電子装置の一態様は、層構造と、前記層構造に形成された溝内に設けられたキャパシタとを含み、前記キャパシタは、前記溝の内面及びその周辺の前記層構造上を覆う保護膜と、前記溝の一側面から底面に沿って前記保護膜を介して覆う第1の電極と、前記第1の電極を介して前記溝内を充填する絶縁体と、前記第1の電極から離間して前記絶縁体上に形成された第2の電極とを備え、前記絶縁体の上面と前記保護膜の前記層構造上の部分の上面とが平坦面を構成しており、前記第2の電極が前記平坦面上に形成されている
本発明の電子装置の製造方法の一態様は、層構造に溝を形成する工程と、前記溝の内面及びその周辺の前記層構造上を覆う保護膜を形成する工程と、前記溝の一側面から底面に沿って前記保護膜を介して覆う第1の電極を形成する工程と、前記第1の電極を介して前記溝内を充填する絶縁体を形成する工程と、前記第1の電極から離間するように、前記絶縁体上に第2の電極を形成する工程とを含み、前記絶縁体の上面と前記保護膜の前記層構造上の部分の上面とが平坦面を構成し、前記第2の電極が前記平坦面上に形成される
上記の諸態様によれば、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するキャパシタを備えた信頼性の高い電子装置が実現する。
第1の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図1に引き続き、第1の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図2に引き続き、第1の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図3に引き続き、第1の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図4に引き続き、第1の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図5に引き続き、第1の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図6に引き続き、第1の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図7に引き続き、第1の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 第1の実施形態による半導体装置の製造方法の所定の工程を示す概略平面図である。 第1の実施形態による半導体装置の製造方法の他の例を示す概略平面図である。 第1の実施形態の比較例によるMIMキャパシタの一例を示す概略断面図である。 第1の実施形態によるMIMキャパシタを示す概略断面図である。 第2の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図13に引き続き、第2の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図14に引き続き、第2の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図15に引き続き、第2の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図16に引き続き、第2の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 第2の実施形態による半導体装置の製造方法の所定の工程を示す概略平面図である。 第2の実施形態による半導体装置の製造方法の他の例を示す概略平面図である。 第2の実施形態によるMIMキャパシタを示す概略断面図である。 第3の実施形態による電源装置の概略構成を示す結線図である。 第4の実施形態による高周波増幅器の概略構成を示す結線図である。
(第1の実施形態)
本実施形態では、電子装置として、窒化物半導体のAlGaN/GaN・HEMTとMIMキャパシタとを備えた半導体装置を開示する。以下、半導体装置の構成をその製造方法と共に説明する。
図1〜図8は、第1の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。図1〜図8の各図において、右側にトランジスタ領域を、左側にキャパシタ領域をそれぞれ示す。
先ず、図1(a)に示すように、成長用基板として例えばSi基板1上に、化合物半導体層として、化合物半導体積層構造2を形成する。成長用基板としては、Si基板の代わりに、SiC基板、サファイア基板、GaAs基板、GaN基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造2は、バッファ層2a、電子走行層2b、及び電子供給層2cを有して構成される。
完成したAlGaN/GaN・HEMTでは、その動作時において、電子走行層2bの電子供給層2cとの界面近傍に2次元電子ガス(2DEG)が発生する。この2DEGは、電子走行層2bの化合物半導体(ここではGaN)と電子供給層2cの化合物半導体(ここではAlGaN)との格子定数の相違に基づいて生成される。
詳細には、Si基板1上に、例えば有機金属気相成長(MOVPE:Metal Organic Vapor Phase Epitaxy)法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法等を用いても良い。
Si基板1上に、AlNを200nm程度の厚みに、i(インテンショナリ・アンドープ)−GaNを1μm程度の厚みに、n−AlGaNを30nm程度の厚みに順次成長する。これにより、バッファ層2a、電子走行層2b、及び電子供給層2cが形成される。バッファ層2aとしては、AlNの代わりにAlGaNを用いたり、低温成長でGaNを成長するようにしても良い。電子走行層2bと電子供給層2cとの間に例えばi−AlGaNの薄いスペーサ層を形成しても良い。電子供給層2c上にn−GaNのキャップ層を形成しても好適である。
AlNの成長条件としては、原料ガスとしてトリメチルアルミニウム(TMA)ガス及びアンモニア(NH3)ガスの混合ガスを用いる。GaNの成長条件としては、原料ガスとしてトリメチルガリウム(TMG)ガス及びNH3ガスの混合ガスを用いる。AlGaNの成長条件としては、原料ガスとしてTMAガス、TMGガス、及びNH3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Al源であるTMAガス、Ga源であるTMGガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、100ccm〜10LM程度とする。また、成長圧力は50Torr〜300Torr程度、成長温度は1000℃〜1200℃程度とする。
GaN、AlGaNをn型として成長する際には、n型不純物として例えばSiを含む例えばSiH4ガスを所定の流量で原料ガスに添加し、GaN及びAlGaNにSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度〜1×1020/cm3程度、例えば5×1018/cm3程度とする。
続いて、図1(b)に示すように、素子分離領域3を形成する。
詳細には、化合物半導体積層構造2の不活性領域とする部位に、例えばアルゴン(Ar)をイオン注入する。これにより、化合物半導体積層構造2及びSi基板1の表層部分に素子分離領域3が形成される。素子分離領域3により、化合物半導体積層構造2上でAlGaN/GaN・HEMTの素子領域(トランジスタ領域)が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。このとき、化合物半導体積層構造2のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図2(a)に示すように、トランジスタ領域にソース電極4及びドレイン電極5を形成する。
詳細には、先ず、ソース電極及びドレイン電極、下部電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造2上に塗布し、リソグラフィーによりレジストを加工する。これにより、ソース電極及びドレイン電極の各形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばTi/Al(Tiが下層でAlが上層)を、例えば蒸着法により、ソース電極及びドレイン電極の各形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Tiの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTi/Alを除去する。その後、Si基板1を、例えば窒素雰囲気中において400℃〜1000℃程度の温度、例えば600℃程度で熱処理し、残存したTi/Alを電子供給層2cとオーミックコンタクトさせる。Ti/Alの電子供給層2cとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、トランジスタ領域にソース電極4及びドレイン電極5が形成される。
続いて、図2(b)に示すように、素子分離領域3にキャパシタ溝11を形成する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、素子分離領域3のうちのMIMキャパシタの素子領域(キャパシタ領域)において、キャパシタ溝の形成予定部位を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、素子分離領域3をドライエッチングする。これにより、素子分離領域3のキャパシタ領域にキャパシタ溝11が形成される。なお図示の例では、キャパシタ溝11が素子分離領域3のSi基板1及び化合物半導体積層構造2の部分に形成される場合を例示した。ここで、素子分離領域3の化合物半導体積層構造2の部分のみにキャパシタ溝を形成することも考えられる。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
続いて、図3(a)に示すように、キャパシタ領域に、キャパシタ溝11の内面を覆う保護膜12を形成する。
詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ領域において、キャパシタ溝11及びその周辺の素子分離領域3上の領域を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、絶縁材料、例えば窒化シリコンを例えばプラズマCVD法により、開口内を含むレジストマスク上に堆積する。窒化シリコンの厚みは例えば40nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積した窒化シリコンを除去する。以上により、キャパシタ領域において、キャパシタ溝11の内面及びその周辺の素子分離領域3上を覆う保護膜12が形成される。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
続いて、図3(b)に示すように、キャパシタ領域に、キャパシタ溝11の内面を保護膜12を介して覆う導電膜13aを形成する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスク10aが形成される。
レジストマスク10a上を含む全面に電極材料、例えばTi,Pt,Auから選ばれた1種を、例えば蒸着法又はスパッタ法により堆積する。以上により、キャパシタ溝11の内面を保護膜12を介して覆う導電膜13aが形成される。
続いて、図4(a)及び図9(a)に示すように、キャパシタ領域にレジストマスク10bを形成する。図4(a)は、図9(a)の一点鎖線I−I'に沿った断面に対応する。
詳細には、キャパシタ溝11内を導電膜13aを介して埋め込むように導電膜13a上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ溝11内を導電膜13aを介して埋め込みキャパシタ溝11外の導電膜13a上で延在するように、下部電極の形成予定部位を覆うレジストマスク10bが形成される。レジストマスク10bは、図9(a)のように、キャパシタ溝11の幅よりも広く形成される。
続いて、図4(b)に示すように、導電膜13aをドライエッチングする。
詳細には、レジストマスク10bを用いて、導電膜13aをドライエッチングし、導電膜13aのレジストマスク10b下以外の部位を除去する。
続いて、図5(a)及び図9(b)に示すように、キャパシタ領域に下部電極(第1の電極)13を形成する。図5(a)は、図9(b)の一点鎖線I−I'に沿った断面に対応する。
レジストマスク10bを、ウェット処理又はアッシング処理により除去する。このとき、トランジスタ領域のレジストマスク10aも除去される。以上により、保護膜12を介して、キャパシタ溝11の側面11a,11b,11cから底面11dに沿って覆い素子分離領域3上で延在する、下部電極13が形成される。
なお、レジストマスク10bを、図10(a)に示すように、キャパシタ溝11の幅よりも狭く形成しても良い。この場合、下部電極13は、図10(b)に示すように、保護膜12を介して、キャパシタ溝11の側面11aから底面11dに沿って覆い素子分離領域3上で延在するように形成される。
続いて、図5(b)に示すように、全面に高誘電材料14aを堆積する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスク10cが形成される。
スパッタ法又はCVD法等により、レジストマスク10c上を含む全面に高誘電材料14aを、キャパシタ溝11内を下部電極13を介して充填する厚みに堆積する。高誘電材料14aとしては、比誘電率が10.0以上の高誘電体、例えばHfO2,ZrO2,Hf34,Zr34,TiO2,Ta25等が用いられる。
続いて、図6(a)に示すように、キャパシタ領域にレジストマスク10dを形成する。
詳細には、高誘電材料14a上の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、高誘電材料14a上のキャパシタ溝11の上方に相当する部分を覆うレジストマスク10dが形成される。
続いて、図6(b)に示すように、高誘電材料14aをウェットエッチングする。
詳細には、レジストマスク10dから露出する高誘電材料14aを、例えば希フッ酸に塩酸を添加する等した酸性の薬液を用いてウェットエッチングする。このとき、レジストマスク10dの周縁から内側に薬液が回り込み、レジストマスク10d下の周縁近傍の高誘電材料14aもエッチング除去される。
続いて、図7(a)に示すように、キャパシタ領域にキャパシタ絶縁体14を形成する。
キャパシタ領域のレジストマスク10dを、トランジスタ領域のレジストマスク10cと共に、ウェット処理又はアッシング処理により除去する。以上により、上面がキャパシタ溝11外の保護膜12と略同じ高さとなるように、キャパシタ溝11内を下部電極13を介して隙間なく高誘電材料14aで充填する、キャパシタ絶縁体14が形成される。
続いて、図7(b)に示すように、ゲート電極及び上部電極を形成するためレジストマスク10eを形成する。
詳細には、全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、トランジスタ領域ではゲート電極の形成予定部位を露出する開口10e1を、キャパシタ領域では上部電極の形成予定部位を露出する開口10e2を有するレジストマスク10eが形成される。
続いて、図8に示すように、トランジスタ領域にはゲート電極6を、キャパシタ領域には上部電極(第2の電極)15を形成する。
詳細には、レジストマスク10eを用いて、電極材料として、例えばNi/Au(Niが下層、Auが上層)を、例えば蒸着法により、開口10e1,10e2内を含むレジストマスク10e上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク10e及びその上に堆積したNi/Auを除去する。以上により、トランジスタ領域にはゲート電極6が、キャパシタ領域には上部電極15がそれぞれ形成される。
しかる後、各種の配線形成等の後工程を経て、半導体装置が形成される。半導体装置は、トランジスタ領域にはソース電極4、ドレイン電極5、及びゲート電極6を備えたAlGaN/GaN・HEMTが、キャパシタ領域には下部電極13、キャパシタ絶縁体14、及び上部電極15を備えたMIMキャパシタが、それぞれ形成されている。
本実施形態の比較例によるMIMキャパシタの一例を図11に示す。なお便宜上、本実施形態に対応する構成部材等については同符号を付して詳しい説明を省略する。
比較例のMIMキャパシタは、化合物半導体積層構造2の素子分離領域3上に保護膜12を介して形成される。このMIMキャパシタは、保護膜12上に、下部電極101と、下部電極101よりも面積の小さいキャパシタ絶縁膜102と、キャパシタ絶縁膜102よりも面積の小さい上部電極103とが順次積層された階段状に形成される。下部電極101、キャパシタ絶縁膜102、及び上部電極103を覆う層間絶縁膜104が形成される。
比較例のMIMキャパシタでは、下部電極101、キャパシタ絶縁膜102、及び上部電極103の層間絶縁膜104との界面(平坦面部位、階段状のエッジ部位)等に、不純物や不純物による反応物が発生する。これにより、界面状態が不安定となる。界面状態の不安定性は、不要なチャージ・ヒステリシス等の特性劣化、電子トラップの促進による耐圧低下等を惹起する。
本実施形態によるMIMキャパシタ(図8に対応する。)を図12に示す。
このMIMキャパシタは、化合物半導体積層構造2の素子分離領域3に形成されたキャパシタ溝11に保護膜12を介して設けられており、下部電極13、キャパシタ絶縁体14、及び上部電極15を有して構成される。下部電極13は、保護膜12を介して、キャパシタ溝11の一側面(及びこれと直交する両側面)から底面に沿って覆い、一側面から素子分離領域3上に引き出されるように形成される。キャパシタ絶縁体14は、高誘電材料からなり、キャパシタ溝11内で下部電極13を覆うように充填形成される。キャパシタ絶縁体14は、一側面(及びこれと直交する両側面)と底面が下部電極13と隙間なく密着し、他側面が保護膜12と隙間なく密着しており、他材料の物質を介在させない。キャパシタ絶縁体14の上面は、キャパシタ溝11外の保護膜12の表面とほぼ同じ高さであり、当該上面と当該表面とで平坦面Pが構成される。上部電極15は、下部電極13から離間して、キャパシタ絶縁体14の上面からキャパシタ溝11外の保護膜12の表面に架けた平坦面上に形成されており、その下面15aは平坦とされる。
本実施形態によるMIMキャパシタでは、下部電極13、キャパシタ絶縁体14、及び上部電極15の不要な界面(平坦面部位及びエッジ部位)の形成が可及的に抑えられている。そのため、寄生容量の発生が抑制され、キャパシタ容量が、上部電極15のキャパシタ絶縁体14の上面に接する部分の面積のみ(又は下部電極13のキャパシタ絶縁体14の下面に接する部分の面積のみ)で規定される。
以上説明したように、本実施形態によれば、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するMIMキャパシタを備えた信頼性の高い半導体装置が実現する。本実施形態によるMIMキャパシタでは、下部電極13又は上部電極15の面積等から予測すると、比較例のMIMキャパシタに比べて、5%〜10%程度の耐圧向上が見込まれる。
(第2の実施形態)
本実施形態では、電子装置として、窒化物半導体のAlGaN/GaN・HEMTとMIMキャパシタとを備えた半導体装置を開示するが、MIMキャパシタの形成部位が異なる点で第1の実施形態と相違する。
図13〜図17は、第2の実施形態による半導体装置の製造方法の主要工程を順に示す概略断面図である。なお、図示の便宜上、図13〜図17では、キャパシタ領域のみを示し、第1の実施形態に対応する構成部材等については同符号を付して詳しい説明を省略する。
先ず、第1の実施形態の図1(a)〜図2(a),図7(b),図8(但し、図7(b)及び図8では、キャパシタ領域に上部電極を形成せずにトランジスタ領域にゲート電極のみを形成する。)の諸工程を順次行う。以上により、トランジスタ領域にAlGaN/GaN・HEMTのソース電極、ドレイン電極、及びゲート電極等が形成される。
続いて、図13(a)に示すように、全面に層間絶縁膜21を形成する。なお、図13(b)以降では、Si基板1及び化合物半導体積層構造2の図示を省略する。
詳細には、トランジスタ領域及びキャパシタ領域を含む全面に、絶縁物、例えば酸化シリコン又は窒化シリコン等の例えばCVD法により堆積する。これにより、層間絶縁膜21が形成される。
続いて、図13(b)に示すように、層間絶縁膜21にキャパシタ溝22を形成する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、層間絶縁膜21のうちのMIMキャパシタの素子領域(キャパシタ領域)において、キャパシタ溝の形成予定部位を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、層間絶縁膜21をドライエッチングする。これにより、層間絶縁膜21のキャパシタ領域にキャパシタ溝22が形成される。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
続いて、図13(c)に示すように、キャパシタ領域に、キャパシタ溝22の内面を覆う保護膜23を形成する。
詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ領域において、キャパシタ溝22及びその周辺の層間絶縁膜21上の領域を露出させる開口を有するレジストマスクが形成される。
このレジストマスクを用いて、絶縁材料、例えば窒化シリコンを例えばプラズマCVD法により、開口内を含むレジストマスク上に堆積する。窒化シリコンの厚みは例えば40nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積した窒化シリコンを除去する。以上により、キャパシタ領域において、キャパシタ溝22の内面及びその周辺の層間絶縁膜21上を覆う保護膜23が形成される。
レジストマスクは、ウェット処理又はアッシング処理により除去される。
続いて、図14(a)に示すように、キャパシタ領域に、キャパシタ溝22の内面を保護膜23を介して覆う導電膜24aを形成する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスクが形成される。
レジストマスク上を含む全面に電極材料、例えばTi,Pt,Auから選ばれた1種を、例えば蒸着法又はスパッタ法により堆積する。以上により、キャパシタ溝22の内面を保護膜23を介して覆う導電膜24aが形成される。
続いて、図14(b)及び図18(a)に示すように、キャパシタ領域にレジストマスク20aを形成する。図14(b)は、図18(a)の一点鎖線I−I'に沿った断面に対応する。
詳細には、キャパシタ溝22内を導電膜24aを介して埋め込むように導電膜24a上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、キャパシタ溝22内を導電膜24aを介して埋め込みキャパシタ溝22外の導電膜24a上で延在するように、下部電極の形成予定部位を覆うレジストマスク20aが形成される。レジストマスク20aは、図18(a)のように、キャパシタ溝22の幅よりも広く形成される。
続いて、図14(c)に示すように、導電膜24aをドライエッチングする。
詳細には、レジストマスク20aを用いて、導電膜24aをドライエッチングし、導電膜24aのレジストマスク20a下以外の部位を除去する。
続いて、図15(a)及び図18(b)に示すように、キャパシタ領域に下部電極(第1の電極)24を形成する。図15(a)は、図18(b)の一点鎖線I−I'に沿った断面に対応する。
レジストマスク20aを、ウェット処理又はアッシング処理により除去する。このとき、トランジスタ領域のレジストマスクも除去される。以上により、保護膜23を介して、キャパシタ溝22の側面22a,22b,22cから底面22dに沿って覆い層間絶縁膜21上で延在する、下部電極24が形成される。
なお、レジストマスク20aを、図19(a)に示すように、キャパシタ溝22の幅よりも狭く形成しても良い。この場合、下部電極24は、図19(b)に示すように、保護膜23を介して、キャパシタ溝22の側面22aから底面22dに沿って覆い層間絶縁膜21上で延在するように形成される。
続いて、図15(b)に示すように、全面に高誘電材料25aを堆積する。
詳細には、先ず、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、トランジスタ領域を覆い当該トランジスタ領域を保護するレジストマスクが形成される。
スパッタ法又はCVD法等により、レジストマスク上を含む全面に高誘電材料25aを、キャパシタ溝22内を下部電極24を介して充填する厚みに堆積する。高誘電材料25aとしては、比誘電率が10.0以上の高誘電体、例えばHfO2,ZrO2,Hf34,Zr34,TiO2,Ta25等が用いられる。
続いて、図15(c)に示すように、キャパシタ領域にレジストマスク20bを形成する。
詳細には、高誘電材料25a上の全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、高誘電材料25a上のキャパシタ溝22の上方に相当する部分を覆うレジストマスク20bが形成される。
続いて、図16(a)に示すように、高誘電材料25aをウェットエッチングする。
詳細には、レジストマスク20bから露出する高誘電材料25aを、例えば希フッ酸に塩酸を添加する等した酸性の薬液を用いてウェットエッチングする。このとき、レジストマスク20bの周縁から内側に薬液が回り込み、レジストマスク20b下の周縁近傍の高誘電材料25aもエッチング除去される。
続いて、図16(b)に示すように、キャパシタ領域にキャパシタ絶縁体25を形成する。
キャパシタ領域のレジストマスク20bを、トランジスタ領域のレジストマスクと共に、ウェット処理又はアッシング処理により除去する。以上により、上面がキャパシタ溝22外の保護膜23と略同じ高さとなるように、キャパシタ溝22内を下部電極24を介して隙間なく高誘電材料25aで充填する、キャパシタ絶縁体25が形成される。
続いて、図17(a)に示すように、上部電極を形成するためレジストマスク20cを形成する。
詳細には、全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、キャパシタ領域における上部電極の形成予定部位を露出する開口20c1を有するレジストマスク20cが形成される。
続いて、図17(b)に示すように、キャパシタ領域に上部電極(第2の電極)26を形成する。
詳細には、レジストマスク20cを用いて、電極材料として、例えばTi,Pt,Au等から選ばれた1種、或いは第1の実施形態と同様にNi/Auを、例えば蒸着法により、開口20c1内を含むレジストマスク20c上に堆積する。リフトオフ法により、レジストマスク20c及びその上に堆積した電極材料を除去する。以上により、キャパシタ領域に上部電極26が形成される。
しかる後、層間絶縁膜形成等の後工程を経て、半導体装置が形成される。半導体装置は、トランジスタ領域にはソース電極4、ドレイン電極5、及びゲート電極6を備えたAlGaN/GaN・HEMTが、キャパシタ領域には下部電極24、キャパシタ絶縁体25、及び上部電極26を備えたMIMキャパシタが、それぞれ形成されている。
本実施形態によるMIMキャパシタ(図17(b)に対応する。)を図20に示す。
このMIMキャパシタは、化合物半導体積層構造2上の層間絶縁膜21に形成されたキャパシタ溝22に保護膜23を介して設けられており、下部電極24、キャパシタ絶縁体25、及び上部電極26を有して構成される。下部電極24は、保護膜23を介して、キャパシタ溝22の一側面(及びこれと直交する両側面)から底面に沿って覆い、一側面から層間絶縁膜21上に引き出されるように形成される。キャパシタ絶縁体25は、高誘電材料からなり、キャパシタ溝22内で下部電極24を覆うように充填形成される。キャパシタ絶縁体25は、一側面(及びこれと直交する両側面)と底面が下部電極24と隙間なく密着し、他側面が保護膜23と隙間なく密着しており、他材料の物質を介在させない。キャパシタ絶縁体25の上面は、キャパシタ溝22外の保護膜23の表面とほぼ同じ高さであり、当該上面と当該表面とで平坦面Pが構成される。上部電極26は、下部電極24から離間して、キャパシタ絶縁体25の上面からキャパシタ溝22外の保護膜23の表面に架けた平坦面上に形成されており、その下面26aは平坦とされる。
本実施形態によるMIMキャパシタでは、下部電極24、キャパシタ絶縁体25、及び上部電極26の不要な界面(平坦面部位及びエッジ部位)の形成が可及的に抑えられている。そのため、寄生容量の発生が抑制され、キャパシタ容量が、上部電極26のキャパシタ絶縁体25の上面に接する部分の面積のみ(又は下部電極24のキャパシタ絶縁体25の下面に接する部分の面積のみ)で規定される。
以上説明したように、本実施形態によれば、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するMIMキャパシタを備えた信頼性の高い半導体装置が実現する。本実施形態によるMIMキャパシタでは、下部電極24又は上部電極26の面積等から予測すると、比較例のMIMキャパシタに比べて、5%〜10%程度の耐圧向上が見込まれる。
(第3の実施形態)
本実施形態では、第1又は第2の半導体装置を適用した電源装置を開示する。
図21は、第3の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路31及び低圧の二次側回路32と、一次側回路31と二次側回路32との間に配設されるトランス33とを備えて構成される。
一次側回路31は、交流電源34と、いわゆるブリッジ整流回路35と、複数(ここでは4つ)のスイッチング素子36a,36b,36c,36dとを備えて構成される。また、ブリッジ整流回路35は、スイッチング素子36eを有している。
二次側回路32は、複数(ここでは3つ)のスイッチング素子37a,37b,37cを備えて構成される。
本実施形態では、一次側回路31のスイッチング素子36a,36b,36c,36d,36eが、第1又は第2の半導体装置とされている。なお図19では、スイッチング素子36a,36b,36c,36d,36eとして半導体装置のAlGaN/GaN・HEMTのみを図示する。一方、二次側回路32のスイッチング素子37a,37b,37cは、シリコンを用いた通常のMIS・FETとされている。
本実施形態では、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するMIMキャパシタを備えた信頼性の高い半導体装置を、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
(第4の実施形態)
本実施形態では、第1又は第2の実施形態の半導体装置を適用した高周波増幅器を開示する。
図22は、第4の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路41と、ミキサー42a,42bと、パワーアンプ43とを備えて構成される。
ディジタル・プレディストーション回路41は、入力信号の非線形歪みを補償するものである。ミキサー42aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ43は、交流信号とミキシングされた入力信号を増幅するものであり、第1又は第2の半導体装置を有している。なお図22では、例えばスイッチの切り替えにより、出力側の信号をミキサー42bで交流信号とミキシングしてディジタル・プレディストーション回路41に送出できる構成とされている。
本実施形態では、界面状態の不安定性の惹起及び寄生容量の発生を可及的に抑止し、十分な耐圧を確保するMIMキャパシタを備えた信頼性の高い半導体装置を、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
(他の実施形態)
第1〜第4の実施形態では、半導体装置のトランジスタとしてAlGaN/GaN・HEMTを例示した。化合物半導体装置としては、AlGaN/GaN・HEMT以外にも、以下のようなHEMTに適用できる。
・その他のHEMT例1
本例では、半導体装置のトランジスタとして、InAlN/GaN・HEMTを開示する。
InAlNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1〜第4の実施形態では、電子走行層がi−GaN、電子供給層がn−InAlNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にInAlNの自発分極により発生する。
・その他のHEMT例2
本例では、半導体装置のトランジスタとして、InAlGaN/GaN・HEMTを開示する。
GaNとInAlGaNは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第1〜第4の実施形態では、電子走行層がi−GaN、電子供給層がn−InAlGaNで形成される。
以下、半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
(付記1)層構造と、
前記層構造に形成された溝内に設けられたキャパシタと
を含み、
前記キャパシタは、
前記溝の一側面から底面に沿って覆う第1の電極と、
前記第1の電極を介して前記溝内を充填する絶縁体と、
前記第1の電極から離間して前記絶縁体上に形成された第2の電極と
を備えたことを特徴とする電子装置。
(付記2)前記第2の電極は、前記絶縁体上から延在しており、その下面が平坦に形成されていることを特徴とする付記1に記載の電子装置。
(付記3)前記絶縁体は、比誘電率が10.0以上の高誘電体からなることを特徴とする付記1又は2に記載の電子装置。
(付記4)前記キャパシタは、その容量が、前記第1の電極の前記絶縁体の下面に接する部分の面積のみ、又は前記第2の電極の前記絶縁体の上面に接する部分の面積のみで規定されることを特徴とする付記1〜3のいずれか1項に記載の電子装置。
(付記5)前記層構造は、基板の上方に形成された化合物半導体層、又は前記基板及び前記化合物半導体層であることを特徴とする付記1〜4のいずれか1項に記載の電子装置。
(付記6)前記層構造は、基板の上方に形成された層間絶縁膜であることを特徴とする付記1〜4のいずれか1項に記載の電子装置。
(付記7)層構造に溝を形成する工程と、
前記溝の一側面から底面に沿って覆う第1の電極を形成する工程と、
前記第1の電極を介して前記溝内を充填する絶縁体を形成する工程と、
前記第1の電極から離間するように、前記絶縁体上に第2の電極を形成する工程と
を含むことを特徴とする電子装置の製造方法。
(付記8)前記第2の電極は、前記絶縁体上から延在しており、その下面が平坦に形成されることを特徴とする付記7に記載の電子装置の製造方法。
(付記9)前記絶縁体は、比誘電率が10.0以上の高誘電体からなることを特徴とする付記7又は8に記載の電子装置の製造方法。
(付記10)前記キャパシタは、その容量が、前記第1の電極の前記絶縁体の下面に接する部分の面積のみ、又は前記第2の電極の前記絶縁体の上面に接する部分の面積のみで規定されることを特徴とする付記7〜9のいずれか1項に記載の電子装置の製造方法。
(付記11)前記層構造は、基板の上方に形成された化合物半導体層、又は前記基板及び前記化合物半導体層であることを特徴とする付記7〜10のいずれか1項に記載の電子装置の製造方法。
(付記12)前記層構造は、基板の上方に形成された層間絶縁膜であることを特徴とする付記7〜10のいずれか1項に記載の電子装置の製造方法。
1 Si基板
2 化合物半導体積層構造
2a バッファ層
2b 電子走行層
2c 電子供給層
3 素子分離領域
4 ソース電極
5 ドレイン電極
6 ゲート電極
10a〜10e,20a〜20c レジストマスク
10e1,10e2,20c1 開口
11,22 キャパシタ溝
12,23 保護膜
13a,24a 導電膜
13,24,101 下部電極
11a,11b,11c,22a,22b,22c 側面
11d,22d 底面
14a,25a 高誘電材料
14,25,102 キャパシタ絶縁体
15,26,103 上部電極
15a,26a 下面
21,104 層間絶縁膜
31 一次側回路
32 二次側回路
33 トランス
34 交流電源
35 ブリッジ整流回路
36a,36b,36c,36d,36e,37a,37b,37c スイッチング素子
41 ディジタル・プレディストーション回路
42a,42b ミキサー
43 パワーアンプ

Claims (8)

  1. 層構造と、
    前記層構造に形成された溝内に設けられたキャパシタと
    を含み、
    前記キャパシタは、
    前記溝の内面及びその周辺の前記層構造上を覆う保護膜と、
    前記溝の一側面から底面に沿って前記保護膜を介して覆う第1の電極と、
    前記第1の電極を介して前記溝内を充填する絶縁体と、
    前記第1の電極から離間して前記絶縁体上に形成された第2の電極と
    を備え、
    前記絶縁体の上面と前記保護膜の前記層構造上の部分の上面とが平坦面を構成しており、前記第2の電極が前記平坦面上に形成されていることを特徴とする電子装置。
  2. 前記絶縁体は、比誘電率が10.0以上の高誘電体からなることを特徴とする請求項1に記載の電子装置。
  3. 前記キャパシタは、その容量が、前記第1の電極の前記絶縁体の下面に接する部分の面積のみ、又は前記第2の電極の前記絶縁体の上面に接する部分の面積のみで規定されることを特徴とする請求項1又は2に記載の電子装置。
  4. 前記層構造は、基板の上方に形成された化合物半導体層、又は前記基板及び前記化合物半導体層であることを特徴とする請求項1〜のいずれか1項に記載の電子装置。
  5. 前記層構造は、基板の上方に形成された層間絶縁膜であることを特徴とする請求項1〜のいずれか1項に記載の電子装置。
  6. 層構造に溝を形成する工程と、
    前記溝の内面及びその周辺の前記層構造上を覆う保護膜を形成する工程と、
    前記溝の一側面から底面に沿って前記保護膜を介して覆う第1の電極を形成する工程と、
    前記第1の電極を介して前記溝内を充填する絶縁体を形成する工程と、
    前記第1の電極から離間するように、前記絶縁体上に第2の電極を形成する工程と
    を含み、
    前記絶縁体の上面と前記保護膜の前記層構造上の部分の上面とが平坦面を構成し、前記第2の電極が前記平坦面上に形成されることを特徴とする電子装置の製造方法。
  7. 前記絶縁体は、比誘電率が10.0以上の高誘電体からなることを特徴とする請求項6に記載の電子装置の製造方法。
  8. 前記キャパシタは、その容量が、前記第1の電極の前記絶縁体の下面に接する部分の面積のみ、又は前記第2の電極の前記絶縁体の上面に接する部分の面積のみで規定されることを特徴とする請求項6又は7に記載の電子装置の製造方法。
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