JP7025622B2 - 化合物半導体装置及びその製造方法 - Google Patents

Description

本発明は、化合物半導体装置及びその製造方法に関する。

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ－ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。

特開２００２－１００６４０号公報 特開２００７－２５０７９２号公報

近年、窒化物半導体を用いた半導体デバイス、例えばＧａＮ－ＨＥＭＴでは、高出力化のために高周波動作中のドレイン電圧を上昇させる傾向にあり、高電圧の印加中における安定動作が求められている。しかしながら、高電圧の印加によるデバイス動作中において、ゲート電極の近傍に電子トラップが蓄積され、コラプス現象が発生するという問題がある。

本発明は、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。

一つの態様では、化合物半導体装置は、化合物半導体層と、前記化合物半導体層上に設けられたソース電極及びドレイン電極と、前記化合物半導体層上で前記ソース電極と前記ドレイン電極との間に設けられたゲート電極とを備えており、前記ゲート電極は、前記ソース電極側に配置されており、オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、前記ドレイン電極側に配置されており、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触すると共に前記化合物半導体層と下面で対向する第２金属とを有する。

一つの態様では、化合物半導体装置は、表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層と、前記化合物半導体層上に設けられたソース電極及びドレイン電極と、前記化合物半導体層上で前記ソース電極と前記ドレイン電極との間に設けられており、前記ソース電極側の下面が前記第１領域の上方に位置して前記第１領域と接触し、前記ドレイン電極側の下面が前記第２領域の上方に位置して前記第２領域と対向するゲート電極とを備える。

一つの態様では、化合物半導体装置の製造方法は、化合物半導体層を形成する工程と、前記化合物半導体層上にソース電極及びドレイン電極を形成する工程と、前記化合物半導体層上で前記ソース電極と前記ドレイン電極との間にゲート電極を形成する工程とを備えており、前記ゲート電極は、前記ソース電極側に配置されており、オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、前記ドレイン電極側に配置されており、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触すると共に前記化合物半導体層と下面で対向する第２金属とを有する。

一つの態様では、化合物半導体装置の製造方法は、表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層を形成する工程と、前記化合物半導体層上にソース電極及びドレイン電極を形成する工程と、前記化合物半導体層上で前記ソース電極と前記ドレイン電極との間に設けられ、前記ソース電極側の下面が前記第１領域の上方に位置して前記第１領域と接触し、前記ドレイン電極側の下面が前記第２領域の上方に位置して前記第２領域と対向するゲート電極を形成する工程とを備える。

一つの側面では、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高い化合物半導体装置が実現する。

第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける閾値電圧及び電界強度を示す図である。 比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子トラップによりコラプスが発生する旨を示す図である。 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける閾値電圧及び電界強度を示す図である。 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子トラップによりコラプスが発生する旨を示す図である。 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの変形例の製造方法における主要工程を示す概略断面図である。 図８に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの変形例の製造方法における主要工程を示す概略断面図である。 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１０に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１１に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第３の実施形態による電源装置の概略構成を示す結線図である。 第４の実施形態による高周波増幅器の概略構成を示す結線図である。

（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１～図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、図１（ａ）に示すように、成長用基板として例えばＳｉＣ基板１上に、各化合物半導体層が積層されてなる化合物半導体積層構造２を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。

完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。

詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを５０ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）－ＧａＮを１μｍ程度の厚みに、ｉ－ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ－ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ－ＧａＮを１０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。

ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ₃）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ₃ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ₃ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ₃ガスの流量は、１００ｃｃｍ～１０ＬＭ程度とする。また、成長圧力は５０Torr～３００Torr程度、成長温度は１０００℃～１２００℃程度とする。

ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ₄ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度～１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。

続いて、図１（ｂ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉＣ基板１の表面部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。

続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、ソース電極及びドレイン電極の電極形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、電極材料として、オーミック金属、例えばＴａ／Ａｌ（Ｔａが下層、Ａｌが上層）を、例えば蒸着法により、電極形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは１００ｎｍ以下、例えば７ｎｍ程度とし、Ａｌの厚みは１０００ｎｍ以下、例えば２００ｎｍ程度とする。電極材料のオーミック金属としては、例えばＴｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種又は複数種が用いられる。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃～９００℃程度の温度、例えば５８０℃程度で熱処理し、残存したＴａ／Ａｌをキャップ層２ｅとオーミックコンタクトさせる。Ｔａ／Ａｌのキャップ層２ｅとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、ソース電極４及びドレイン電極５が形成される。

続いて、図２（ａ）に示すように、保護絶縁膜６を形成する。
詳細には、化合物半導体積層構造２の表面を覆うように絶縁物、ＣＶＤ法により例えばＳｉＮを１０００ｎｍ以下、例えば２０ｎｍ程度の厚みに堆積する。これにより、保護絶縁膜６が形成される。

続いて、図２（ｂ）に示すように、保護絶縁膜６に開口６ａを形成する。
詳細には、保護絶縁膜６のゲート電極の形成予定部位をフォトリソグラフィー及びエッチングで加工する。これにより、保護絶縁膜６に、化合物半導体積層構造２の表面のゲート電極の形成予定部位を露出させる開口６ａが形成される。なお、保護絶縁膜６に開口６ａを形成する際には、エッチング（ドライエッチング、ウェットエッチング）の代わりに例えばイオンミリング等を適用しても良い。

続いて、図３（ａ）に示すように、ゲート電極の第１金属７ａを形成する。
詳細には、開口６ａ内を含む保護絶縁膜６上にレジストを塗布し、フォトリソグラフィーによりレジストに開口を形成する。具体的には、フォトレジストに、保護絶縁膜６の開口６ａ内で開口６ａの底面の一部、ここでは底面のうちでソース電極４側の端部を露出させる開口を形成する。当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、金属材料を例えば蒸着法により、開口内を含むレジストマスク上に堆積する。金属材料は、オーミック特性を持ち仕事関数が例えば４．５ｅＶ以下の金属、例えばＴｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であり、ここではＴｉを用いる。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、開口６ａの底面上でソース電極４側の端部にＴｉの第１金属７ａが形成される。第１金属７ａは、化合物半導体積層構造２の表面（キャップ層２ｅの表面）と接触すると共に、保護絶縁膜６の開口６ａのソース電極４側の内壁面と接触している。

続いて、図３（ｂ）に示すように、ゲート電極の第２金属７ｂを形成する。
詳細には、先ず、第２金属を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを、開口６ａ内を含む保護絶縁膜６上に塗布し、レジストに開口６ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、金属材料を例えば蒸着法により、開口内を含むレジストマスク上に堆積する。金属材料は、ショットキー特性を持つ金属、例えばＮｉ，Ｐｄ，Ａｕ，Ｐｔ，Ｃｕから選ばれた１種又は複数種であり、ここではＮｉ／Ａｕ（下層がＮｉ、上層がＡｕ）を用いる。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、第１金属７ａを覆い開口６ａを埋め込み、保護絶縁膜６上に堆積された第２金属７ｂが形成される。第２金属７ｂは、第１金属７ａの上面及び一方の側面（ドレイン電極５側の側面）と接触すると共に、化合物半導体積層構造２の表面（キャップ層２ｅの表面）と接触している。
以上により、第１金属７ａ及び第２金属７ｂを有し、化合物半導体積層構造２の表面にショットキー接触するゲート電極７が構成される。

しかる後、例えば保護絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極７と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について、比較例との比較に基づいて説明する。
図４は、比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける閾値電圧及び電界強度を示す図である。図５は、比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子トラップによりコラプスが発生する旨を示す図である。図４において、（ａ）がＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極近傍を拡大した概略断面図、（ｂ）がゲート電極近傍の閾値電圧（Ｖ_th）を示す特性図、（ｃ）がゲート電極近傍の電界強度（相対値）を示す特性図である。図５において、（ａ）が電子トラップの生じる様子を示す概略断面図、（ｂ）がコラプス発生に起因する最大飽和電流（Ｉ_MAX）（ｍＡ／ｍｍ）の低下を示す特性図である。

図６は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける閾値電圧及び電界強度を示す図である。図７は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子トラップによりコラプスが発生する旨を示す図である。図６において、（ａ）がＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極近傍を拡大した概略断面図、（ｂ）がゲート電極近傍の閾値電圧（Ｖ_th）を示す特性図、（ｃ）がゲート電極近傍の電界強度（相対値）を示す特性図である。図７において、（ａ）が電子トラップの生じる様子を示す概略断面図、（ｂ）がコラプス発生に起因する最大飽和電流（Ｉ_MAX）（ｍＡ／ｍｍ）の低下を示す特性図である。

比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図４（ａ）及び図５（ａ）のように、本実施形態と同様に化合物半導体積層構造２上に保護絶縁膜６が形成され、開口６ａを埋め込むように保護絶縁膜６上にゲート電極１００が形成されている。ゲート電極１００はＮｉ／Ａｕを材料としており、上記の第１金属のような構造物を有さない。
本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図６（ａ）及び図７（ａ）のように、ゲート電極７が第１金属７ａ及び第２金属７ｂを有して構成されている。

比較例では、図４（ｂ）の閾値電圧に対応して、図４（ｃ）のようにゲート電極７のドレイン電極５側の端部で電界集中により電界強度が増加する。これにより、図５（ａ）のように保護絶縁膜６のドレイン電極５側の端部にトラップ電子が蓄積（電子トラップ）される。電子トラップにより、実際のゲート長（Ｌｇ）よりも実効ゲート長（Ｌｇ'）が長くなり、ゲート電極７の直下における２ＤＥＧの抵抗値がＲ１からＲ１'に増加して、図５（ｂ）のようにコラプス現象の発生によりＩ_MAXが理想値から大きく低下する。

これに対して本実施形態では、図６（ｂ）のようにゲート電極７の第１金属７ａにおける閾値電圧が第２金属７ｂにおける閾値電圧よりも高く、図６（ｃ）のように電界緩和により電界強度が比較例に比べて低下する。これにより、図７（ａ）のように保護絶縁膜６のドレイン電極５側の端部で電子の蓄積が抑制され、実際のゲート長（Ｌｇ）と実効ゲート長（Ｌｇ'）とが略等しくなる。図７（ｂ）のように、コラプス現象が抑制され、Ｉ_MAXは低下することなく理想値と同程度の値となる。

以上説明したように、本実施形態によれば、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

－変形例－
以下、第１の実施形態の変形例について説明する。本変形例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、ゲート電極の一部がＭＩＳ型とされている点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図８～図９は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの変形例の製造方法における主要工程を示す概略断面図である。

先ず、第１の実施形態と同様に、図１（ａ）～（ｃ）の各工程を順次行う。化合物半導体積層構造２上にソース電極４及びドレイン電極５が形成される。

続いて、図８（ａ）に示すように、保護絶縁膜１１を形成する。
詳細には、化合物半導体積層構造２の表面を覆うように絶縁物、ＣＶＤ法により例えばＳｉＮを１０００ｎｍ以下、例えば２０ｎｍ程度の厚みに堆積する。これにより、保護絶縁膜１１が形成される。

続いて、図８（ｂ）に示すように、保護絶縁膜１１に電極形成部１２を形成する。
詳細には、先ず、保護絶縁膜１１のゲート電極の形成予定部位をフォトリソグラフィー及びエッチングで加工する。これにより、保護絶縁膜１１におけるゲート電極の形成予定部位に非貫通溝１１ａが形成される。

次に、非貫通溝１１ａにおけるゲート電極の第１金属の形成予定部位をフォトリソグラフィー及びエッチングで加工する。これにより、非貫通溝１１ａに、化合物半導体積層構造２の表面の第１金属の形成予定部位を露出させる開口１１ｂが形成される。
以上により、保護絶縁膜１１に、薄いＳｉＮからなる非貫通溝１１ａと、第１金属の形成予定部位を露出させる開口１１ｂとが隣接してなる電極形成部１２が形成される。

続いて、図９（ａ）に示すように、ゲート電極の第１金属８ａを形成する。
詳細には、開口１１ｂ内を含む保護絶縁膜１１上にレジストを塗布し、フォトリソグラフィーによりレジストに開口を形成する。具体的には、フォトレジストに、保護絶縁膜１１の開口１１ｂを露出させる開口を形成する。当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、金属材料を例えば蒸着法により、開口内を含むレジストマスク上に堆積する。金属材料は、オーミック特性を持ち仕事関数が例えば４．５ｅＶ以下の金属、例えばＴｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であり、ここではＴｉを用いる。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、開口１１ｂ内にＴｉの第１金属８ａが形成される。第１金属８ａは、化合物半導体積層構造２の表面（キャップ層２ｅの表面）と接触すると共に、保護絶縁膜１１の開口１１ｂのソース電極４側の内壁面と接触している。

続いて、図９（ｂ）に示すように、ゲート電極の第２金属８ｂを形成する。
詳細には、先ず、第２金属を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを、非貫通溝１１ａ内を含む保護絶縁膜１１上に塗布し、レジストに非貫通溝１１ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、金属材料を例えば蒸着法により、開口内を含むレジストマスク上に堆積する。金属材料は、ショットキー特性を持つ金属、例えばＮｉ，Ｐｄ，Ａｕ，Ｐｔ，Ｃｕから選ばれた１種又は複数種であり、ここではＮｉ／Ａｕ（下層がＮｉ、上層がＡｕ）を用いる。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、第１金属８ａを覆い非貫通溝１１ａを埋め込み、保護絶縁膜１１上に堆積された第２金属８ｂが形成される。第２金属８ｂは、第１金属８ａの上面及び一方の側面（ドレイン電極５側の側面）と接触すると共に、化合物半導体積層構造２の上方に非貫通溝１１ａの底面のＳｉＮを介して位置している。当該底面のＳｉＮがゲート絶縁膜として機能する。
以上により、第１金属８ａ及び第２金属８ｂを有し、第２金属８ｂの下部でＭＩＳ型とされたゲート電極８が構成される。

しかる後、例えば保護絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極８と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

なお、本変形例では、ＭＩＳ型の部分を構成する非貫通溝１１ａを、保護絶縁膜１１を利用して形成する場合を例示したが、この態様に限定されるものではない。例えば、非貫通溝１１ａの部分を、保護絶縁膜１１以外の材料、例えばＳｉ，Ａｌ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜として形成しても良い。

本変形例では、ゲート電極８の第１金属８ａにおける閾値電圧が第２金属８ｂにおける閾値電圧よりも高く、電界緩和により電界強度が低下する。これにより、保護絶縁膜１１のドレイン電極５側の端部で電子の蓄積が抑制され、実際のゲート長と実効ゲート長とが略等しくなる。コラプス現象が抑制され、最大飽和電流（Ｉ_MAX）は低下することなく理想値と略同じ値となる。

本変形例によれば、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

（第２の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、コラプス現象の発生を抑制する機構が異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１０～図１２は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。

先ず、図１０（ａ）に示すように、第１の実施形態の図１（ａ），（ｂ）と同様に、ＳｉＣ基板１上に化合物半導体積層構造２を形成し、化合物半導体積層構造２の素子分離領域に素子分離構造３を形成する。

続いて、図１０（ｂ）に示すように、レジストマスク２０を形成する。
詳細には、化合物半導体積層構造２の表面にレジストを塗布する。フォトリソグラフィーによりレジストを加工して、当該表面の後述する第１領域の形成予定部位を露出させる開口２０ａを形成する。以上により、レジストマスク２０が形成される。

続いて、図１０（ｃ）に示すように、化合物半導体積層構造２の表面に第１領域２１を形成する。
詳細には、レジストマスク２０を用いて、開口２０ａから露出する化合物半導体積層構造２のキャップ層２ｅの表面部分にｎ型不純物、例えばシリコン（Ｓｉ）をイオン注入する。このｎ型不純物としては、Ｓｉの代わりにゲルマニウム（Ｇｅ）、酸素（Ｏ）等を用いても良い。以上により、キャップ層２ｅの表面に第１領域２１が形成される。
その後、レジストマスク１０は、所定の薬液を用いたウェット処理等により除去される。

第１領域２１は、キャップ層２ｅが５×１０¹⁸／ｃｍ³程度の濃度にＳｉを含有しているところ、このＳｉと相俟って、５×１０¹⁹／ｃｍ³程度～５×１０²⁰／ｃｍ³程度、例えば１×１０²⁰／ｃｍ³程度のｎ型不純物（Ｓｉ）濃度とされる。第１領域２１のＳｉ濃度が５×１０¹⁹／ｃｍ³程度よりも低いと、十分な閾値電圧が確保されずにコラプス現象を抑制することが困難となる。５×１０²⁰／ｃｍ³程度よりも高いと、リーク電流の増加が無視し得なくなる。第１領域２１のＳｉ濃度を５×１０¹⁹／ｃｍ³程度～５×１０²⁰／ｃｍ³程度とすることで、リーク電流の増加を来たすことなく、コラプス現象を抑制することができる。

なお、第１領域２１は、キャップ層２ｅよりも深く電子供給層２ｄまで形成されても良い。
また、第１領域をイオン注入ではなく、例えば再成長で形成しても良い。この場合、例えば、フォトリソグラフィー及びエッチングで化合物半導体積層構造２の表面における第１領域の形成予定部位に溝を形成し、当該溝を埋め込むように、上記のＳｉ濃度となるようにＳｉをドープしたＧａＮ層を再成長で形成する。

続いて、図１１（ａ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、ソース電極及びドレイン電極の電極形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは１００ｎｍ以下、例えば７ｎｍ程度とし、Ａｌの厚みは１０００ｎｍ以下、例えば２００ｎｍ程度とする。電極材料のオーミック金属としては、例えばＴｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種又は複数種が用いられる。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃～９００℃程度の温度、例えば５８０℃程度で熱処理し、残存したＴａ／Ａｌをキャップ層２ｅとオーミックコンタクトさせる。Ｔａ／Ａｌのキャップ層２ｅとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、ソース電極４及びドレイン電極５が形成される。

続いて、図１１（ｂ）に示すように、保護絶縁膜６を形成する。
詳細には、化合物半導体積層構造２の表面を覆うように絶縁物、ＣＶＤ法により例えばＳｉＮを１０００ｎｍ以下、例えば２０ｎｍ程度の厚みに堆積する。これにより、保護絶縁膜６が形成される。

続いて、図１２（ａ）に示すように、保護絶縁膜６に開口６ａを形成する。
詳細には、保護絶縁膜６のゲート電極の形成予定部位をフォトリソグラフィー及びエッチングで加工する。これにより、保護絶縁膜６に、化合物半導体積層構造２の表面のゲート電極の形成予定部位を露出させる開口６ａが形成される。開口６ａにおいては、当該開口６ａの底面の一部、ここでは底面のうちソース電極４側の端部に第１領域２１の上面が露出しており、当該開口６ａの底面の他部、ここでは底面のうちドレイン電極５側の端部に化合物半導体積層構造２の表面が露出している。この表面の露出部分を第２部位２２とする。第２部位２２はキャップ層２ｅの一部であり、第１領域２１と隣接しており、第１領域２１よりもｎ型不純物（Ｓｉ）濃度が低い。

続いて、図１２（ｂ）に示すように、ゲート電極９を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを、開口６ａ内を含む保護絶縁膜６上に塗布し、レジストに開口６ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、金属材料を例えば蒸着法により、開口内を含むレジストマスク上に堆積する。金属材料は、ショットキー特性を持つ金属、例えばＮｉ，Ｐｄ，Ａｕ，Ｐｔ，Ｃｕから選ばれた１種又は複数種であり、ここではＮｉ／Ａｕ（下層がＮｉ、上層がＡｕ）を用いる。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、開口６ａを埋め込んで第１領域２１の上面を覆い、保護絶縁膜６上に堆積されてなるゲート電極９が形成される。ゲート電極９は、第１領域２１の上面と接触すると共に、第２領域２２の上面（キャップ層２ｅの上面）と接触している。

しかる後、例えば保護絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極９と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

本実施形態では、ゲート電極９が第２領域２２の上面と接触する態様について例示したが、第１の実施形態の変形例と同様に、ゲート電極９と第２領域２２との間にゲート絶縁膜（例えば、保護絶縁膜６の一部）を設けるようにしても良い。

本実施形態では、第１領域２１における閾値電圧が第２領域２２における閾値電圧よりも高く、電界緩和により電界強度が低下する。これにより、保護絶縁膜６のドレイン電極５側の端部で電子の蓄積が抑制され、実際のゲート長と実効ゲート長とが略等しくなる。コラプス現象が抑制され、最大飽和電流（Ｉ_MAX）は低下することなく理想値と略同じ値となる。

本実施形態によれば、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

（第３の実施形態）
本実施形態では、第１の実施形態及び変形例、並びに第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１３は、第３の実施形態による電源装置の概略構成を示す結線図である。

本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。

本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄが、第１の実施形態及び変形例、並びに第２の実施形態から選ばれた１種のＧａＮ－ＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。

本実施形態では、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを電源回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。

（第４の実施形態）
本実施形態では、第１の実施形態及び変形例、並びに第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１４は、本実施形態による高周波増幅器の概略構成を示す結線図である。

本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態及び変形例、並びに第２の実施形態から選ばれた１種のＧａＮ－ＨＥＭＴを有している。なお図１４では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。

本実施形態では、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。

（他の実施形態）
第１～第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。

・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１～第４の実施形態では、電子走行層がｉ－ＧａＮ、中間層がｉ－ＩｎＡｌＮ、電子供給層がｎ－ＩｎＡｌＮ、キャップ層がｎ－ＧａＮで形成される。また、この場合のピエゾ分極が殆ど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。

・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１～第４の実施形態では、電子走行層がｉ－ＧａＮ、中間層がｉ－ＩｎＡｌＧａＮ、電子供給層がｎ－ＩｎＡｌＧａＮ、キャップ層がｎ－ＧａＮで形成される。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、デバイス動作中におけるコラプス現象の発生を抑制し、優れたデバイス特性を有する信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。

（付記１）化合物半導体層と、
オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極と
を備えたことを特徴とする化合物半導体装置。

（付記２）前記第２金属は、前記化合物半導体層と接触していることを特徴とする付記１に記載の化合物半導体装置。

（付記３）前記化合物半導体層と前記第２金属との間に絶縁膜が配されていることを特徴とする付記１に記載の化合物半導体装置。

（付記４）前記化合物半導体層上に形成され、前記電極が埋め込まれた開口を有する保護絶縁膜を備えており、
前記第１金属は、他方の側面が前記開口の内壁面と接触していることを特徴とする付記１～３のいずれか１項に記載の化合物半導体装置。

（付記５）前記第１金属は、Ｔｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であることを特徴とする付記１～４のいずれか１項に記載の化合物半導体装置。

（付記６）表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層と、
下面が前記第１領域及び前記第２領域の上方に位置し、前記第１領域と接触する電極と
を備えたことを特徴とする化合物半導体装置。

（付記７）前記電極は、前記第２領域と接触していることを特徴とする付記６に記載の化合物半導体装置。

（付記８）前記化合物半導体層と前記電極との間に絶縁膜が配されていることを特徴とする付記６に記載の化合物半導体装置。

（付記９）前記第１領域は、前記ｎ型不純物の濃度が５×１０¹⁹／ｃｍ³～５×１０²⁰／ｃｍ³の範囲内の値とされていることを特徴とする付記６～８のいずれか１項に記載の化合物半導体装置。

（付記１０）前記化合物半導体層上に形成され、前記電極が埋め込まれた開口を有する保護絶縁膜を備えており、
前記第１領域は、前記開口の底面の一端に位置していることを特徴とする付記６～９のいずれか１項に記載の化合物半導体装置。

（付記１１）化合物半導体層を形成する工程と、
前記化合物半導体層の上方に、オーミック特性を持ち前記化合物半導体層と接触する第１金属と、ショットキー特性を持ち前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極を形成する工程と
を備えたことを特徴とする化合物半導体装置の製造方法。

（付記１２）前記第２金属は、前記化合物半導体層と接触することを特徴とする付記１１に記載の化合物半導体装置の製造方法。

（付記１３）前記化合物半導体層と前記第２金属との間に絶縁膜が配されることを特徴とする付記１１に記載の化合物半導体装置の製造方法。

（付記１４）前記化合物半導体層上に、前記電極が埋め込まれた開口を有する保護絶縁膜を形成する工程を備えており、
前記第１金属は、他方の側面が前記開口の内壁面と接触することを特徴とする付記１１～１３のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１５）前記第１金属は、Ｔｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であることを特徴とする付記１１～１４のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１６）表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層を形成する工程と、
下面が前記第１領域及び前記第２領域の上方に位置し、前記第１領域と接触する電極を形成する工程と
を備えたことを特徴とする化合物半導体装置の製造方法。

（付記１７）前記電極は、前記第２領域と接触することを特徴とする付記１６に記載の化合物半導体装置の製造方法。

（付記１８）前記化合物半導体層と前記電極との間に絶縁膜が配されることを特徴とする付記１６に記載の化合物半導体装置の製造方法。

（付記１９）前記第１領域は、前記ｎ型不純物の濃度が５×１０¹⁹／ｃｍ³～５×１０²⁰／ｃｍ³の範囲内の値とされることを特徴とする付記１６～１８のいずれか１項に記載の化合物半導体装置の製造方法。

（付記２０）前記化合物半導体層上に、前記電極が埋め込まれた開口を有する保護絶縁膜を形成する工程を備えており、
前記第１領域は、前記開口の底面の一端に位置することを特徴とする付記１６～１９のいずれか１項に記載の化合物半導体装置の製造方法。

（付記２１）前記化合物半導体層の表面に前記ｎ型不純物を導入し、前記第１領域を形成することを特徴とする付記１６～２０のいずれか１項に記載の化合物半導体装置の製造方法。

（付記２２）前記化合物半導体層の表面に溝を形成し、再成長により前記溝を埋め込むように前記ｎ型不純物を含有する前記第１領域を形成することを特徴とする付記１６～２０のいずれか１項に記載の化合物半導体装置の製造方法。

（付記２３）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極とを有する電極と
を備えたことを特徴とする電源回路。

（付記２４）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層と、
下面が前記第１領域及び前記第２領域の上方に位置し、前記第１領域と接触する電極と
を備えたことを特徴とする電源回路。

（付記２５）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触する第２金属とを有する電極とを有する電極と
を備えたことを特徴とする高周波増幅器。

（付記２６）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層と、
下面が前記第１領域及び前記第２領域の上方に位置し、前記第１領域と接触する電極と
を備えたことを特徴とする高周波増幅器。

１ ＳｉＣ基板
２ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ キャップ層
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６，１１ 保護絶縁膜
６ａ，１１ｂ，２０ａ 開口
７，８，９ ゲート電極
７ａ，８ａ 第１金属
７ｂ，８ｂ 第２金属
１１ａ 非貫通溝
１２ 電極形成部
２０ レジストマスク
２１ 第１領域
２２ 第２領域
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ

Claims (20)

1. 化合物半導体層と、
   前記化合物半導体層上に設けられたソース電極及びドレイン電極と、
   前記化合物半導体層上で前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と
   を備えており、
   前記ゲート電極は、
   前記ソース電極側に配置されており、オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、
   前記ドレイン電極側に配置されており、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触すると共に前記化合物半導体層と下面で対向する第２金属と
   を有することを特徴とする化合物半導体装置。
2. 前記第２金属は、前記化合物半導体層と接触していることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記化合物半導体層と前記第２金属との間に絶縁膜が配されていることを特徴とする請求項１に記載の化合物半導体装置。
4. 前記化合物半導体層上に形成され、前記ゲート電極が埋め込まれた開口を有する保護絶縁膜を備えており、
   前記第１金属は、他方の側面が前記開口の内壁面と接触していることを特徴とする請求項１～３のいずれか１項に記載の化合物半導体装置。
5. 前記第１金属は、Ｔｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であることを特徴とする請求項１～４のいずれか１項に記載の化合物半導体装置。
6. 表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層と、
   前記化合物半導体層上に設けられたソース電極及びドレイン電極と、
   前記化合物半導体層上で前記ソース電極と前記ドレイン電極との間に設けられており、前記ソース電極側の下面が前記第１領域の上方に位置して前記第１領域と接触し、前記ドレイン電極側の下面が前記第２領域の上方に位置して前記第２領域と対向するゲート電極と
   を備えたことを特徴とする化合物半導体装置。
7. 前記ゲート電極は、前記第２領域と接触していることを特徴とする請求項６に記載の化合物半導体装置。
8. 前記化合物半導体層と前記ゲート電極との間に絶縁膜が配されていることを特徴とする請求項６に記載の化合物半導体装置。
9. 前記第１領域は、前記ｎ型不純物の濃度が５×１０¹⁹／ｃｍ³～５×１０²⁰／ｃｍ³の範囲内の値とされていることを特徴とする請求項６～８のいずれか１項に記載の化合物半導体装置。
10. 前記化合物半導体層上に形成され、前記ゲート電極が埋め込まれた開口を有する保護絶縁膜を備えており、
    前記第１領域は、前記開口の底面の一端に位置していることを特徴とする請求項６～９のいずれか１項に記載の化合物半導体装置。
11. 化合物半導体層を形成する工程と、
    前記化合物半導体層上にソース電極及びドレイン電極を形成する工程と、
    前記化合物半導体層上で前記ソース電極と前記ドレイン電極との間にゲート電極を形成する工程と
    を備えており、
    前記ゲート電極は、
    前記ソース電極側に配置されており、オーミック特性を持ち、前記化合物半導体層上に接触する第１金属と、
    前記ドレイン電極側に配置されており、ショットキー特性を持ち、前記第１金属の上面及び一方の側面と接触すると共に前記化合物半導体層と下面で対向する第２金属と
    を有することを特徴とする化合物半導体装置の製造方法。
12. 前記第２金属は、前記化合物半導体層と接触することを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
13. 前記化合物半導体層と前記第２金属との間に絶縁膜が配されることを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
14. 前記化合物半導体層上に、前記ゲート電極が埋め込まれた開口を有する保護絶縁膜を形成する工程を備えており、
    前記第１金属は、他方の側面が前記開口の内壁面と接触することを特徴とする請求項１１～１３のいずれか１項に記載の化合物半導体装置の製造方法。
15. 前記第１金属は、Ｔｉ，Ｔａ，Ａｌ，Ｃｓ，Ｈｆ，Ｎｂ，Ｍｏ，Ｍｎ，Ｚｎ，Ｇａ，Ｃｄ，Ｂｉから選ばれた１種であることを特徴とする請求項１１～１４のいずれか１項に記載の化合物半導体装置の製造方法。
16. 表面に、ｎ型不純物を含有する第１領域と、前記第１領域と隣接しており、前記第１領域よりもｎ型不純物の濃度が低い第２領域とを有する化合物半導体層を形成する工程と、
    前記化合物半導体層上にソース電極及びドレイン電極を形成する工程と、
    前記化合物半導体層上で前記ソース電極と前記ドレイン電極との間に設けられ、前記ソース電極側の下面が前記第１領域の上方に位置して前記第１領域と接触し、前記ドレイン電極側の下面が前記第２領域の上方に位置して前記第２領域と対向するゲート電極を形成する工程と
    を備えたことを特徴とする化合物半導体装置の製造方法。
17. 前記ゲート電極は、前記第２領域と接触することを特徴とする請求項１６に記載の化合物半導体装置の製造方法。
18. 前記化合物半導体層と前記ゲート電極との間に絶縁膜が配されることを特徴とする請求項１６に記載の化合物半導体装置の製造方法。
19. 前記第１領域は、前記ｎ型不純物の濃度が５×１０¹⁹／ｃｍ³～５×１０²⁰／ｃｍ³の範囲内の値とされることを特徴とする請求項１６～１８のいずれか１項に記載の化合物半導体装置の製造方法。
20. 前記化合物半導体層上に、前記ゲート電極が埋め込まれた開口を有する保護絶縁膜を形成する工程を備えており、
    前記第１領域は、前記開口の底面の一端に位置することを特徴とする請求項１６～１９のいずれか１項に記載の化合物半導体装置の製造方法。

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