JPH07115171A - Ｍｉｍキャパシタ - Google Patents
ＭｉｍキャパシタInfo
- Publication number
- JPH07115171A JPH07115171A JP25848993A JP25848993A JPH07115171A JP H07115171 A JPH07115171 A JP H07115171A JP 25848993 A JP25848993 A JP 25848993A JP 25848993 A JP25848993 A JP 25848993A JP H07115171 A JPH07115171 A JP H07115171A
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- JP
- Japan
- Prior art keywords
- recess
- semiconductor substrate
- electrode
- mim capacitor
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体基板に損傷を与えることがなく、半導
体基板と電極金属とが反応してＦＥＴ注入抵抗の特性劣
化がなく、併せて上層電極の配線の断線を軽減したＭＩ
Ｍキャパシタを提供する。 【構成】 本発明は、半導体基板１の上に絶縁層２が設
けられ、この絶縁層２に凹部が設けられ、この凹部およ
びこの凹部の外側の片側に下層電極４が設けられ、凹部
の下層電極上に誘電体層５が設けられ、この誘電体層お
よび凹部の外側の他側に上層電極６が設けられているＭ
ＩＭキャパシタである。
体基板と電極金属とが反応してＦＥＴ注入抵抗の特性劣
化がなく、併せて上層電極の配線の断線を軽減したＭＩ
Ｍキャパシタを提供する。 【構成】 本発明は、半導体基板１の上に絶縁層２が設
けられ、この絶縁層２に凹部が設けられ、この凹部およ
びこの凹部の外側の片側に下層電極４が設けられ、凹部
の下層電極上に誘電体層５が設けられ、この誘電体層お
よび凹部の外側の他側に上層電極６が設けられているＭ
ＩＭキャパシタである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に絶縁層
を介して形成されたＭＩＭ（Metal Insulation Metal）
キャパシタに関する。
を介して形成されたＭＩＭ（Metal Insulation Metal）
キャパシタに関する。
【０００２】
【従来の技術】従来、この種のＭＩＭキャパシタに関し
ては、特開平３−１２５４６９号公報に記載されている
発明がある。この従来例によると、半導体基板に凹部を
設け、この凹部にＭＩＭキャパシタを形成し、このＭＩ
Ｍキャパシタのほとんどを凹部に収納して、上層電極の
配線による断線を軽減したものである。
ては、特開平３−１２５４６９号公報に記載されている
発明がある。この従来例によると、半導体基板に凹部を
設け、この凹部にＭＩＭキャパシタを形成し、このＭＩ
Ｍキャパシタのほとんどを凹部に収納して、上層電極の
配線による断線を軽減したものである。
【０００３】
【発明が解決しようとする課題】しかしながら、この従
来例は、半導体基板に凹部を設け、この凹部に直接ＭＩ
Ｍキャパシタの下層電極を形成しているので、ＭＩＭキ
ャパシタの下層電極および上層電極の形成時に半導体基
板に損傷を与える。また、ＭＩＭキャパシタの電極形成
後の熱処理工程において、半導体基板と電極金属とが反
応を起こし、半導体基板中に電極金属が拡散し、これが
不純物としてＦＥＴ注入抵抗の特性に悪影響を与える、
という欠点があった。
来例は、半導体基板に凹部を設け、この凹部に直接ＭＩ
Ｍキャパシタの下層電極を形成しているので、ＭＩＭキ
ャパシタの下層電極および上層電極の形成時に半導体基
板に損傷を与える。また、ＭＩＭキャパシタの電極形成
後の熱処理工程において、半導体基板と電極金属とが反
応を起こし、半導体基板中に電極金属が拡散し、これが
不純物としてＦＥＴ注入抵抗の特性に悪影響を与える、
という欠点があった。
【０００４】したがって、本発明は、半導体基板に損傷
を与えることがなく、半導体基板と電極金属とが反応し
てＦＥＴ注入抵抗の特性劣化がなく、併せて上層電極の
配線の断線を軽減したＭＩＭキャパシタを提供すること
を目的とする。
を与えることがなく、半導体基板と電極金属とが反応し
てＦＥＴ注入抵抗の特性劣化がなく、併せて上層電極の
配線の断線を軽減したＭＩＭキャパシタを提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
に絶縁層が設けられ、この絶縁層に凹部が設けられ、こ
の凹部およびこの凹部の外側の片側に下層電極が設けら
れ、凹部の下層電極上に誘電体層が設けられ、この誘電
体層および凹部の外側の他側に上層電極が設けられてい
るＭＩＭキャパシタである。
に絶縁層が設けられ、この絶縁層に凹部が設けられ、こ
の凹部およびこの凹部の外側の片側に下層電極が設けら
れ、凹部の下層電極上に誘電体層が設けられ、この誘電
体層および凹部の外側の他側に上層電極が設けられてい
るＭＩＭキャパシタである。
【０００６】
【作用】本発明は、半導体基板にＭＩＭキャパシタを形
成するに当たり、半導体基板上に絶縁層を設け、この絶
縁層に凹部を形成し、この凹部にＭＩＭキャパシタを形
成するので、半導体基板を損傷することがなく、熱処理
工程において半導体基板と電極金属とが反応を起こし
て、ＦＥＴ注入抵抗の特性劣化がなくなり、併せて上層
電極の断線が軽減する。
成するに当たり、半導体基板上に絶縁層を設け、この絶
縁層に凹部を形成し、この凹部にＭＩＭキャパシタを形
成するので、半導体基板を損傷することがなく、熱処理
工程において半導体基板と電極金属とが反応を起こし
て、ＦＥＴ注入抵抗の特性劣化がなくなり、併せて上層
電極の断線が軽減する。
【０００７】
【実施例】以下に、本発明の実施例を図面を参照して説
明する。図１において、化合物半導体基板１の上に、絶
縁層２を形成する。図２において、エッチングにより絶
縁層２に凹部３を形成する。図３において、凹部３とこ
の凹部３の外側の片側とに、下層電極４を形成する。図
４において、凹部３の下層電極４上に、誘電体層５を形
成する。図５において、誘電体層５と凹部３の外側の他
側とに、上層電極６を形成する。
明する。図１において、化合物半導体基板１の上に、絶
縁層２を形成する。図２において、エッチングにより絶
縁層２に凹部３を形成する。図３において、凹部３とこ
の凹部３の外側の片側とに、下層電極４を形成する。図
４において、凹部３の下層電極４上に、誘電体層５を形
成する。図５において、誘電体層５と凹部３の外側の他
側とに、上層電極６を形成する。
【０００８】上記実施例におけるＭＩＭキャパシタの厚
さは、凹部３の深さの約１／２くらいで、ＭＩＭキャパ
シタの半分くらいが凹部３の中に埋もれることになり、
上層電極の配線による断線が低減されることになる。
さは、凹部３の深さの約１／２くらいで、ＭＩＭキャパ
シタの半分くらいが凹部３の中に埋もれることになり、
上層電極の配線による断線が低減されることになる。
【０００９】本実施例は、上記のような構造よりなる
が、次に、これをフォトリソグラフィ技術を用いて製造
する方法について、説明する。図６において、半導体基
板１の上に、ＳｉＮｘ、ＳｉＯ2 などの絶縁層２を、Ｐ
ＣＶＤ法により形成する。この絶縁層２の上に形成した
レジスト７をマスクとして、絶縁層２をエッチングし、
図７に示すように、絶縁層２の上部に凹部３を形成す
る。図８において、レジスト７を除去した後、新たにレ
ジス８を片側に設け、蒸着により、凹部３とこの凹部３
の外側の片側とに、下層電極４を形成する。この凹部３
の外側の片側の下層電極４は、引出電極となる。それか
ら、レジスト８をエッチングしてその上の不要蒸着金属
と共に剥離除去する。それから、ＰＣＶＤ法により、Ｓ
ｉＮｘの誘電体層５ａを全体に形成する。
が、次に、これをフォトリソグラフィ技術を用いて製造
する方法について、説明する。図６において、半導体基
板１の上に、ＳｉＮｘ、ＳｉＯ2 などの絶縁層２を、Ｐ
ＣＶＤ法により形成する。この絶縁層２の上に形成した
レジスト７をマスクとして、絶縁層２をエッチングし、
図７に示すように、絶縁層２の上部に凹部３を形成す
る。図８において、レジスト７を除去した後、新たにレ
ジス８を片側に設け、蒸着により、凹部３とこの凹部３
の外側の片側とに、下層電極４を形成する。この凹部３
の外側の片側の下層電極４は、引出電極となる。それか
ら、レジスト８をエッチングしてその上の不要蒸着金属
と共に剥離除去する。それから、ＰＣＶＤ法により、Ｓ
ｉＮｘの誘電体層５ａを全体に形成する。
【００１０】図１０において、ＭＩＭキャパシタの誘電
体層５の形成領域に対応させて形成したレジスト９をマ
スクとして、誘電体層５ａをエッチングして、図１１に
示すように、レジスト９から露出した誘電体層５ａの不
要部分を除去する。その後、レジスト９を剥離する。図
１２において、レジスト１０を片側に設け、蒸着によ
り、誘電体層５と凹部３の外側の他側とに、上層電極６
を形成する。この凹部３の外側の他側の上層電極６は、
引出電極となる。その後、レジスト１０をエッチングし
てその上の不要蒸着金属と共に剥離除去する。すると、
図１３に示すようなＭＩＭキャパシタが作製されること
になる。
体層５の形成領域に対応させて形成したレジスト９をマ
スクとして、誘電体層５ａをエッチングして、図１１に
示すように、レジスト９から露出した誘電体層５ａの不
要部分を除去する。その後、レジスト９を剥離する。図
１２において、レジスト１０を片側に設け、蒸着によ
り、誘電体層５と凹部３の外側の他側とに、上層電極６
を形成する。この凹部３の外側の他側の上層電極６は、
引出電極となる。その後、レジスト１０をエッチングし
てその上の不要蒸着金属と共に剥離除去する。すると、
図１３に示すようなＭＩＭキャパシタが作製されること
になる。
【００１１】
【発明の効果】本発明は、半導体基板にＭＩＭキャパシ
タを形成するに当たり、半導体基板上に絶縁層を設け、
この絶縁層に凹部を形成し、この凹部にＭＩＭキャパシ
タを形成するので、半導体基板を損傷することがなく、
また、熱工程において半導体基板と電極金属とが反応を
起こして、ＦＥＴ注入抵抗の特性劣化がなくなり、併せ
て上層電極の断線が軽減される。
タを形成するに当たり、半導体基板上に絶縁層を設け、
この絶縁層に凹部を形成し、この凹部にＭＩＭキャパシ
タを形成するので、半導体基板を損傷することがなく、
また、熱工程において半導体基板と電極金属とが反応を
起こして、ＦＥＴ注入抵抗の特性劣化がなくなり、併せ
て上層電極の断線が軽減される。
【図１】 半導体基板上に絶縁層を形成する工程図
【図２】 絶縁層に凹部を形成する工程図
【図３】 下層電極を形成する工程図
【図４】 誘電体層を形成する工程図
【図５】 上層電極を形成する工程図
【図６】 半導体基板上に絶縁層を形成し、レジストマ
スクを形成する工程図
スクを形成する工程図
【図７】 凹部をエッチング形成する工程図
【図８】 下層電極を蒸着形成する工程図
【図９】 誘電体層を形成する工程図
【図１０】 誘電体層を形成するためのレジストを形成
する工程図
する工程図
【図１１】 誘電体層の不要部分を除去する工程図
【図１２】 上層電極を形成する工程図
【図１３】 レジストを剥離除去した最終工程図
１ 半導体基板 ２ 絶縁層 ３ 凹部 ４ 下層電極 ５、５ａ 誘電体層 ６ 上層電極 ７、８、９、１０ レジスト
Claims (1)
- 【請求項１】 半導体基板上に絶縁層が設けられ、この
絶縁層に凹部が設けられ、この凹部およびこの凹部の外
側の片側に下層電極が設けられ、凹部の下層電極上に誘
電体層が設けられ、この誘電体層および凹部の外側の他
側に上層電極が設けられているＭＩＭキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848993A JPH07115171A (ja) | 1993-10-15 | 1993-10-15 | Ｍｉｍキャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848993A JPH07115171A (ja) | 1993-10-15 | 1993-10-15 | Ｍｉｍキャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115171A true JPH07115171A (ja) | 1995-05-02 |
Family
ID=17320922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25848993A Pending JPH07115171A (ja) | 1993-10-15 | 1993-10-15 | Ｍｉｍキャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07115171A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1233450A1 (en) * | 2000-06-30 | 2002-08-21 | Sony Corporation | Semiconductor device and its manufacturing method |
| US6495874B1 (en) | 1998-11-27 | 2002-12-17 | Sharp Kabushiki Kaisha | Semiconductor device and production process thereof |
| KR100370131B1 (ko) * | 2000-10-17 | 2003-02-05 | 주식회사 하이닉스반도체 | Ｍｉｍ 캐패시터 및 그의 제조방법 |
| JP2014120732A (ja) * | 2012-12-19 | 2014-06-30 | Fujitsu Ltd | 電子装置及びその製造方法 |
-
1993
- 1993-10-15 JP JP25848993A patent/JPH07115171A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495874B1 (en) | 1998-11-27 | 2002-12-17 | Sharp Kabushiki Kaisha | Semiconductor device and production process thereof |
| KR100372047B1 (ko) * | 1998-11-27 | 2003-02-14 | 샤프 가부시키가이샤 | 반도체장치 및 그의 제조 방법 |
| EP1233450A1 (en) * | 2000-06-30 | 2002-08-21 | Sony Corporation | Semiconductor device and its manufacturing method |
| EP1233450A4 (en) * | 2000-06-30 | 2007-08-29 | Sony Corp | SEMICONDUCTOR ARRANGEMENT AND ITS MANUFACTURING METHOD |
| KR100370131B1 (ko) * | 2000-10-17 | 2003-02-05 | 주식회사 하이닉스반도체 | Ｍｉｍ 캐패시터 및 그의 제조방법 |
| JP2014120732A (ja) * | 2012-12-19 | 2014-06-30 | Fujitsu Ltd | 電子装置及びその製造方法 |
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