JPH01144671A - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JPH01144671A JPH01144671A JP62302781A JP30278187A JPH01144671A JP H01144671 A JPH01144671 A JP H01144671A JP 62302781 A JP62302781 A JP 62302781A JP 30278187 A JP30278187 A JP 30278187A JP H01144671 A JPH01144671 A JP H01144671A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリ装置の製造方法に関する。本発
明は、例えば、集積化したスタツクド・キャパシタ（Ｓ
ｔａｃｋｅｄＣａｐａｃｉｔｏｒ）形ＤＲＡＭにおいて
、ビット線コンタクト部上の第１の導電層をエツチング
から確実に保護できる半導体メモリ装置の製造方法とし
て利用することができる。
明は、例えば、集積化したスタツクド・キャパシタ（Ｓ
ｔａｃｋｅｄＣａｐａｃｉｔｏｒ）形ＤＲＡＭにおいて
、ビット線コンタクト部上の第１の導電層をエツチング
から確実に保護できる半導体メモリ装置の製造方法とし
て利用することができる。
（発明の概要〕
本発明は、トランジスタ部と容量部でメモリセルが構成
され、上記トランジスタ部のゲート電極上を上記容量部
の下部電極が覆った構造の半導体メモリ装置の製造方法
において、半導体基体上に上記トランジスタ部のゲート
電極を形成し、該ゲート電極を覆って少なくとも上記容
量部の下部電極と、ビット線コンタクト部上に第１の導
電層とを形成した後、上記ビット線コンタクト部上の第
１の導電層上に選択的に絶縁層を形成し、次いで、上記
容量部の上部電極となる第２の導電層を形成し、該第２
の導電層を少なくとも上記絶縁層上またはその近傍で選
択的にエツチングし、上記上部電極上に層間絶縁膜を形
成した後、上記絶縁層の少なくとも一部を除去して上記
ビット線コンククト部上に形成した第１の導電層を露出
させ、該第１の導電層と接続するビット線を形成するこ
とにより、ビット線コンタクト部上の第１の導電層をエ
ツチングから確実に保護して、ビット線とのコンタクト
抵抗の上昇を防ぐことができる半導体メモリ装置を得ら
れるようにしたものである。
され、上記トランジスタ部のゲート電極上を上記容量部
の下部電極が覆った構造の半導体メモリ装置の製造方法
において、半導体基体上に上記トランジスタ部のゲート
電極を形成し、該ゲート電極を覆って少なくとも上記容
量部の下部電極と、ビット線コンタクト部上に第１の導
電層とを形成した後、上記ビット線コンタクト部上の第
１の導電層上に選択的に絶縁層を形成し、次いで、上記
容量部の上部電極となる第２の導電層を形成し、該第２
の導電層を少なくとも上記絶縁層上またはその近傍で選
択的にエツチングし、上記上部電極上に層間絶縁膜を形
成した後、上記絶縁層の少なくとも一部を除去して上記
ビット線コンククト部上に形成した第１の導電層を露出
させ、該第１の導電層と接続するビット線を形成するこ
とにより、ビット線コンタクト部上の第１の導電層をエ
ツチングから確実に保護して、ビット線とのコンタクト
抵抗の上昇を防ぐことができる半導体メモリ装置を得ら
れるようにしたものである。
第５図（ａｌ〜（ｄｌは、従来の半導体メモリ装置の製
造方法の一例を説明するための図である。図示例は、メ
モリセルがトランジスタ部（例えばＭＴＳトランジスタ
）と容量部とから構成されるスタツクド・キャパシタ形
ＤＲＡＭである。
造方法の一例を説明するための図である。図示例は、メ
モリセルがトランジスタ部（例えばＭＴＳトランジスタ
）と容量部とから構成されるスタツクド・キャパシタ形
ＤＲＡＭである。
これらの図において、１は例えばＳｉからなる半導体基
体、２は例えばＳｉＯ□からなる素子分離絶縁膜、３は
例えばＳｉＯ□からなるゲート絶縁膜、４は例えばポリ
Ｓｉからなるゲート電極、５はソース／ドレイン領域と
しての基板拡散領域、６は例えばＳｉＯ２からなる第１
の絶縁層、７はビット線コンタクト部、８は例えばポリ
Ｓｉからなる導電層である。
体、２は例えばＳｉＯ□からなる素子分離絶縁膜、３は
例えばＳｉＯ□からなるゲート絶縁膜、４は例えばポリ
Ｓｉからなるゲート電極、５はソース／ドレイン領域と
しての基板拡散領域、６は例えばＳｉＯ２からなる第１
の絶縁層、７はビット線コンタクト部、８は例えばポリ
Ｓｉからなる導電層である。
８ａは容量部の下部電極で、導電層８が選択的に除去さ
れて残った部分である。８ｂは第１の導電層で、導電層
８が選択的に除去されて残った部分である。９は例えば
５ｉＯ８からなる第１の絶縁膜、１０は例えば５ｉ３１
１．からなる第２の絶縁膜、１１は例えＳｉＯ□からな
る第３の絶縁膜である。１２は容量部の上部電極を形成
するための第２の導電層で、例えばポリＳｔからなる。
れて残った部分である。８ｂは第１の導電層で、導電層
８が選択的に除去されて残った部分である。９は例えば
５ｉＯ８からなる第１の絶縁膜、１０は例えば５ｉ３１
１．からなる第２の絶縁膜、１１は例えＳｉＯ□からな
る第３の絶縁膜である。１２は容量部の上部電極を形成
するための第２の導電層で、例えばポリＳｔからなる。
１２ａは上部電極で、第２の導電層１２が選択的に除去
されて残った部分である。
されて残った部分である。
なお、ここで容量部の誘電体となる絶縁物質は、第１の
絶縁膜９、第２の絶縁膜１０、及び第３の絶縁膜１１か
ら構成されている。
絶縁膜９、第２の絶縁膜１０、及び第３の絶縁膜１１か
ら構成されている。
次にその製造工程について簡単に説明する。
まず、第５図（ａｌに示すように、半導体基体１上に例
えばフォトエツチングと熱酸化により素子分離絶縁膜２
を形成した後、例えば熱酸化によりゲート絶縁膜３を形
成する。次いで、例えばＣＶＤにより全面にポリＳｉ、
ＳｉＯ□を順次堆積した後、例えばＲＩＥによりポリ
Ｓｌ、 ５１０゜の不要な部分を選択的に除去してゲー
ト電極４を形成する。次いで、例えばイオン注入により
基板拡散領域５を形成し、例えばＣＶＤによりＳｉＯ□
を更に全面に堆積した後、例えばＲＴＥにより全面エッ
チバックして第１の絶縁層６を形成する。この時、半導
体基体１が露出してビット線コンタクト部７が形成され
る。そして全面に例えばＣＶＤによりポリＳｉを堆積し
て導電層８を形成する。
えばフォトエツチングと熱酸化により素子分離絶縁膜２
を形成した後、例えば熱酸化によりゲート絶縁膜３を形
成する。次いで、例えばＣＶＤにより全面にポリＳｉ、
ＳｉＯ□を順次堆積した後、例えばＲＩＥによりポリ
Ｓｌ、 ５１０゜の不要な部分を選択的に除去してゲー
ト電極４を形成する。次いで、例えばイオン注入により
基板拡散領域５を形成し、例えばＣＶＤによりＳｉＯ□
を更に全面に堆積した後、例えばＲＴＥにより全面エッ
チバックして第１の絶縁層６を形成する。この時、半導
体基体１が露出してビット線コンタクト部７が形成され
る。そして全面に例えばＣＶＤによりポリＳｉを堆積し
て導電層８を形成する。
次に、第５図（ｂ）に示すように、例えばフォトエツチ
ングにより導電層８を選択的に除去することによりゲー
ト電極４を覆って容量部の下部電極８ａと、ビット線コ
ンタクト部７上の第１の導電層８ｂとを形成し、例えば
熱酸化により第１の絶縁膜９を形成した後、例えばＣＶ
Ｄにより第１の絶縁膜９上にＳＬ＋Ｎａを堆積して第２
の絶縁膜１０を形成する。
ングにより導電層８を選択的に除去することによりゲー
ト電極４を覆って容量部の下部電極８ａと、ビット線コ
ンタクト部７上の第１の導電層８ｂとを形成し、例えば
熱酸化により第１の絶縁膜９を形成した後、例えばＣＶ
Ｄにより第１の絶縁膜９上にＳＬ＋Ｎａを堆積して第２
の絶縁膜１０を形成する。
次に、第５図（Ｃ１に示すように、例えば熱酸化により
第３の絶縁膜１１を形成した後、例えばＣＶＤにより全
面にポリＳｉを堆積して、容量部の上部電極１２ａとな
る第２の導電層１２を形成した後、例えばＲＩＢにより
第２の導電層１２を選択的に除去して上部電極１２ａを
形成する。この時、第１の導電層８ｂのエソチンゲスＩ
・ソバ−として容量部の誘電体を用いている。
第３の絶縁膜１１を形成した後、例えばＣＶＤにより全
面にポリＳｉを堆積して、容量部の上部電極１２ａとな
る第２の導電層１２を形成した後、例えばＲＩＢにより
第２の導電層１２を選択的に除去して上部電極１２ａを
形成する。この時、第１の導電層８ｂのエソチンゲスＩ
・ソバ−として容量部の誘電体を用いている。
そして、例えばＣＶＤにより全面にＳｉＯ□を堆積した
後、例えばＲＩＥにより第１の導電層７が露出するまで
、不要な部分を選択的に除去する。この時、層間絶縁膜
１３が形成される。次いで、ビット線１２を第１の導電
層７とコンタクトをとるように形成することにより、第
５図Ｆｄｌに示すような半導体メモリ装置が完成する。
後、例えばＲＩＥにより第１の導電層７が露出するまで
、不要な部分を選択的に除去する。この時、層間絶縁膜
１３が形成される。次いで、ビット線１２を第１の導電
層７とコンタクトをとるように形成することにより、第
５図Ｆｄｌに示すような半導体メモリ装置が完成する。
従来の方法では、第５図（Ｃ１に示すように、第１の導
電層８ｂのエツチングストッパーとして容量部の誘電体
を用いており、誘電体の膜厚を厚く形成すれば、第１の
導電層８ｂはエツチングされることはない。しかし、高
速動作、集積化に伴い、容量部の誘電体を薄く形成しな
ければならず、第２の導電層１２のエツチングの際、誘
電体のエツチングストッパーとしての機能が弱まり、誘
電体が総てエツチングされて第１の導電層８ｂまでエツ
チングされ易くなり、ビット線１４とのコンタクト抵抗
が上昇するという問題点があった。また、基板拡散領域
５までエツチングされるとデバイスとして機能しなくな
るおそれもあった。
電層８ｂのエツチングストッパーとして容量部の誘電体
を用いており、誘電体の膜厚を厚く形成すれば、第１の
導電層８ｂはエツチングされることはない。しかし、高
速動作、集積化に伴い、容量部の誘電体を薄く形成しな
ければならず、第２の導電層１２のエツチングの際、誘
電体のエツチングストッパーとしての機能が弱まり、誘
電体が総てエツチングされて第１の導電層８ｂまでエツ
チングされ易くなり、ビット線１４とのコンタクト抵抗
が上昇するという問題点があった。また、基板拡散領域
５までエツチングされるとデバイスとして機能しなくな
るおそれもあった。
本発明は、かかる問題点を解決するためになされたもの
で、ビット線コンタクト部上の第１の導電層をエツチン
グから確実に保護することができ、従って、ビット線と
のコンタクト抵抗の上昇も防＼ことができる半導体メモ
リ装置の製造方法を得ることを目的とする。
で、ビット線コンタクト部上の第１の導電層をエツチン
グから確実に保護することができ、従って、ビット線と
のコンタクト抵抗の上昇も防＼ことができる半導体メモ
リ装置の製造方法を得ることを目的とする。
本発明に係る半導体メモリ装置の製造方法は、半導体基
体上にトランジスタ部のゲート電極を形成する工程と、
該ゲート電極を覆って少なくとも容量部の下部電極と、
ビット線コンタクト部上に第１の導電層を形成する工程
と、ピノｌ−線コンタクト部上の第１の導電層上に選択
的に絶縁層を形成する工程と、容量部の上部電極となる
第２の導電層を形成する工程と、該第２の導電層を少な
くとも上記絶縁層」二またはその近傍で選択的にエツチ
ングする工程と、上記上部電極上に層間絶縁膜を形成し
た後、上記絶縁層の少なくとも一部を除去して上記ビッ
ト線コンタクト部上に形成した第１の導電層を露出させ
た後、該第１の導電層と接続するビット線を形成する工
程とを備えたものである。
体上にトランジスタ部のゲート電極を形成する工程と、
該ゲート電極を覆って少なくとも容量部の下部電極と、
ビット線コンタクト部上に第１の導電層を形成する工程
と、ピノｌ−線コンタクト部上の第１の導電層上に選択
的に絶縁層を形成する工程と、容量部の上部電極となる
第２の導電層を形成する工程と、該第２の導電層を少な
くとも上記絶縁層」二またはその近傍で選択的にエツチ
ングする工程と、上記上部電極上に層間絶縁膜を形成し
た後、上記絶縁層の少なくとも一部を除去して上記ビッ
ト線コンタクト部上に形成した第１の導電層を露出させ
た後、該第１の導電層と接続するビット線を形成する工
程とを備えたものである。
本発明の構成について、後記詳述する本発明の一実施例
を用いて説明すると、次のとおりである。
を用いて説明すると、次のとおりである。
即ち、本発明の半導体メモリ装置の製造方法は、第１図
（ａ）〜（ｄ）に例示するように、半導体基体１上にト
ランジスタ部のゲート電極４を形成しく第１図（ａ））
、第１図（ｂ）に示すようにデー１−電極４を覆って少
なくとも容量部の下部電極８ａと、ビット線コンタクト
部７上に第１の導電層８ｂとを形成した後、ビット線コ
ンタクト部７上の第１の導電層８ｂ上に選択的に絶縁層
（第２の絶縁層１３ａ）を形成する。次いで、第１図Ｆ
Ｃ＋に示すように、容量部の上部電極１２ａとなる第２
の導電層１２を形成し、第２の導電層１２を少なくとも
絶縁層（第２の絶縁層１３ａ）上またはその近傍で選択
的にエツチングし、第１図（ｄ）に示すように、上部電
極１２ａ上に層間絶縁膜１３を形成した後、絶縁層（第
２の絶縁層１３ａ）の少なくとも一部を除去してビット
線コンタクト部７上に形成した第１の導電層８ｂを露出
させ、第１の導電層８ｂと接続するビット線１４を形成
するものである。
（ａ）〜（ｄ）に例示するように、半導体基体１上にト
ランジスタ部のゲート電極４を形成しく第１図（ａ））
、第１図（ｂ）に示すようにデー１−電極４を覆って少
なくとも容量部の下部電極８ａと、ビット線コンタクト
部７上に第１の導電層８ｂとを形成した後、ビット線コ
ンタクト部７上の第１の導電層８ｂ上に選択的に絶縁層
（第２の絶縁層１３ａ）を形成する。次いで、第１図Ｆ
Ｃ＋に示すように、容量部の上部電極１２ａとなる第２
の導電層１２を形成し、第２の導電層１２を少なくとも
絶縁層（第２の絶縁層１３ａ）上またはその近傍で選択
的にエツチングし、第１図（ｄ）に示すように、上部電
極１２ａ上に層間絶縁膜１３を形成した後、絶縁層（第
２の絶縁層１３ａ）の少なくとも一部を除去してビット
線コンタクト部７上に形成した第１の導電層８ｂを露出
させ、第１の導電層８ｂと接続するビット線１４を形成
するものである。
本発明においては、第１の導電層のエツチングストッパ
ーとして絶縁層（第１図（ｂｌに示す第２の絶縁層１３
ａ）を充分厚く適宜形成できるため、第１図（ａｌに示
す導電層８を選択的にエツチングして下部電極と第１の
導電層を形成する際、第１の導電層がエツチングされる
ことがなくなり、よって該第１の導電層をエツチングか
ら確実に保護できる。このためビット線とのコンタクト
抵抗もほとんど上昇させることな（、ビット線との接続
を安定に行うことができる。
ーとして絶縁層（第１図（ｂｌに示す第２の絶縁層１３
ａ）を充分厚く適宜形成できるため、第１図（ａｌに示
す導電層８を選択的にエツチングして下部電極と第１の
導電層を形成する際、第１の導電層がエツチングされる
ことがなくなり、よって該第１の導電層をエツチングか
ら確実に保護できる。このためビット線とのコンタクト
抵抗もほとんど上昇させることな（、ビット線との接続
を安定に行うことができる。
以下第１図を参照して、本発明の一実施例を説明する。
、なお、当然のことではあるが、本発明は以下に述べる
実施例に限定されるものではない。
実施例に限定されるものではない。
第１図（ａ＋〜（ｄ）は本発明の半導体メモリ装置の製
造方法の一実施例を説明するための図である。図示例は
、本発明を、メモリセルがトランジスタ部と容量部とか
ら構成されているスタツクド・キャパシタ形ＤＲＡＭに
適用したものである。
造方法の一実施例を説明するための図である。図示例は
、本発明を、メモリセルがトランジスタ部と容量部とか
ら構成されているスタツクド・キャパシタ形ＤＲＡＭに
適用したものである。
これらの図において、第５図（ａ）〜（ｄ）と同一符号
は同一または相当部分を示し、１３ａは例えばＳｉＯ□
からなる第２の絶縁層である。
は同一または相当部分を示し、１３ａは例えばＳｉＯ□
からなる第２の絶縁層である。
なお、ここでも第５図（ａｌ〜（ｄｉのものと同様、容
量部は、第１の絶縁膜９、第２の絶縁膜１０、第３の絶
縁１］！ １１とから構成される絶縁物質部分と、これ
を挟む上部電極１２ａ及び下部電極８ａとからなる。
量部は、第１の絶縁膜９、第２の絶縁膜１０、第３の絶
縁１］！ １１とから構成される絶縁物質部分と、これ
を挟む上部電極１２ａ及び下部電極８ａとからなる。
次にその製造工程について説明する。
まず、第１図（ａｌに示すように、半導体基体１上に例
えばフォトエツチングと熱酸化により素子分離絶縁膜２
を形成した後、例えば熱酸化によりゲート絶縁膜３を形
成する。次いで、例えばＣＶＤにより全面にポリＳｉ、
ＳｉＯ□を順次堆積した後、例えばＲＩＥによりポリ
Ｓｉ、 ５ｉ（ｈの不要な部分を選択的に除去してゲー
Ｉ・電極４を形成する。これが本発明のゲート電極を形
成する工程に該当する。
えばフォトエツチングと熱酸化により素子分離絶縁膜２
を形成した後、例えば熱酸化によりゲート絶縁膜３を形
成する。次いで、例えばＣＶＤにより全面にポリＳｉ、
ＳｉＯ□を順次堆積した後、例えばＲＩＥによりポリ
Ｓｉ、 ５ｉ（ｈの不要な部分を選択的に除去してゲー
Ｉ・電極４を形成する。これが本発明のゲート電極を形
成する工程に該当する。
次いで、例えばイオン注入により基板拡散領域５を形成
し、例えばＣＶＤによりＳｉＯ□を更に全面に堆積した
後、例えばＲＩＥにより全面エッチハックして第１の絶
縁膜６を形成する。この時、半導体基体１が露出してビ
ット線コンタクト部７が形成される。そして、全面に例
えばＣＶＤによりポリＳｉを堆積して導電層８を形成す
る。
し、例えばＣＶＤによりＳｉＯ□を更に全面に堆積した
後、例えばＲＩＥにより全面エッチハックして第１の絶
縁膜６を形成する。この時、半導体基体１が露出してビ
ット線コンタクト部７が形成される。そして、全面に例
えばＣＶＤによりポリＳｉを堆積して導電層８を形成す
る。
次に、第１図（ｂ）に示すように、例えばフォトエツチ
ングにより導電層８を選択的に除去することによりゲー
ト電極４を覆って容量部の下部電極８ａと、ビット線コ
ンタクト部７上に第１の導電層８ｂとを形成する。これ
が本発明の下部電極と第１の導電層とを形成する工程に
該当する。
ングにより導電層８を選択的に除去することによりゲー
ト電極４を覆って容量部の下部電極８ａと、ビット線コ
ンタクト部７上に第１の導電層８ｂとを形成する。これ
が本発明の下部電極と第１の導電層とを形成する工程に
該当する。
次いで、例えば熱酸化により第１の絶縁膜９を形成した
後、例えばＣＶＤにより第１の絶縁膜９上に５ｉＪｎを
堆積して第２の絶縁膜１０を形成する。
後、例えばＣＶＤにより第１の絶縁膜９上に５ｉＪｎを
堆積して第２の絶縁膜１０を形成する。
そして、例えばＣＶＤにより５ｉＯ７を全面に堆積（通
常約１０００人の膜厚）し、例えばフォトエツチングに
よりＳｉＯ□の不要な部分を選択的に除去してビット線
コンタクト部７上の第１の導電層１０上に選択的に第２
の絶縁膜１３ａを形成する。これが木発明の第１の導電
層上に選択的に絶縁層（第２の絶縁層１３ａ）を形成す
る工程に該当する。
常約１０００人の膜厚）し、例えばフォトエツチングに
よりＳｉＯ□の不要な部分を選択的に除去してビット線
コンタクト部７上の第１の導電層１０上に選択的に第２
の絶縁膜１３ａを形成する。これが木発明の第１の導電
層上に選択的に絶縁層（第２の絶縁層１３ａ）を形成す
る工程に該当する。
次に、第１図（Ｃ）に示すように、例えば熱酸化により
第３の絶縁膜１１を形成した後、例えばＣＶＤにより全
面にポリＳｉを堆積して容量部の上部電極１２ａとなる
第２の導電層１２を形成する。これが本発明の容量部の
上部電極となる第２の導電層を形成する工程に該当する
。
第３の絶縁膜１１を形成した後、例えばＣＶＤにより全
面にポリＳｉを堆積して容量部の上部電極１２ａとなる
第２の導電層１２を形成する。これが本発明の容量部の
上部電極となる第２の導電層を形成する工程に該当する
。
次いで、第２の導電層１２の上で、第２の絶縁層１３ａ
の近傍にレジスト（図示せず）を形成し、このレジスト
をマスクして第２の導電層１２を選択的に除去する。こ
の時、容量部の上部電極１２ａが形成され、上部電極１
２ａと第２の絶縁層１３ａが分離される。これが本発明
の第２の導電層を少なくとも絶縁層（第２の絶縁層１３
ａ）上またはその近傍で選択的にエツチングする工程に
該当する。
の近傍にレジスト（図示せず）を形成し、このレジスト
をマスクして第２の導電層１２を選択的に除去する。こ
の時、容量部の上部電極１２ａが形成され、上部電極１
２ａと第２の絶縁層１３ａが分離される。これが本発明
の第２の導電層を少なくとも絶縁層（第２の絶縁層１３
ａ）上またはその近傍で選択的にエツチングする工程に
該当する。
そして、例えばＣＶＤにより全面に、層間絶縁膜１３を
形成するための５ｉＯ７を堆積した後、例えばＲＩＥに
より第２の絶縁層１３ａ、容量部及び該ＳｉＯ□の不要
な部分を選択的に除去して第１の導電層８ｂを露出させ
る。同時に層間絶縁膜１３が形成される。次いで、第１
の導電層８ｂと接続するようにビット線１４を形成する
ことにより、第１図（ｄｉに示すような半導体メモリ装
置が完成する。
形成するための５ｉＯ７を堆積した後、例えばＲＩＥに
より第２の絶縁層１３ａ、容量部及び該ＳｉＯ□の不要
な部分を選択的に除去して第１の導電層８ｂを露出させ
る。同時に層間絶縁膜１３が形成される。次いで、第１
の導電層８ｂと接続するようにビット線１４を形成する
ことにより、第１図（ｄｉに示すような半導体メモリ装
置が完成する。
即ち、上記実施例では、第１の導電層８ｂのエツチング
ストッパーとしての第２の絶縁層１３ａを充分厚く適宜
形成でき、導電層８を選択的にエツチングする際、第１
の導電層８ｂがエツチングされることがなくなる。よっ
て第１の導電層８ｂをエツチングから確実に保護できる
。またこのためビット線１４とのコンタクト抵抗をほと
んど上昇させることなくビット線１４との接続を安定に
行うことができる。
ストッパーとしての第２の絶縁層１３ａを充分厚く適宜
形成でき、導電層８を選択的にエツチングする際、第１
の導電層８ｂがエツチングされることがなくなる。よっ
て第１の導電層８ｂをエツチングから確実に保護できる
。またこのためビット線１４とのコンタクト抵抗をほと
んど上昇させることなくビット線１４との接続を安定に
行うことができる。
また、第２の絶縁層１３ａを形成する際、パターニング
ずれのおそれが考えられるが、第１図（ｄ）に示すよう
に横幅をある程度大きく形成して層間絶縁膜１３内に入
れてしまえばパターニングずれは解消できる。
ずれのおそれが考えられるが、第１図（ｄ）に示すよう
に横幅をある程度大きく形成して層間絶縁膜１３内に入
れてしまえばパターニングずれは解消できる。
なお、上記実施例はゲート電極４をポリＳｉ。
ＳｉＯ□を堆積した後、例えばＲＩＥにより不要なポリ
Ｓｉ、 ５ｉＯ７を除去して形成したが、ポリＳｉを堆
積した後、例えばＲＩＥにより不要なポリＳｉを除去し
てゲート電極４を形成してもよい。
Ｓｉ、 ５ｉＯ７を除去して形成したが、ポリＳｉを堆
積した後、例えばＲＩＥにより不要なポリＳｉを除去し
てゲート電極４を形成してもよい。
また、上記実施例は、第１図（Ｃ）に示すように、第２
の絶縁層１３ａの近傍で選択的にエツチングして上部電
極１２ａを形成し、第１の絶縁層６上のＡ部分が残るよ
うに形成する場合を説明したが、第２図（第２図におい
て、第１図と同一符号は同一または相当部分を示す）に
示すように、レジス］・１５を用いて上部電極１２ａを
形成する際、Ｂ部のように第１の絶縁層６の一部までエ
ツチングされても性能上問題はない。また、第３図（第
３図において、第１図と同一符号は同一または相当部分
を示す）に示すように、レジスト１５を用いて第２の絶
縁層１３ａ上で選択的にエツチングして上部電極１２ａ
を形成することができ、この場合、第２の絶縁層１３ａ
がオーハーエソチされても、予め充分厚く形成しておけ
ば、第１の導電層８ｂに悪影響を与えることはない。
の絶縁層１３ａの近傍で選択的にエツチングして上部電
極１２ａを形成し、第１の絶縁層６上のＡ部分が残るよ
うに形成する場合を説明したが、第２図（第２図におい
て、第１図と同一符号は同一または相当部分を示す）に
示すように、レジス］・１５を用いて上部電極１２ａを
形成する際、Ｂ部のように第１の絶縁層６の一部までエ
ツチングされても性能上問題はない。また、第３図（第
３図において、第１図と同一符号は同一または相当部分
を示す）に示すように、レジスト１５を用いて第２の絶
縁層１３ａ上で選択的にエツチングして上部電極１２ａ
を形成することができ、この場合、第２の絶縁層１３ａ
がオーハーエソチされても、予め充分厚く形成しておけ
ば、第１の導電層８ｂに悪影響を与えることはない。
また、上記実施例は、第１図（ｂ）に示すように、第２
の絶縁層１３ａを、第２の絶縁膜１０を形成した後に形
成する場合を述べたが、本発明実施に際しては、第１図
（ａ）に示す導電層８の形成後で、かつ導電層８の選択
的なエツチング（パターニング）前までに形成しても、
導電層８の選択的なエツチング後に形成してもよい。例
えば、第４図（第４図において、第１図と同一符号は同
一または相当部分を示す）に示すように、第２の絶縁層
１３ａを導電層８を形成した後に形成してもよい。
の絶縁層１３ａを、第２の絶縁膜１０を形成した後に形
成する場合を述べたが、本発明実施に際しては、第１図
（ａ）に示す導電層８の形成後で、かつ導電層８の選択
的なエツチング（パターニング）前までに形成しても、
導電層８の選択的なエツチング後に形成してもよい。例
えば、第４図（第４図において、第１図と同一符号は同
一または相当部分を示す）に示すように、第２の絶縁層
１３ａを導電層８を形成した後に形成してもよい。
上述の如く本発明によれば、ビット線コンタクト部上の
第１の導電層をエツチングから確実に保護でき、またこ
れによりビット線とのコンタクト抵抗をは点んど上昇さ
せるこ吉なく、ビ・７ト線との接続を安定に行うことが
できるという効果がある。
第１の導電層をエツチングから確実に保護でき、またこ
れによりビット線とのコンタクト抵抗をは点んど上昇さ
せるこ吉なく、ビ・７ト線との接続を安定に行うことが
できるという効果がある。
第１図は本発明の半導体メモリ装置の製造方法の一実施
例を説明するための図、第２図、第３図、第４図は本発
明の半導体メモリ装置の製造方法の他の実施例を説明す
るための図である。第５図は従来の半導体メモリ装置の
製造方法の一例を説明するための図である。 ■・・・・・・半導体基体、４・・・・・・ゲート電極
、７・・・・・・ビット線コンタクト部、８ａ・・・・
・・下部電極、８ｂ・・・・・・第１の導電層、１２・
・・・・・第２の導電層、１２ａ・・・・・・上部電極
、工３・・・・・・層間絶縁膜、１３ａ・・・・・・第
２の絶縁層（絶縁層）、１４・・・・・・ビット線。
例を説明するための図、第２図、第３図、第４図は本発
明の半導体メモリ装置の製造方法の他の実施例を説明す
るための図である。第５図は従来の半導体メモリ装置の
製造方法の一例を説明するための図である。 ■・・・・・・半導体基体、４・・・・・・ゲート電極
、７・・・・・・ビット線コンタクト部、８ａ・・・・
・・下部電極、８ｂ・・・・・・第１の導電層、１２・
・・・・・第２の導電層、１２ａ・・・・・・上部電極
、工３・・・・・・層間絶縁膜、１３ａ・・・・・・第
２の絶縁層（絶縁層）、１４・・・・・・ビット線。
Claims (1)
- 【特許請求の範囲】 １、トランジスタ部と容量部でメモリセルが構成され、
上記トランジスタ部のゲート電極上を上記容量部の下部
電極が覆った構造の半導体メモリ装置の製造方法におい
て、 半導体基体上に上記トランジスタ部のゲート電極を形成
する工程と、 該ゲート電極を覆って少なくとも上記容量部の下部電極
と、ビット線コンタクト部上に第１の導電層とを形成す
る工程と、 上記ビット線コンタクト部上の第１の導電層上に選択的
に絶縁層を形成する工程と、 上記容量部の上部電極となる第２の導電層を形成する工
程と、 該第２の導電層を少なくとも上記絶縁層上またはその近
傍で選択的にエッチングする工程と、上記上部電極上に
層間絶縁膜を形成する工程と、上記絶縁層の少なくとも
一部を除去して上記ビット線コンタクト部上に形成した
第１の導電層を露出させた後、該第１の導電層と接続す
るビット線を形成する工程とを備えたことを特徴とする
半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302781A JPH01144671A (ja) | 1987-11-30 | 1987-11-30 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62302781A JPH01144671A (ja) | 1987-11-30 | 1987-11-30 | 半導体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01144671A true JPH01144671A (ja) | 1989-06-06 |
Family
ID=17913040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62302781A Pending JPH01144671A (ja) | 1987-11-30 | 1987-11-30 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01144671A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097052A (en) * | 1992-11-27 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US6352890B1 (en) * | 1998-09-29 | 2002-03-05 | Texas Instruments Incorporated | Method of forming a memory cell with self-aligned contacts |
-
1987
- 1987-11-30 JP JP62302781A patent/JPH01144671A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097052A (en) * | 1992-11-27 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US6586329B1 (en) | 1992-11-27 | 2003-07-01 | Mitsubishi Denki Kabshiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US6352890B1 (en) * | 1998-09-29 | 2002-03-05 | Texas Instruments Incorporated | Method of forming a memory cell with self-aligned contacts |
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