JPH04229616A - 半導体層構造に開口を製造する方法 - Google Patents
半導体層構造に開口を製造する方法Info
- Publication number
- JPH04229616A JPH04229616A JP3119177A JP11917791A JPH04229616A JP H04229616 A JPH04229616 A JP H04229616A JP 3119177 A JP3119177 A JP 3119177A JP 11917791 A JP11917791 A JP 11917791A JP H04229616 A JPH04229616 A JP H04229616A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- place
- holding material
- opening
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 36
- 239000000463 material Substances 0.000 claims abstract description 71
- 238000005530 etching Methods 0.000 claims abstract description 29
- 239000000126 substance Substances 0.000 claims abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 229910052681 coesite Inorganic materials 0.000 claims description 9
- 229910052906 cristobalite Inorganic materials 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 229910052682 stishovite Inorganic materials 0.000 claims description 9
- 229910052905 tridymite Inorganic materials 0.000 claims description 9
- 238000002161 passivation Methods 0.000 description 14
- 239000000758 substrate Substances 0.000 description 11
- 239000005368 silicate glass Substances 0.000 description 9
- 238000000576 coating method Methods 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- VRZFDJOWKAFVOO-UHFFFAOYSA-N [O-][Si]([O-])([O-])O.[B+3].P Chemical compound [O-][Si]([O-])([O-])O.[B+3].P VRZFDJOWKAFVOO-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003631 wet chemical etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 1
- 229960001231 choline Drugs 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/951—Lift-off
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体層構造中に開口を
製造する方法並びにこの方法を使用して接触孔を製造す
る方法に関する。
製造する方法並びにこの方法を使用して接触孔を製造す
る方法に関する。
【0002】
【従来の技術】半導体層構造中にエッチング処理により
開口を製造するためにフォトマスクを使用することは一
般にに公知である。フォトマスクは、投影マスクを介し
て露光されたフォトレジスト層から製造される。この場
合投影マスクは半導体層構造に併せて調整されていなけ
ればならない。この場合不可避的な調整公差により、開
口用として定められた箇所と半導体層構造中の隣接する
各成分との間には安全余裕を維持する必要がある。例え
ばDRAMにおける画像線接触用接触孔として使用され
る開口は、ワード線の規定の縁位置精度に相応した安全
間隔をもって配置されなければならない。
開口を製造するためにフォトマスクを使用することは一
般にに公知である。フォトマスクは、投影マスクを介し
て露光されたフォトレジスト層から製造される。この場
合投影マスクは半導体層構造に併せて調整されていなけ
ればならない。この場合不可避的な調整公差により、開
口用として定められた箇所と半導体層構造中の隣接する
各成分との間には安全余裕を維持する必要がある。例え
ばDRAMにおける画像線接触用接触孔として使用され
る開口は、ワード線の規定の縁位置精度に相応した安全
間隔をもって配置されなければならない。
【0003】接触孔として使用される開口を製造する場
合、隣接する各成分を被覆しまた隣接する各成分と接触
孔内に施された接触部とを絶縁するために使用する不活
性化層内にこの開口を構成するという問題が生じる。従
ってこの開口を製造する場合隣接する各成分の一部がエ
ッチング露出され、これが接触部の完成後に短絡を生じ
るという危険性を有する。
合、隣接する各成分を被覆しまた隣接する各成分と接触
孔内に施された接触部とを絶縁するために使用する不活
性化層内にこの開口を構成するという問題が生じる。従
ってこの開口を製造する場合隣接する各成分の一部がエ
ッチング露出され、これが接触部の完成後に短絡を生じ
るという危険性を有する。
【0004】半導体回路に一層高い集積密度を得ること
を可能にするには、開口が隣接する各成分間の安全間隔
を小さくする必要がある。
を可能にするには、開口が隣接する各成分間の安全間隔
を小さくする必要がある。
【0005】キュスターズ(K.H.Kuesters
)その他の論文「ジャーナル・ドゥ・フィジク(Jou
rnal de Physique)」coll.
C4、Suppl.au n゜=9、 Tome
49、C4−503〜C4−506から、4メガビッ
トDRAMにおける接触孔の自己調整された製法が公知
である。 自己調整された製法を使用することによって、調整公差
を考慮するための安全間隔は小さくされる。公知方法で
は平坦化可能の硼素−燐−珪酸塩−ガラス層を析出させ
る前にエッチングストッパとしての補助層を1層以上施
して、ワード線がエッチング露出するのを阻止する。次
いで接触孔を硼素−燐−珪酸塩−ガラス層にエッチング
構成する。この場合硼素−燐−珪酸塩−ガラスをウエッ
トエッチングすると、極めて大きな側面エッチングが生
じる。硼素−燐−珪酸塩−ガラスのドライエッチングで
は、エッチングストッパに対する硼素−燐−珪酸塩−ガ
ラスのエッチング選択性は限定されることから、ワード
線に対する絶縁性は薄くなる。従ってこの場合には接触
孔の清潔な開口部とワード線上の残存絶縁厚さとの間で
妥協点を見い出さなければならない。
)その他の論文「ジャーナル・ドゥ・フィジク(Jou
rnal de Physique)」coll.
C4、Suppl.au n゜=9、 Tome
49、C4−503〜C4−506から、4メガビッ
トDRAMにおける接触孔の自己調整された製法が公知
である。 自己調整された製法を使用することによって、調整公差
を考慮するための安全間隔は小さくされる。公知方法で
は平坦化可能の硼素−燐−珪酸塩−ガラス層を析出させ
る前にエッチングストッパとしての補助層を1層以上施
して、ワード線がエッチング露出するのを阻止する。次
いで接触孔を硼素−燐−珪酸塩−ガラス層にエッチング
構成する。この場合硼素−燐−珪酸塩−ガラスをウエッ
トエッチングすると、極めて大きな側面エッチングが生
じる。硼素−燐−珪酸塩−ガラスのドライエッチングで
は、エッチングストッパに対する硼素−燐−珪酸塩−ガ
ラスのエッチング選択性は限定されることから、ワード
線に対する絶縁性は薄くなる。従ってこの場合には接触
孔の清潔な開口部とワード線上の残存絶縁厚さとの間で
妥協点を見い出さなければならない。
【0006】
【発明が解決しようとする課題】本発明は、半導体層構
造に開口を製造する他の方法を提供することを課題とし
、この方法はまた隣接する構造物が重なり合う開口にも
適しているものとする。この方法は特に接触孔を製造す
るのに適しているべきである。
造に開口を製造する他の方法を提供することを課題とし
、この方法はまた隣接する構造物が重なり合う開口にも
適しているものとする。この方法は特に接触孔を製造す
るのに適しているべきである。
【0007】
【課題を解決するための手段】この課題は、a) 構
造物上の開口用として定められた箇所に、第1物質から
なる場所保持材を施し、この第1物質はその下に存在す
る構造物に対してまた完成開口に隣接する物質に対して
選択的にエッチング可能であり、b) 場所保持材を
有する構造物に、第1物質が選択的にエッチング可能で
ある第2物質からなる層を全面的に施し、 c) 場所保持材の上方で第2物質からなる層を少な
くとも部分的に除去し、場所保持材を選択的なエッチン
グ処理により除去して、開口を製造する各工程よりなる
、先に記載した形式の方法によって解決される。
造物上の開口用として定められた箇所に、第1物質から
なる場所保持材を施し、この第1物質はその下に存在す
る構造物に対してまた完成開口に隣接する物質に対して
選択的にエッチング可能であり、b) 場所保持材を
有する構造物に、第1物質が選択的にエッチング可能で
ある第2物質からなる層を全面的に施し、 c) 場所保持材の上方で第2物質からなる層を少な
くとも部分的に除去し、場所保持材を選択的なエッチン
グ処理により除去して、開口を製造する各工程よりなる
、先に記載した形式の方法によって解決される。
【0008】
【作用効果】層の開口予定箇所に、層を析出させる前に
場所保持材を施す。この場合場所保持材用の物質は、完
成開口を取り囲む物質に対して選択的にエッチング可能
であるものを選択する。この本発明にとって重要な手段
によって、場所保持材の物質を開口から完全に除去する
ことが保証される。場所保持材を構成する第1物質はそ
の下に存在する構造物に対して選択的にエッチング可能
であることから、エッチング処理により場所保持材を施
す場合に、その下に存在する構造物もまた場所保持材又
は開口に隣接する各成分もエッチングで削り取られるこ
とによって影響を受けることはない。
場所保持材を施す。この場合場所保持材用の物質は、完
成開口を取り囲む物質に対して選択的にエッチング可能
であるものを選択する。この本発明にとって重要な手段
によって、場所保持材の物質を開口から完全に除去する
ことが保証される。場所保持材を構成する第1物質はそ
の下に存在する構造物に対して選択的にエッチング可能
であることから、エッチング処理により場所保持材を施
す場合に、その下に存在する構造物もまた場所保持材又
は開口に隣接する各成分もエッチングで削り取られるこ
とによって影響を受けることはない。
【0009】構造物の表面が第1物質のエッチング処理
での選択性条件を十分に満たしていない場合、少なくと
も開口用として定められた箇所に、第1物質が選択的に
エッチング可能である補助層を施すことは本発明の枠内
に属する。
での選択性条件を十分に満たしていない場合、少なくと
も開口用として定められた箇所に、第1物質が選択的に
エッチング可能である補助層を施すことは本発明の枠内
に属する。
【0010】この方法は半導体層構造に任意の開口を製
造するのに適している。場所保持材用の第1物質の選択
は、層用の第2物質の選択を考慮して、第1物質が第2
物質に対してできる限り良好な選択性をもってエッチン
グ可能であるように行う。例えば第1物質としてポリシ
リコンをまた第2物質としてSiO2を使用するか、又
は第1物質としてSiO2 をまた第2物質としてシリ
コンを使用する。
造するのに適している。場所保持材用の第1物質の選択
は、層用の第2物質の選択を考慮して、第1物質が第2
物質に対してできる限り良好な選択性をもってエッチン
グ可能であるように行う。例えば第1物質としてポリシ
リコンをまた第2物質としてSiO2を使用するか、又
は第1物質としてSiO2 をまた第2物質としてシリ
コンを使用する。
【0011】本方法は特に不活性化層中に接触孔を製造
するのに適している。SiO2 含有物質、例えば硼素
−燐−珪酸塩−ガラスからなる不活性化層の場合、場所
保持材用の第1物質としてはポリシリコンを使用する。 これらの物質は半導体工業において標準的に使用される
ことから、本方法は、その使用をエッチング選択性によ
って全工程で殆ど制限する必要がないという利点を有す
る。
するのに適している。SiO2 含有物質、例えば硼素
−燐−珪酸塩−ガラスからなる不活性化層の場合、場所
保持材用の第1物質としてはポリシリコンを使用する。 これらの物質は半導体工業において標準的に使用される
ことから、本方法は、その使用をエッチング選択性によ
って全工程で殆ど制限する必要がないという利点を有す
る。
【0012】場所保持材はその下に存在する構造物に対
して良好な選択性でエッチング可能であることから、場
所保持材の形及び状態は任意であってよい。特に場所保
持材は隣接する成分と部分的に重なり合っていてよい。 従って本発明方法により、開口特に接触孔を製造する調
整法に比べて場所の節約が達成される。
して良好な選択性でエッチング可能であることから、場
所保持材の形及び状態は任意であってよい。特に場所保
持材は隣接する成分と部分的に重なり合っていてよい。 従って本発明方法により、開口特に接触孔を製造する調
整法に比べて場所の節約が達成される。
【0013】本発明の他の実施態様は他の請求項に記載
されている。
されている。
【0014】
【実施例】次に本発明を1実施例及び図面に基づき詳述
する。
する。
【0015】この実施例では基板1を含む構造物から出
発する。基板1はシリコンからなり、例えばソース領域
、ドレイン領域、チャネル注入及び活性素子分離絶縁構
造物を有する。基板1上には導電路2が配置されている
。導電路2は一般に基板1から絶縁層例えばゲート酸化
物によって分離されている(これは観察をよくするため
に図示されていない)。導電路2は導電性の物質例えば
ドープされたポリシリコンからなる。導電路2は例えば
DRAM内のワード線である。導電路2上には基板1と
は反対側の表面にSiO2 構造物3が配置されている
。SiO2 構造物3及び導電路2は適当な二重層から
同一の構造化工程で製造される。SiO2 構造物3及
び導電路2の側面は側面被覆(いわゆるスペーサ)4を
有する。側面被覆4は例えばSiO2 からなる。これ
はSiO2 層を例えば200nmの厚さで全面的に同
一形状に析出することによって、例えばSi(OC2
H5)4(いわゆるTEOS)を熱分解することによっ
てまた引続きこの層を異方性エチングすることによって
製造される。このエッチングで、隣接する側面被覆4間
の基板1の表面が導電路2を除きエッチング露出される
。基板1の露出した表面は酸化物層5を有する。酸化物
層5は例えば3%HClで900℃で熱酸化することに
よって又はTEOSを熱分解することによって20nm
の厚さで製造される(図1参照)。
発する。基板1はシリコンからなり、例えばソース領域
、ドレイン領域、チャネル注入及び活性素子分離絶縁構
造物を有する。基板1上には導電路2が配置されている
。導電路2は一般に基板1から絶縁層例えばゲート酸化
物によって分離されている(これは観察をよくするため
に図示されていない)。導電路2は導電性の物質例えば
ドープされたポリシリコンからなる。導電路2は例えば
DRAM内のワード線である。導電路2上には基板1と
は反対側の表面にSiO2 構造物3が配置されている
。SiO2 構造物3及び導電路2は適当な二重層から
同一の構造化工程で製造される。SiO2 構造物3及
び導電路2の側面は側面被覆(いわゆるスペーサ)4を
有する。側面被覆4は例えばSiO2 からなる。これ
はSiO2 層を例えば200nmの厚さで全面的に同
一形状に析出することによって、例えばSi(OC2
H5)4(いわゆるTEOS)を熱分解することによっ
てまた引続きこの層を異方性エチングすることによって
製造される。このエッチングで、隣接する側面被覆4間
の基板1の表面が導電路2を除きエッチング露出される
。基板1の露出した表面は酸化物層5を有する。酸化物
層5は例えば3%HClで900℃で熱酸化することに
よって又はTEOSを熱分解することによって20nm
の厚さで製造される(図1参照)。
【0016】基板1、導電路2、SiO2 構造物3、
側面被覆4及び酸化物層5からなる構造物はその表面全
般にSiO2 を有する。この構造物上に全面的に例え
ばポリシリコンからなる層6を施す。この層6は例えば
700nmの厚さを有する。層6はドープされているか
又はドープすることなく析出することができる。ポリシ
リコンはCl2 /Heでの異方性エッチング工程でS
iO2 に対し約30:1の良好な選択性でエッチング
可能な特性を有する。
側面被覆4及び酸化物層5からなる構造物はその表面全
般にSiO2 を有する。この構造物上に全面的に例え
ばポリシリコンからなる層6を施す。この層6は例えば
700nmの厚さを有する。層6はドープされているか
又はドープすることなく析出することができる。ポリシ
リコンはCl2 /Heでの異方性エッチング工程でS
iO2 に対し約30:1の良好な選択性でエッチング
可能な特性を有する。
【0017】層6上にフォトレジスト構造物7を施す。
フォトレジスト構造物7は、開口を施すべき層6の範囲
を被覆する。
を被覆する。
【0018】異方性エッチング工程で層6をフォトレジ
スト構造物7以外の箇所でエッチングする。エッチング
工程としては例えばCl2 /Heでのドライエッチン
グが適している。フォトレジスト構造物7以外の箇所で
SiO2 構造物、側面被覆4及び酸化物層5の各表面
が露出される。ポリシリコンからなる層6を側面被覆4
及び酸化物層5から構成された縁部においても確実に完
全に除去するには、100%過エッチングを行わなけれ
ばならない。使用したエッチング工程はポリシリコン対
SiO2 の選択性が30:1であることから、先に露
出させたSiO2 構造物の損傷を気遣う必要なしに、
この過エッチングを実施することができる。この構造化
工程でポリシリコンからなる層6から場所保持材61が
生じる(図2参照)。
スト構造物7以外の箇所でエッチングする。エッチング
工程としては例えばCl2 /Heでのドライエッチン
グが適している。フォトレジスト構造物7以外の箇所で
SiO2 構造物、側面被覆4及び酸化物層5の各表面
が露出される。ポリシリコンからなる層6を側面被覆4
及び酸化物層5から構成された縁部においても確実に完
全に除去するには、100%過エッチングを行わなけれ
ばならない。使用したエッチング工程はポリシリコン対
SiO2 の選択性が30:1であることから、先に露
出させたSiO2 構造物の損傷を気遣う必要なしに、
この過エッチングを実施することができる。この構造化
工程でポリシリコンからなる層6から場所保持材61が
生じる(図2参照)。
【0019】場所保持材61によって被覆されてない酸
化物層5は、基板表面に対して選択的なエッチング工程
で除去することができる。生じる表面に全面的に例えば
硼素−燐−珪酸塩−ガラスからなる不活性化層8を施す
。不活性化層8は、硼素4.3重量%及び燐4.3重量
%でドープされたTEOSを熱分解することによって例
えば700nmの厚さで施される。
化物層5は、基板表面に対して選択的なエッチング工程
で除去することができる。生じる表面に全面的に例えば
硼素−燐−珪酸塩−ガラスからなる不活性化層8を施す
。不活性化層8は、硼素4.3重量%及び燐4.3重量
%でドープされたTEOSを熱分解することによって例
えば700nmの厚さで施される。
【0020】例えば900℃の温度で例えば40分間流
化処理して、不活性化層8を平坦化する(図3参照)。 その際不活性化層8の厚さは場所保持材61の上方で減
少するが、場所保持材61以外の範囲では一部増大する
。
化処理して、不活性化層8を平坦化する(図3参照)。 その際不活性化層8の厚さは場所保持材61の上方で減
少するが、場所保持材61以外の範囲では一部増大する
。
【0021】半導体ウエハの背面を技術的に不可避にエ
ッチング露出した後(その正面はフォトレジストで保護
されている(図示されていない))、保護フォトレジス
トを除去し、その後不活性化層8を例えば約500nm
にエッチングする。その際少なくとも場所保持材61の
縁部を露出する。湿式化学的エッチングによりポリシリ
コンからなる場所保持材61をエッチング除去する。こ
の場合場所保持材61の箇所に開口62が生じる(図4
参照)。湿式化学エッチングは例えばコリン(4%)を
用いて行う。これはSiO2 含有物質に対して極めて
選択性である。異方性エッチング工程で開口62の範囲
で酸化物層5(図3参照)は除去される(図4参照)。
ッチング露出した後(その正面はフォトレジストで保護
されている(図示されていない))、保護フォトレジス
トを除去し、その後不活性化層8を例えば約500nm
にエッチングする。その際少なくとも場所保持材61の
縁部を露出する。湿式化学的エッチングによりポリシリ
コンからなる場所保持材61をエッチング除去する。こ
の場合場所保持材61の箇所に開口62が生じる(図4
参照)。湿式化学エッチングは例えばコリン(4%)を
用いて行う。これはSiO2 含有物質に対して極めて
選択性である。異方性エッチング工程で開口62の範囲
で酸化物層5(図3参照)は除去される(図4参照)。
【0022】次に開口62に公知方法で例えばビット線
接触用の金属化部を施す(図示されていない)。
接触用の金属化部を施す(図示されていない)。
【0023】本発明方法で必要なエッチング工程はその
都度存在する基板に対して選択的に行う。従ってその都
度の工程で最適の構造化用エッチング時間を調整するこ
とができる。流化工程後場所保持材61上に残存する硼
素−燐−珪酸塩−ガラスの層が厚い場合には、不活性化
層8並びにSiO2 −構造物3の厚さを増加させるこ
とにより導電路2がエッチング露出するのを阻止するこ
とができる。比較的厚い不活性化層8の使用は、開口6
2の近くに生じる不活性化層8の尖端を平坦化するとい
う利点を有する。
都度存在する基板に対して選択的に行う。従ってその都
度の工程で最適の構造化用エッチング時間を調整するこ
とができる。流化工程後場所保持材61上に残存する硼
素−燐−珪酸塩−ガラスの層が厚い場合には、不活性化
層8並びにSiO2 −構造物3の厚さを増加させるこ
とにより導電路2がエッチング露出するのを阻止するこ
とができる。比較的厚い不活性化層8の使用は、開口6
2の近くに生じる不活性化層8の尖端を平坦化するとい
う利点を有する。
【0024】この実施例で使用した各物質、ポリシリコ
ン、酸化珪素及び硼素−燐−珪酸塩−ガラス並びに使用
したエッチング法は半導体工業において標準的なもので
ある。従って本発明による製法は経費をかけることなく
既存の製法に組み込むことができる。
ン、酸化珪素及び硼素−燐−珪酸塩−ガラス並びに使用
したエッチング法は半導体工業において標準的なもので
ある。従って本発明による製法は経費をかけることなく
既存の製法に組み込むことができる。
【図面の簡単な説明】
【図1】場所保持材の製法を示す略示図。
【図2】第2物質からなる層で被覆された場所保持材を
示す図。 【図3】図2中の不活性化層を平坦化した状態を示す図
。 【図4】第2物質からなる層における完成開口を示す図
。 【符号の説明】 1 基板 2 導電路 3 SiO2 構造物 4 側面被覆 5 酸化物層 6 ポシリコン層 7 フォトレジスト構造物 8 不活性化層 61 場所保持材 62 開口
示す図。 【図3】図2中の不活性化層を平坦化した状態を示す図
。 【図4】第2物質からなる層における完成開口を示す図
。 【符号の説明】 1 基板 2 導電路 3 SiO2 構造物 4 側面被覆 5 酸化物層 6 ポシリコン層 7 フォトレジスト構造物 8 不活性化層 61 場所保持材 62 開口
Claims (9)
- 【請求項1】 次の工程、 a) 構造物(1、2、3、4、5)上の開口(62
)用として定められた箇所に、第1物質からなる場所保
持材(61)を施し、この第1物質はその下に存在する
構造物(1、2、3、4、5)に対してまた完成開口(
62)に隣接する物質(3、4、8)に対して選択的に
エッチング可能であり、 b) 場所保持材(61)を有する構造物(1、2、
3、4、5)に、第1物質が選択的にエッチング可能で
ある第2物質からなる層(8)を全面的に施し、c)
場所保持材(61)の上方で第2物質からなる層(8
)を少なくとも部分的に除去し、場所保持材(61)を
選択的なエッチング処理により除去して、開口(62)
を製造する よりなる半導体層構造に開口を製造する方法。 - 【請求項2】 場所保持材(61)上の第2物質から
なる層(8)の除去を、第2物質からなる層(8)を全
面的にエッチングすることによって行うことを特徴とす
る請求項1記載の方法。 - 【請求項3】 第1物質としてポリシリコンをまた第
2物質としてSiO2含有物質を使用することを特徴と
する請求項1又は2記載の方法。 - 【請求項4】 構造物(1、2、3、4)上に場所保
持材(61)を施す前に、少なくとも開口(62)用と
して定められた箇所に、第1物質が選択的にエッチング
可能である補助層(5)を施すことを特徴とする請求項
1ないし3の1つに記載の方法。 - 【請求項5】 開口(62)の範囲内の場所保持材(
61)を除去した後、その補助層(5)を異方性エッチ
ングにより除去することを特徴とする請求項4記載の方
法。 - 【請求項6】 構造物(1、2、3、4、5)がその
表面に丘陵部を有し、場所保持材(61)を隣接する丘
陵部間で、これが丘陵部と側方で重なり合うように施す
ことを特徴とする請求項1ないし5の1つに記載の方法
。 - 【請求項7】 次の工程、 a) その表面に丘陵部を有する構造物(1、2、3
、4、5)上に第1物質からなる層(6)を施し、b)
第1物質からなる層(6)上で開口(62)用とし
て定められた箇所にフォトレジスト構造物(7)を施し
、 c) 第1物質からなる層(6)のフォトレジスト構
造物によって被覆されていない部分を完全に除去し、こ
れにより場所保持材(61)を生ぜしめ、d) フォ
トレジスト構造物(7)を除去した後、第2物質からな
る層(8)を施す よりなることを特徴とする請求項6記載の方法。 - 【請求項8】 請求項1ないし7の1つに記載の方法
を使用することを特徴とする集積回路内の重ね接触用接
触孔の製法。 - 【請求項9】 請求項1ないし7の1つに記載の方法
を使用することを特徴とするDRAMにおけるビット線
接触用接触孔の製法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4013629.9 | 1990-04-27 | ||
DE4013629 | 1990-04-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04229616A true JPH04229616A (ja) | 1992-08-19 |
Family
ID=6405306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3119177A Withdrawn JPH04229616A (ja) | 1990-04-27 | 1991-04-22 | 半導体層構造に開口を製造する方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5270236A (ja) |
EP (1) | EP0453644B1 (ja) |
JP (1) | JPH04229616A (ja) |
DE (1) | DE59009067D1 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5485019A (en) * | 1992-02-05 | 1996-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
US5434451A (en) * | 1993-01-19 | 1995-07-18 | International Business Machines Corporation | Tungsten liner process for simultaneous formation of integral contact studs and interconnect lines |
JPH088209A (ja) * | 1994-01-10 | 1996-01-12 | Cypress Semiconductor Corp | 半導体装置の製造のための除去されるポストの処理方法 |
US6297110B1 (en) * | 1994-07-29 | 2001-10-02 | Stmicroelectronics, Inc. | Method of forming a contact in an integrated circuit |
US5652084A (en) * | 1994-12-22 | 1997-07-29 | Cypress Semiconductor Corporation | Method for reduced pitch lithography |
KR100200297B1 (ko) * | 1995-06-30 | 1999-06-15 | 김영환 | 반도체 소자의 콘택홀 형성방법 |
US5723381A (en) * | 1995-09-27 | 1998-03-03 | Siemens Aktiengesellschaft | Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud |
US5834159A (en) * | 1996-04-22 | 1998-11-10 | Advanced Micro Devices, Inc. | Image reversal technique for forming small structures in integrated circuits |
US5888897A (en) * | 1996-10-31 | 1999-03-30 | Intel Corporation | Process for forming an integrated structure comprising a self-aligned via/contact and interconnect |
KR100214524B1 (ko) * | 1996-11-27 | 1999-08-02 | 구본준 | 반도체 메모리 소자의 제조방법 |
US6033977A (en) * | 1997-06-30 | 2000-03-07 | Siemens Aktiengesellschaft | Dual damascene structure |
US6004870A (en) * | 1997-08-26 | 1999-12-21 | Texas Instruments Incorporated | Method for forming a self-aligned contact |
US5930659A (en) * | 1997-12-05 | 1999-07-27 | Advanced Microdevices, Inc. | Forming minimal size spaces in integrated circuit conductive lines |
TW406369B (en) * | 1998-12-18 | 2000-09-21 | United Microelectronics Corp | Method for manufacturing damascene |
US6180508B1 (en) | 1999-09-02 | 2001-01-30 | Micron Technology, Inc. | Methods of fabricating buried digit lines and semiconductor devices including same |
US6482748B1 (en) * | 1999-09-03 | 2002-11-19 | Taiwan Semiconductor Manufacturing Company | Poly gate silicide inspection by back end etching |
US6287952B1 (en) | 1999-12-28 | 2001-09-11 | Agere Systems Guardian Corp. | Method of etching self-aligned vias to metal using a silicon nitride spacer |
US6261924B1 (en) | 2000-01-21 | 2001-07-17 | Infineon Technologies Ag | Maskless process for self-aligned contacts |
US8940634B2 (en) | 2011-06-29 | 2015-01-27 | International Business Machines Corporation | Overlapping contacts for semiconductor device |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59229876A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
JPS618945A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体集積回路装置 |
KR890004962B1 (ko) * | 1985-02-08 | 1989-12-02 | 가부시끼가이샤 도오시바 | 반도체장치 및 그 제조방법 |
JPS6286853A (ja) * | 1985-10-14 | 1987-04-21 | Fujitsu Ltd | 半導体装置の製造方法 |
DE3576610D1 (de) * | 1985-12-06 | 1990-04-19 | Ibm | Verfahren zum herstellen eines voellig selbstjustierten feldeffekttransistors. |
US4826781A (en) * | 1986-03-04 | 1989-05-02 | Seiko Epson Corporation | Semiconductor device and method of preparation |
JPH0787195B2 (ja) * | 1987-10-22 | 1995-09-20 | 三菱電機株式会社 | ショットキゲート電界効果トランジスタの製造方法 |
JPH01155656A (ja) * | 1987-12-14 | 1989-06-19 | Hitachi Ltd | 半導体記憶装置 |
JP2597396B2 (ja) * | 1988-12-21 | 1997-04-02 | ローム株式会社 | シリコーンゴム膜のパターン形成方法 |
US4992394A (en) * | 1989-07-31 | 1991-02-12 | At&T Bell Laboratories | Self aligned registration marks for integrated circuit fabrication |
KR960002078B1 (ko) * | 1989-12-29 | 1996-02-10 | 샤프 가부시끼가이샤 | 반도체메모리의 제조방법 |
JPH1155656A (ja) * | 1997-08-06 | 1999-02-26 | Matsushita Electric Ind Co Ltd | 車両側方監視装置 |
-
1990
- 1990-12-05 EP EP90123355A patent/EP0453644B1/de not_active Expired - Lifetime
- 1990-12-05 DE DE59009067T patent/DE59009067D1/de not_active Expired - Fee Related
-
1991
- 1991-04-22 JP JP3119177A patent/JPH04229616A/ja not_active Withdrawn
- 1991-04-26 US US07/692,257 patent/US5270236A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0453644A2 (de) | 1991-10-30 |
DE59009067D1 (de) | 1995-06-14 |
EP0453644A3 (en) | 1993-01-07 |
US5270236A (en) | 1993-12-14 |
EP0453644B1 (de) | 1995-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4822749A (en) | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten | |
JPH04229616A (ja) | 半導体層構造に開口を製造する方法 | |
JPS6249750B2 (ja) | ||
JPH03138934A (ja) | 異なる深さを有する窓のエッチング法 | |
US6689664B2 (en) | Transistor fabrication method | |
JPS5826184B2 (ja) | ゼツエンゲ−トデンカイコウカトランジスタノ セイゾウホウホウ | |
US4937657A (en) | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten | |
JPH0677428A (ja) | 半導体記憶装置及びその製造方法 | |
US5939758A (en) | Semiconductor device with gate electrodes having conductive films | |
JP2001085683A (ja) | 半導体装置及びその製造方法 | |
JPH10189709A (ja) | 集積回路装置の製造方法 | |
US5620911A (en) | Method for fabricating a metal field effect transistor having a recessed gate | |
JPS62117329A (ja) | 半導体装置の製造方法 | |
JP2641856B2 (ja) | 半導体装置の製造方法 | |
US6020267A (en) | Method for forming local interconnect metal structures via the addition of a titanium nitride anti-reflective coating | |
US6544852B1 (en) | Method of fabricating semiconductor device | |
JPH01144671A (ja) | 半導体メモリ装置の製造方法 | |
JPH08330252A (ja) | 半導体装置の製造方法 | |
JP2003046085A (ja) | 半導体装置及びその製造方法 | |
JP2993039B2 (ja) | 能動層積層素子 | |
JPH05198571A (ja) | 半導体装置及びその製造方法 | |
JPS61214537A (ja) | 半導体装置の製造方法 | |
JPH0481323B2 (ja) | ||
JPS59155126A (ja) | 半導体装置の製造方法 | |
JPH0358531B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |