JPH03138934A - 異なる深さを有する窓のエッチング法 - Google Patents

異なる深さを有する窓のエッチング法

Info

Publication number
JPH03138934A
JPH03138934A JP2272494A JP27249490A JPH03138934A JP H03138934 A JPH03138934 A JP H03138934A JP 2272494 A JP2272494 A JP 2272494A JP 27249490 A JP27249490 A JP 27249490A JP H03138934 A JPH03138934 A JP H03138934A
Authority
JP
Japan
Prior art keywords
window
etching
dielectric
substrate
windows
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2272494A
Other languages
English (en)
Inventor
Chih-Yuan Lu
チー―ユアン ル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH03138934A publication Critical patent/JPH03138934A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/97Specified etch stop material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 反権光更 本発明は異なる深さの窓を有する集積回路の製作方法に
係る。
本且皿立l見 集積回路技術は最も技術的に複雑なシリコン集積回路の
いくつかの要素が、1ミクロン以下の寸法をもつ点まで
進歩した。当業者には容易に認識されるであろうが、こ
の小さな寸法により、単一のシリコンウェハ上の単位面
積当りに比較的多数のデバイスが製作され、多数の要素
をもつ回路の製作が容易になる。
デバイスは基板上の誘電体層中に形成された一般に窓と
よばれる開口を通して、通常電気的接触が得られる。“
基板”とよばれる用語は、別の材料の下にありそれを支
える材料を意味するのに用いられる。しかし、デバイス
の数が増すとともに、デバイスへの電気的接触に伴う困
難も増す。なぜならば、できるだけ小さな電気的接触面
積を作る必要があり、多数の接触が必要だからである。
サブミクロンウェハレベルにおける電気的接触の一作成
方法は、それぞれのレベルの相互接続がたとえば酸化物
である誘電体層の上にある。いくつかのレベルのメタラ
イゼーションを用いる。しかし、誘電体上に金属相互接
続を置くことは、一般にメタライゼーションを行う前に
、誘電体層を平坦化することを必要とする。従って、こ
の方法は電気的接続作成の間層を簡単化するが、以下の
考察から明らかになるであろう別の問題を発生させる。
ゲート接触用の窓及びソース及びドレイン接触用の窓は
、一般に同時に誘電体層を通してエツチングされる。し
かし、ゲートの最上部は、ソース及びドレイン領域より
基板から離れている。従って、ゲート上の平坦化された
誘電体の高さは、ソース及びドレイン領域上の平坦化さ
れた誘電体より小さい。高さの差はたとえば500nm
ないし800r2mにもなりうる。従って、ソース及び
ドレイン領域へ誘電体を貫いてエツチングするために。
ゲートの過剰エッチンングが起る。更に、ソース及びド
レイン領域へすべての窓をあけることに厳密さが必要に
なり、誘電体層厚の不均一さを補償するため、ソース及
びドレイン領域のわずかな過剰エツチングが必要となり
、それとともにすべての窓の開口を確実にするため、エ
ツチングプロセスの不均一性を補償する必要がある。ソ
ース及びドレイン領域の過剰エッチは必然的にゲート窓
も過剰エッチする。
しかし、ゲート構造の許容しうる過剰エツチングには、
しばしば制限がある。たとえば、自己整合シリサイド、
すなわちサリサイドは導電率を増すため、ゲート構造中
のポリシリコン上でしばしば用いられる。サリサイドは
典型的な場合約40nmないし1100nの厚さで、サ
リサイドの有益な特性を保持するため、エツチングプロ
セス中その50パ一セント以上が除去されてはならない
。ソース及びドレイン窓の開口を確実にするため、誘電
体の典型的な過剰エッチは、約50パーセントである。
これらの3つの条件は、窓のエツチングが誘電体対シリ
サイドエッチの比が、少くとも約30=1、好ましくは
6o:1の選択性をもっことを必要とする。この程度の
選択性をもつエツチングは、手におえない仕事となるこ
とを、当業者は認識するであろう。もちろん、もしゲー
ト構造がすべて多結晶シリコンなら、すなわちポリシリ
コンの著しい過剰エッチが好ましくないなら、同様の考
えが適用される。
そのような高い選択性のエツチングを見出す別の方法は
、ゲート電極の最上部を、窒化物のような絶縁層で被覆
することである。しかし、この方式は窒化物対酸化物エ
ッチ選択性が一般に、たとえば2:工ないしS:1と大
きくなく1通常選択性が大きくなるとともに、ウェハ上
での均一性が小さくなるため不利である。最後のパラグ
ラフで述べたように、より大きなエツチングの選択性が
望ましい。
加えて、多くのリンドープ誘電体は汚染物質を捕獲し、
窒化物は捕獲プロセスの有効性を損う可能性がある。
本1凱坐l玲 集積回路製作の方法が述べられる。その方法において、
基板の選択された部分を露出するため、異なる深さの窓
があけられる。その方法は基板上に誘電体材料のプレー
ナ層を形成し、基板の一部分を露出する第1の窓を形成
するため、誘電体材料をエツチングし、第2の窓を部分
的にエツチングし、第1の窓の底に導電性材料を堆積さ
せ、第2の窓があくまで前記vi誘電体エツチング、す
なわち前記基板の一部を露出させることによる。第2の
窓は第1の窓より深い。堆積させた導電性材料は誘電体
材料に対して、高いエツチング選択性をもつ。エツチン
グの選択性は第1の窓の底で、材料の著しい過剰エツチ
ングを防止する。好ましい一実施例において、第1及び
第2の窓はフィールド酸化物上のゲートランナの選択さ
れた部分及びソース/ドレイン領域の選択された部分を
、それぞれ露出させる。別の好ましい実施例において、
堆積させた材料は金属である。
毘星至尺り 製作の中間段階における本発明に従い製作される集積回
路の断面図が第1図に描かれている。示されているのは
、基板1及びその上に配置されたゲート電極3;ソース
及びドレイン領域5.フィールド酸化物領域7;フィー
ルド酸化物領域上のゲートランナ9;誘電体層11;及
びフォトレジスト13である。
描かれているように、ソース及びドレイン領域はゲート
を極構造の反対側にある。ゲート構造3は絶縁性の偲壁
31.ポリシリコン層33及びシリサイド層35を有す
る0層33及び35は基板上にJll1次配置される。
すなわち1層33は層35より基板に近い、ゲートラン
ナは要素41,43及び45を有し、それらはそれぞれ
ゲートの要素31.33及び35と類似である。描かれ
ているゲートランナは図の面の上か下のいずれかにある
(図示されていない)もう1つのデバイスに接続されて
いる。
描かれている構造は当業者には周知の技術で製作され、
従って詳細に述べる必要はない。たとえば、誘電体材料
のプレーナ層の形成は、材料を堆積させ、周知の技術で
それを平坦化することにより行える。その最も厚い点に
おいて、誘電体層11は約1200nmの厚さである。
誘電体はその最も薄い点で、約500nmの厚さである
。明らかなように、誘電体材料はゲートランナ上よりソ
ース/ドレイン領域上で厚い。典型的な場合、それはシ
リカを基本としたガラスである。ゲート上のシリサイド
は通常の技術で形成され、約60nmの厚さである。当
業者には容易に認識されるように、他の厚さ及び材料を
用いてもよい。
しかし、製作工程についての以下の点は、より詳細に注
意する必要がある。#A準的なりソグラフィ技術を用い
てレジスト中に電極用の窓をあけた後、適度な酸化物対
シリサイド選択性をもつ標準的なエツチングで、誘電体
のエツチングを始める。適度な選択性は1゜:1ないし
15:1である。この窓エツチングは、ゲートランナ上
の第1の窓があくまで続く。最終的にソース/ドレイン
領域を露出させる第2の窓が、部分的にエツチングされ
る。終了点は周知の技術を用いて検出される。すべての
ゲートランナ上のすべての窓が完全に確実に開くように
、ある程度の過剰エツチングが望ましい、過剰エッチの
量はシリサイドのわずか20nmないし30nrnがよ
く、シリサイドの全量の半分以下である。シリサイドを
わずかな量過剰エツチングしても、異なる深さ及びエツ
チングの選択性を考えると、ソース及びドレイン領域へ
のいずれの窓もあくことにはならない。
次に、ゲートランナの露出した部分、すなわち第1の窓
の底に、金属又は他の導電性材料を選択的に堆積させる
。当業者に周知の技術を用いて容易に選択的に堆積でき
る典型的な金属はタングステンである。タングステンの
厚さの選択は厳密さを要せず、20nmないし50nm
の厚さの層で十分である。
ゲートランナ及びソース/ドレイン領域の両方の上への
選択的な堆積に比べ、ゲートランナ上へのタングステン
の選択的な堆積は、いくつかの利点をもつ、第1に、低
接触抵抗とソース/ドレイン領域の低接合漏れに対する
要件を、同時に満たすことは難しい。接合漏れの問題は
、ゲートランナには存在しない、第2に、タングステン
は窓製作を完了させるために用いられる酸化物エツチン
グに対し、非常に高い選択性をもつ。従って、ソース/
ドレイン領域用に第2の窓をあけるためにエツチングを
続ける時、タングステンは非常に有効なゲートランナの
エッチ停止の働きをし、ゲート構造が更にエツチングさ
れるのを防止する。
タングステンの堆積が完了した後、ソース/ドレイン領
域用の第2の窓のエツチングを始め、第2図に描かれた
構造が最終的に得られる。描かれているように、第1図
中の要素に加え、ゲートランナ及びメタライゼーション
25の上に、タングステンHI23がある。
明らかなように、メタライゼーションの前の第2の窓に
より、ソース/ドレイン領域が露出される。すべての窓
へのメタライゼーション25は、当業者には周知の技術
を用いて行われる。
ここで述べた実施例に代るものも考えられる。たとえば
、約1500nmと幾分厚い誘電体層を堆積させてもよ
く、ゲートランナ用の第1の窓を、窓フォトレジストを
上にのせエツチングした後、窓のエツチングを停止し。
フォトレジストを除去する。次にウェハを選択的なタン
グステン堆積容器に入れ、ゲートランナの露出した窓領
域上に、タングステンを選択的に堆積させる。次に、ウ
ェハを酸化容器に戻し、窓形成を完了する。非マスクエ
ッチで最後の酸化物エッチを行うが、最初の誘電体の厚
さは、もしフォトレジストが先に述べたように、最後の
エツチング用に残っているならば、最後の酸化物の厚さ
がそのままであったのと同じであるよう十分である。他
の実施例では、誘電体層が所望の厚さに平坦化された後
、たとえば20nmないし30nmのシリコン窒化物の
薄い層を堆積させる。次に、シリコン窒化物すなわち第
2の誘電体層をリソグラフィでパターン形成し、フォト
レジストマスクを用いて1選択的にエツチングする。窒
化物層がエツチングされた後、エツチングの化学を第1
の誘電体層をエツチングするエツチングの化学に変える
。このエツチングの化学はゲートランナ上のすべての窓
開口ができるまで続けられる。次に、フォトレジストを
除去し、ウェハを選択的タングステン堆積容器中に置く
、タングステンは窓開口により露出されたゲートランナ
の一部分上に。
選択的に堆積させる。タングステン堆積の後、窒化物を
エッチマスクとして用いて、窓エツチングを続ける。も
ちろん、選択的なタングステンはゲートランナ窓中のエ
ッチ停止の働きをする。もし必要なら、窒化物層はソー
ス/ドレイン領域中の窓があいた後、除去できる。
浅い方の底、すなわち第1の窓中に金属を堆積させる必
要はない1選択的に堆積でき、誘電体に対して高い選択
性をもつ任意の導電性材料を、堆積させられる。当業者
には他の変形も容易に考えられるであろう。
【図面の簡単な説明】
第1図及び第2図は、本発明の方法に従う製作の中間段
階における集積回路のデバイスの新面図である。 [主要部分の符号の説明] ■・・・・・・・・・・・ ・基板 3・・・・・・・・・ ・・・・・ ・・・・・・・・
 ゲート電極5・・ ・・・・・・・・・・・・・・・
・・・・・・ ドレイン領域7・・・・・・・・・・・
・・・・・・・フィールド酸化領域11・・・・・・・
・・・・・・ ・  ・・・・・・誘電体層13・・・
・・・・・・・・・・・・・・・・・ フォトレジスト
33・・・・・・・・・・・・・・・・・・・ ポリシ
リコン35・・・・・・・・・・・・・・・・ ・・・
・シリサイド層IG IG

Claims (1)

  1. 【特許請求の範囲】 1、基板の選択された部分を露出させる ため、異なる高さの窓があけられる集積回路の製作方法
    において、 基板上に誘電体材料(11)のプレーナ層 を形成する工程; 前記基板の一部を露出させる第1の窓をあ け、第2の窓を部分的にエッチングするため、前記誘電
    体材料(11)をエッチングする工程; 前記第1の窓の底に導電性材料(23)を 選択的に堆積させ、前記材料(23)は前記誘電体(1
    1)に対して高いエッチ選択性をもつ工程;及び 前記第2の窓をあけるため、前記誘電体 (11)をエッチングし、前記第2の窓は前記第1の窓
    より深く、前記基板(1)の一部分を更に露出させる工
    程が含まれることを特徴とする方法。 2、請求項1に記載の方法において、前 記基板はフィールド酸化物(7)のゲートランナ(9)
    とソース及びドレイン領域(5)を含むデバイス領域を
    含み、前記誘電体材料(11)は前記ゲートランナ(9
    )上より前記ソース及びドレイン領域上で厚く、前記第
    1の窓はゲートランナとソース及びドレイン領域(5)
    を露出させる第2の窓を露出させる方法。 3、請求項2に記載の方法において、前記選択的に堆積
    させる材料(23)は金属から成る方法。 4、請求項3に記載の方法において、前記金属はタング
    ステンから成る方法。 5、請求項1に記載の方法において、前記誘電体はシリ
    コン酸化物から成る方法。 6、請求項5に記載の方法において、前記シリコン酸化
    物の前記エッチングの前に、前記シリコン酸化物上にシ
    リコン窒化物の層を堆積させ、パターン形成する工程が
    更に含まれる方法。
JP2272494A 1989-10-12 1990-10-12 異なる深さを有する窓のエッチング法 Pending JPH03138934A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/420,788 US4933297A (en) 1989-10-12 1989-10-12 Method for etching windows having different depths
US420,788 1989-10-12

Publications (1)

Publication Number Publication Date
JPH03138934A true JPH03138934A (ja) 1991-06-13

Family

ID=23667847

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2272494A Pending JPH03138934A (ja) 1989-10-12 1990-10-12 異なる深さを有する窓のエッチング法

Country Status (3)

Country Link
US (1) US4933297A (ja)
EP (1) EP0426305A1 (ja)
JP (1) JPH03138934A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661193A (ja) * 1992-04-16 1994-03-04 Micron Technol Inc 半導体ウエーハを処理する方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055423A (en) * 1987-12-28 1991-10-08 Texas Instruments Incorporated Planarized selective tungsten metallization system
JP2578193B2 (ja) * 1989-02-01 1997-02-05 沖電気工業株式会社 半導体素子の製造方法
US5026666A (en) * 1989-12-28 1991-06-25 At&T Bell Laboratories Method of making integrated circuits having a planarized dielectric
JP2892421B2 (ja) * 1990-02-27 1999-05-17 沖電気工業株式会社 半導体素子の製造方法
US5086017A (en) * 1991-03-21 1992-02-04 Industrial Technology Research Institute Self aligned silicide process for gate/runner without extra masking
KR940010197A (ko) * 1992-10-13 1994-05-24 김광호 반도체 장치의 제조방법
US5766552A (en) * 1993-04-20 1998-06-16 Actimed Laboratories, Inc. Apparatus for red blood cell separation
US5660798A (en) * 1993-04-20 1997-08-26 Actimed Laboratories, Inc. Apparatus for red blood cell separation
US5933756A (en) * 1995-10-18 1999-08-03 Ricoh Company, Ltd. Fabrication process of a semiconductor device having a multilayered interconnection structure
TW399266B (en) * 1997-02-04 2000-07-21 Winbond Electronics Corp Method for etching contact windows
JP3102405B2 (ja) * 1998-02-13 2000-10-23 日本電気株式会社 半導体装置の製造方法
US6197639B1 (en) * 1998-07-13 2001-03-06 Samsung Electronics Co., Ltd. Method for manufacturing NOR-type flash memory device
JP2000188332A (ja) * 1998-12-22 2000-07-04 Seiko Epson Corp 半導体装置及びその製造方法
US7701015B2 (en) * 2003-12-16 2010-04-20 International Business Machines Corporation Bipolar and CMOS integration with reduced contact height
US7528065B2 (en) * 2006-01-17 2009-05-05 International Business Machines Corporation Structure and method for MOSFET gate electrode landing pad
US8574980B2 (en) * 2007-04-27 2013-11-05 Texas Instruments Incorporated Method of forming fully silicided NMOS and PMOS semiconductor devices having independent polysilicon gate thicknesses, and related device
US7642153B2 (en) * 2007-10-23 2010-01-05 Texas Instruments Incorporated Methods for forming gate electrodes for integrated circuits

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3810795A (en) * 1972-06-30 1974-05-14 Ibm Method for making self-aligning structure for charge-coupled and bucket brigade devices
US4455737A (en) * 1978-05-26 1984-06-26 Rockwell International Corporation Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines
US4392150A (en) * 1980-10-27 1983-07-05 National Semiconductor Corporation MOS Integrated circuit having refractory metal or metal silicide interconnect layer
US4382827A (en) * 1981-04-27 1983-05-10 Ncr Corporation Silicon nitride S/D ion implant mask in CMOS device fabrication
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
US4569122A (en) * 1983-03-09 1986-02-11 Advanced Micro Devices, Inc. Method of forming a low resistance quasi-buried contact
JPS6065545A (ja) * 1983-09-21 1985-04-15 Hitachi Micro Comput Eng Ltd 半導体装置の製造方法
KR940006668B1 (ko) * 1984-11-22 1994-07-25 가부시끼가이샤 히다찌세이사꾸쇼 반도체 집적회로 장치의 제조방법
US4767724A (en) * 1986-03-27 1988-08-30 General Electric Company Unframed via interconnection with dielectric etch stop
JPS63133551A (ja) * 1986-11-26 1988-06-06 Agency Of Ind Science & Technol 半導体装置の製造方法
JPS63133550A (ja) * 1986-11-26 1988-06-06 Agency Of Ind Science & Technol 半導体装置の製造方法
US4824521A (en) * 1987-04-01 1989-04-25 Fairchild Semiconductor Corporation Planarization of metal pillars on uneven substrates
JPS6411346A (en) * 1987-07-03 1989-01-13 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661193A (ja) * 1992-04-16 1994-03-04 Micron Technol Inc 半導体ウエーハを処理する方法

Also Published As

Publication number Publication date
US4933297A (en) 1990-06-12
EP0426305A1 (en) 1991-05-08

Similar Documents

Publication Publication Date Title
US5514622A (en) Method for the formation of interconnects and landing pads having a thin, conductive film underlying the plug or an associated contact of via hole
JP2622059B2 (ja) 半導体集積回路の製造方法
US5840624A (en) Reduction of via over etching for borderless contacts
EP0540446B1 (en) Self-aligned contact studs for semiconductor structures
US4933297A (en) Method for etching windows having different depths
EP0534631B1 (en) Method of forming vias structure obtained
KR100287009B1 (ko) 폴리사이드선 및 불순물 영역 각각이 깊이가 상이한 컨택홀에 노출되는 반도체 장치 제조 방법
KR100277377B1 (ko) 콘택트홀/스루홀의형성방법
US5989987A (en) Method of forming a self-aligned contact in semiconductor fabrications
US5994228A (en) Method of fabricating contact holes in high density integrated circuits using taper contact and self-aligned etching processes
KR0180287B1 (ko) 반도체장치의 배선구조 및 그의 제조방법
JP3321864B2 (ja) 半導体装置とその製法
JPH07202201A (ja) 電界効果型トランジスタの製造方法
US5895269A (en) Methods for preventing deleterious punch-through during local interconnect formation
US5904559A (en) Three dimensional contact or via structure with multiple sidewall contacts
EP0423973B1 (en) Silicide gate level runners
JP2002050702A (ja) 半導体装置
JPH03200330A (ja) 半導体装置の製造方法
JPH09129730A (ja) 半導体装置の製造方法
JPH06151456A (ja) 半導体装置およびその製造方法
JP2000133705A (ja) 半導体装置の製造方法
JPH05226333A (ja) 半導体装置の製造方法
JPH1041505A (ja) 半導体装置の製造方法
KR0124646B1 (ko) 반도체 장치의 금속막 제조방법
KR0175518B1 (ko) 반도체 소자에서의 금속배선의 구조 및 그 제조 방법