JP2000133705A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2000133705A
JP2000133705A JP10300780A JP30078098A JP2000133705A JP 2000133705 A JP2000133705 A JP 2000133705A JP 10300780 A JP10300780 A JP 10300780A JP 30078098 A JP30078098 A JP 30078098A JP 2000133705 A JP2000133705 A JP 2000133705A
Authority
JP
Japan
Prior art keywords
wiring
nitride film
forming
film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10300780A
Other languages
English (en)
Inventor
Akira Inoue
顕 井上
Masayuki Hamada
昌幸 浜田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP10300780A priority Critical patent/JP2000133705A/ja
Priority to KR1019990045525A priority patent/KR100316681B1/ko
Publication of JP2000133705A publication Critical patent/JP2000133705A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 サリサイド処理を有する半導体装置の製造方
法に関し、深さが大きく異なるコンタクトを同時に開口
し、良好なコンタクトの電気特性を有した半導体装置を
提供する。 【解決手段】 フィールド酸化膜201、ゲート電極2
02をパターンニングして順次形成する。ついで、酸化
膜を全面に形成した後、ゲート電極の側壁にサイドウォ
ール203、拡散層204を順次形成する。そしてゲー
ト電極202にコバルト等をスパッタ処理し、その後第
1の窒化膜を全面に形成し、第1の層間膜205を形成
して、CMP法により平坦化する。更に、上層の配線2
06に、第2の窒化膜210を全面に形成し、そしてコ
ンタクトを開口する場所の第2の窒化膜210を除去す
る。そして、ゲート電極202および配線206上の第
1の窒化膜および第2の窒化膜210に達するコンタク
トを開口し、次に、ゲート電極202および配線206
上に達するコンタクトを上記窒化膜をエッチングするこ
とで同時に開口する。

Description

【発明の詳細な説明】
【0001】
【発明が属する技術分野】本発明は、半導体装置の製造
方法に関し、深さが大きく異なるコンタクトを同時に開
口させ、良好なコンタクトの電気特性を有した半導体装
置の製造方法に関する。
【0002】
【従来の技術】半導体装置の製造方法の一つとして知ら
れる従来のコンタクト形成プロセスを図3に示した縦断
面図を参照して説明する。
【0003】図3の縦断面図は、以下のような製造方法
で行った後の状態を示している。
【0004】シリコン基板上に素子分離領域として既知
の手法でフィールド酸化膜301、ゲート電極302を
パターンニングして順次形成する。ついで、酸化膜を全
面に形成した後、既知の手法で酸化膜をドライエッチバ
ック法により、エッチバックして、ゲート電極302の
側壁にサイドウォール303を形成する。
【0005】次に、既知の手法イオン注入と熱処理によ
り拡散層304を形成したのち、第1の層間膜305を
形成して、既知の平坦化法であるCMP法により第1の
層間膜305を平坦化する。平坦化したなら、上層配線
となる膜を堆積して既知の手法でパターニングして配線
306を形成する。さらに第2の層間膜307を堆積し
て、再度、CMP法により第2の層間膜307を平坦化
する。その上に、既知の方法であるフォトリソグラフィ
ー法によりコンタクトの開口のためにレジスト(図示せ
ず)をパターニングして、ドライエッチング法によりコ
ンタクト308を開口して、その後、レジストを剥離す
る。
【0006】また、他の半導体装置の製造方法の一つと
して知られる従来のコンタクト形成プロセスを図4に示
した縦断面図を参照して説明する。
【0007】図4の縦断面図は、上述の図3に説明した
手法と拡散層404(304)を形成した所までは同様
のプロセスを行っている。図3に説明した手法と異なる
所は、拡散層404を形成した後、窒化膜409を全面
に形成する方法に特徴がある。その後のプロセスは図3
で説明した手法と同様である。このように拡散層404
を形成した後に窒化膜409を形成することで図4
(a)〜図4(b)に示したようにゲート電極402上
にコンタクト408を開口する程度の段差を有している
場合には、充分なプロセスマージンをもって拡散層40
4上とゲート電極402上を同時にコンタクト408を
開口することが可能である。この場合、酸化膜(層間
膜)に対する窒化膜409のドライエッチングの選択比
を高めることで、一旦、図4(a)のように窒化膜40
9までコンタクトを開口して、その後、窒化膜409を
エッチングすることにより図4(b)に示すようにコン
タクト408の深さが異なる場合においてもコンタクト
408の開口が可能となる。
【0008】
【発明が解決しようとする課題】しかし、デバイスの微
細化、高集積化が進むにつれて、さらに深さの大きく異
なるコンタクトを開口することが必要となり、問題が生
じてきた。
【0009】図3に説明した従来のコンタクト形成プロ
セスの場合には、コンタクトを開口すると、上層配線で
ある配線306上に達するコンタクトは、拡散層上に達
するコンタクトを開口している間に、上層の配線306
上のコンタクトのエッチングが早く終了するため、コン
タクトのエッチングの間に配線306がエッチングされ
たり、配線306を抜けてコンタクトが開口されてしま
う。このような状態でコンタクトが開口されてしまう
と、コンタクト部の断線やコンタクト抵抗の増加を招
き、良好な電気特性が得られないこととなってしまう。
【0010】また、もう一つの従来のコンタクト形成プ
ロセスでは、図4(c)に示しているような上層の配線
406に達するコンタクトでは、深さの大きく異なるコ
ンタクトを開口することが必要となり、拡散層404、
ゲート電極402および配線406を同時に開口するこ
とは困難であった。
【0011】これらのことから、深さの大きく異なるコ
ンタクトを同時に開口できる方法が望まれており、配線
の上面に窒化膜等を形成する点が従来知られていた。
【0012】ところが、サリサイドプロセスを実行する
DRAM/Logic混載の製品では、配線上に窒化膜
が形成されている場合には、その配線上にサリサイド処
理することができないという問題があった。
【0013】本発明は、特にサリサイドプロセスを有す
る半導体の製造方法において、深さが大きく異なるコン
タクトを同時に形成し、良好な電気特性を有する半導体
装置を製造できる製造方法を提供することを目的とす
る。
【0014】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、次のように
構成した。
【0015】すなわち、第1の下層配線となる層を形成
してパターニングを行い下層配線を形成する工程と、前
記下層配線上に第1の窒化膜を全面に形成する工程と、
窒化膜上に第1の層間膜を形成する工程と、第1の層間
膜に第2の上層配線となる層を形成してパターニングを
行い上層配線を形成する工程と、上層配線に第2の窒化
膜を全面に形成する工程と、第2の窒化膜をパターニン
グして前記下層配線に達するコンタクトが開口される部
分の第2の窒化膜を除去する工程と、第2の層間膜を形
成する工程と、前記下層配線上と前記上層配線上の前記
第1の窒化膜と前記第2の窒化膜に達するコンタクトを
同時に開口する工程と、前記下層配線上部と前記上層配
線上部の前記第1の窒化膜と前記第2の窒化膜を同時に
エッチングして前記下層配線と前記上層配線に達するコ
ンタクトを同時に開口することを含むこととして半導体
装置の製造方法を構成した。
【0016】また、第1の下層配線となる層を形成する
工程と、第1の窒化膜を全面に形成する工程と、前記第
1の下層配線となる層と前記第1の窒化膜を同時にパタ
ーニングして下層配線と前記第1の窒化膜からなる2層
構造を形成する工程と、第1の層間膜を形成する工程
と、第2の上層配線となる層を形成してパターニングを
行い上層配線を形成する工程と、第2の窒化膜を全面に
形成する工程と、第2の窒化膜をパターニングして前記
下層配線に達するコンタクトが開口される部分の上方の
第2の窒化膜を除去する工程と、第2の層間膜を形成す
る工程と、前記下層配線上と前記上層配線上の前記第1
の窒化膜と前記第2の窒化膜に達するコンタクトを同時
に開口する工程と、前記下層配線上部と前記上層配線上
部の前記第1の窒化膜と前記第2の窒化膜を同時にエッ
チングして前記下層配線と前記上層配線に達するコンタ
クトを同時に開口することを含むこととして半導体装置
の製造方法を構成した。
【0017】また、第1の下層配線となる層を形成して
パターニングを行い下層配線を形成する工程と、第1の
窒化膜を全面に形成する工程と、第1の層間膜を形成す
る工程と、第2の上層配線となる層を形成する工程と、
第2窒化膜を全面に形成する工程と、前記第2の上層配
線となる層と前記第2の窒化膜を同時にパターニングし
て上層配線と前記第2の窒化膜からなる2層構造を形成
する工程と、第2の層間膜を形成する工程と前記下層配
線上と前記上層配線上の前記第1の窒化膜と前記第2の
窒化膜に達するコンタクトを同時に開口する工程と前記
下層配線上と前記上層配線上の前記第1の窒化膜と前記
第2の窒化膜を同時にエッチングして前記下層配線と前
記上層配線に達するコンタクトを同時に開口することと
して半導体装置の製造方法を構成した。
【0018】また、前記下層配線の上面にシリサイド処
理を行なうこととした。また、前記シリサイド処理は、
コバルト、もしくはチタンをスパッタ処理して行なうこ
ととした。
【0019】また、第1の下層配線となる層を形成して
パターニングを行い下層配線を形成する工程と、前記下
層配線上にコバルト、もしくはチタンをスパッタする工
程と、コバルト、もしくはチタンをスパッタした前記下
層配線を熱処理する工程と、未反応の前記コバルトもも
しくはチタンをエッチングにより除去する工程と、前記
熱処理より高い温度で熱処理する再処理工程と、前記下
層配線上に第1の窒化膜を全面に形成する工程と、前記
第1の膜に第1の層間膜を形成する工程と、前記第1の
層間膜上に第2の上層配線となる層を形成してパターニ
ングを行い上層配線を形成する工程と、前記上層配線上
に第2の窒化膜を全面に形成する工程と、前記第2の窒
化膜をパターニングして前記下層配線に達するコンタク
トが開口される部分の第2の窒化膜を除去する工程と、
第2の層間膜を形成する工程と、前記下層配線上と前記
上層配線上の前記第1の窒化膜と前記第2の窒化膜に達
するコンタクトを同時に開口する工程と、前記下層配線
上部と前記上層配線上部ある前記第1の窒化膜と前記第
2の窒化膜を同時にエッチングして前記下層配線と前記
上層配線に達するコンタクトを同時に開口することを含
むこととして半導体装置の製造方法を構成した。
【0020】
【作用】配線のそれぞれに第1の窒化膜と第2の窒化膜
を設けることで、コンタクトの開口を、酸化膜(層間
膜)に対する窒化膜の選択比を高くした条件で、一旦、
下層配線と上層配線上に形成された第1および第2の窒
化膜までそれぞれエッチングし、その後、それぞれの窒
化膜をエッチングすることとしたので、深さの大きく異
なるコンタクトを同時に開口することが可能となる。
【0021】また、サリサイド処理を行なう場合にも、
サリサイド処理後に窒化膜を全面に形成することから、
サリサイド処理に影響を与えることなく、深さの大きく
異なるコンタクトを同時に開口して、良好な電気特性を
得ることができる。特に、配線を形成した後、サリサイ
ド処理を行ない、その後窒化膜を形成することとしたの
で、窒化膜の影響を受けることがない。
【0022】
【発明の実施の形態】次に本発明の実施形態について図
面を用いて詳細に説明する。
【0023】(実施形態1)図1(a)の縦断面図は、
以下のような製造方法で行った後の状態を示している。
【0024】シリコン基板上に素子分離領域として既知
の手法でフィールド酸化膜101、ゲート電極102を
パターンニングして順次形成する。例えば、タングステ
ンシリサイド/不純物が添加されたポリシリコンのよう
なポリサイド構造からなっている。フィールド酸化膜1
01、ゲート電極102を順次形成したなら酸化膜を全
面に形成した後、既知のドライエッチバック法により、
酸化膜をエッチバックして、ゲート電極102の側壁に
サイドウォール103を形成する。
【0025】次に、既知の手法イオン注入と熱処理によ
り拡散層104を形成し、更に、第1の窒化膜109を
全面に形成した後、第1の層間膜105形成して、既知
の平坦化法であるCMP法により層間膜105を平坦化
する。平坦化したなら上層配線となる膜を堆積して既知
の手法でパターニングして配線106を形成した後、第
2の窒化膜110を全面に形成する。ここで、例えば上
層配線は、不純物の添加されたポリシリコンである。そ
の後、フィールド酸化膜101やゲート電極102上に
達するコンタクトを開口する場所の第2の窒化膜110
を既知の手法であるフォトリソグラフィーとドライエッ
チング法あるいはウエットエッチングにより除去する。
【0026】第2の層間膜107を堆積したなら、CM
P法により層間膜を平坦化する。次に、既知の方法であ
るフォトリソグラフィー法によりコンタクトの開口のた
めにレジストをパターニングし、ドライエッチング法に
より、フィールド酸化膜101、ゲート電極102およ
び配線106上の第1の窒化膜109および第2の窒化
膜110に達するコンタクト108を開口する(図1
(b))。この際、コンタクト108のドライエッチン
グ条件は、窒化膜の酸化膜に対する選択比が高い条件で
エッチングする。
【0027】次いで、コンタクト108の底部の第1の
窒化膜109と第2の窒化膜110を同時にエッチング
条件を変えてエッチングして、フィールド酸化膜10
1、ゲート電極102および配線106上に達するコン
タクト108を同時に開口する(図1(c))。この
際、第1の窒化膜の膜厚に比べて第2窒化膜の膜厚を厚
くして行うとエッチングマージンが広がることはいうま
でもない。第1の窒化膜と第2の窒化膜の膜厚比はコン
タクトのエッチング条件やそれぞれのコンタクトの深
さ、コンタクトの径に依存するため、最適化を図る必要
がある。
【0028】このような方法で行うことで、深さの大き
く異なるコンタクトを同時に開口することが可能とな
る。
【0029】(実施形態2)次に他の実施形態を図2を
用いて説明する。
【0030】図2(a)の縦断面図は、以下のような製
造方法で行った後の状態を示している。
【0031】シリコン基板上に素子分離領域として既知
の手法でフィールド酸化膜201、ゲート電極202を
パターンニングして順次形成する。形成したなら、酸化
膜を全面に形成した後、既知の酸化膜をドライエッチバ
ック法により、酸化膜をエッチバックして、ゲート電極
202の側壁にサイドウォール203を形成する。ま
た、既知の手法イオン注入と熱処理により拡散層204
を形成する。この際、ゲート電極202のポリシリコン
にも同時にイオン注入されるためゲート電極202にも
不純物が添加される。
【0032】そして、既知の手法であるサリサイドプロ
セスを行い、ゲート電極202上および拡散層204上
にシリサイド212を形成する。次いで、第1の窒化膜
209を全面に形成した後、第1の層間膜205形成し
て、既知の平坦化法であるCMP法により層間膜205
を平坦化する。
【0033】ついで、上層配線206となる膜、第2の
窒化膜210を順次全面に形成する。ここで、例えば上
層配線206は、不純物の添加されたポリシリコンであ
る。その後、既知の手法であるフォトリソグラフィーと
ドライエッチング法により、上層配線206と第2の窒
化膜210からなる2層構造を形成する。第2の層間膜
207を堆積して、CMP法により第2の層間膜207
を平坦化する。
【0034】次に、既知の方法であるフォトリソグラフ
ィー法によりコンタクトの開口のためにレジスト211
をパターニングする。ドライエッチング法により、フィ
ールド酸化膜201、ゲート電極202および配線20
6上の第1の窒化膜209および第2の窒化膜210に
達するコンタクト208を開口する(図2(b))。こ
の際、コンタクト208のドライエッチング条件は、窒
化膜209等の酸化膜に対する選択比が高い条件でエッ
チングする。
【0035】コンタクト底部の第1の窒化膜209と第
2の窒化膜210とを同時にエッチング条件を変えてエ
ッチングして、フィールド酸化膜201、ゲート電極2
02および配線206上に達するコンタクト208を同
時に開口する(図2(c))。この際、第1の窒化膜2
09の膜厚に対して第2窒化膜210の膜厚を厚くして
行うとエッチングマージンが広がることはいうまでもな
い。第1の窒化膜209と第2の窒化膜210の膜厚比
はコンタクトのエッチング条件やそれぞれのコンタクト
の深さ、コンタクトの径に依存するため、最適化を図る
必要がある。
【0036】このような方法で行うことで、サリサイド
処理を行なった場合においても、深さの大きく異なるコ
ンタクトを同時に開口することが可能となる。またこの
実施例2の方法は、実施例1に比べてフィールド酸化膜
201やゲート電極202上に達するコンタクト208
を開口する場所の上方の第2の窒化膜210を除去する
ためのフォトリソグラフィーと工程が省略されるため、
工程の簡略化が図れる。
【0037】
【発明の効果】以上のように本発明によれば、半導体装
置の製造方法に関し、サリサイド処理を行なった場合で
あっても深さが大きく異なるコンタクトを同時に開口す
ることが可能となり、良好なコンタクトの電気特性を有
した半導体装置の実現が可能となる。
【図面の簡単な説明】
【図1】(a)、(b)、(c)は、本発明にかる半導
体製造方法の一実施形態を工程順に示した断面図であ
る。
【図2】(a)、(b)、(c)は、本発明にかる半導
体製造方法の他の一実施形態を工程順に示した断面図で
ある。
【図3】従来の工程を示した断面図である。
【図4】(a)、(b)、は従来例を工程順に示した断
面図である。(c)は、他の従来の工程を示した断面図
である。
【符号の説明】
101 フィールド酸化膜 102 ゲート電極 103 サイドウォール 104 拡散層 105 第1の層間膜 106 配線 107 第2の層間膜 108 コンタクト 109 第1の窒化膜 110 第2の窒化膜 111 レジスト 201 フィールド酸化膜 202 ゲート電極 203 サイドウォール 204 拡散層 205 第1の層間膜 206 配線 207 第2の層間膜 208 コンタクト 209 第1の窒化膜 210 第2の窒化膜 211 レジスト 212 シリサイド 301 フィールド酸化膜 302 ゲート電極 303 サイドウォール 304 拡散層 305 第1の層間膜 306 配線 307 第2の層間膜 308 コンタクト 401 フィールド酸化膜 402 ゲート電極 403 サイドウォール 404 拡散層 405 第1の層間膜 406 配線 407 第2の層間膜 408 コンタクト 409 窒化膜
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 BB01 BB24 BB25 BB28 DD11 DD15 DD17 DD37 DD66 DD72 DD84 EE17 FF07 FF14 GG16 HH20 5F033 HH04 KK01 KK04 KK25 KK27 KK28 LL04 MM05 MM07 PP15 QQ08 QQ09 QQ10 QQ11 QQ16 QQ19 QQ21 QQ31 QQ35 QQ38 QQ39 QQ48 QQ58 QQ73 QQ79 QQ84 RR00 RR04 RR06 XX00 5F040 DB01 EC07 EC13 ED03 EH02 EJ04 EK01 FA05 FA06 FA08 FA11 FB04 FC11 FC19 FC21 FC22

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 第1の下層配線となる層を形成してパタ
    ーニングを行い下層配線を形成する工程と、前記下層配
    線上に第1の窒化膜を全面に形成する工程と、前記第1
    の膜に第1の層間膜を形成する工程と、前記第1の層間
    膜上に第2の上層配線となる層を形成してパターニング
    を行い上層配線を形成する工程と、前記上層配線上に第
    2の窒化膜を全面に形成する工程と、前記第2の窒化膜
    をパターニングして前記下層配線に達するコンタクトが
    開口される部分の第2の窒化膜を除去する工程と、第2
    の層間膜を形成する工程と、前記下層配線上と前記上層
    配線上の前記第1の窒化膜と前記第2の窒化膜に達する
    コンタクトを同時に開口する工程と、前記下層配線上部
    と前記上層配線上部ある前記第1の窒化膜と前記第2の
    窒化膜を同時にエッチングして前記下層配線と前記上層
    配線に達するコンタクトを同時に開口することを含むこ
    とを特徴とした半導体装置の製造方法。
  2. 【請求項2】 第1の下層配線となる層を形成する工程
    と、第1の窒化膜を全面に形成する工程と、前記第1の
    下層配線となる層と前記第1の窒化膜を同時にパターニ
    ングして下層配線と前記第1の窒化膜からなる2層構造
    を形成する工程と、第1の層間膜を形成する工程と、第
    2の上層配線となる層を形成してパターニングを行い上
    層配線を形成する工程と、第2の窒化膜を全面に形成す
    る工程と、第2の窒化膜をパターニングして前記下層配
    線に達するコンタクトが開口される部分の上方の第2の
    窒化膜を除去する工程と、第2の層間膜を形成する工程
    と、前記下層配線上と前記上層配線上の前記第1の窒化
    膜と前記第2の窒化膜に達するコンタクトを同時に開口
    する工程と、前記下層配線上部と前記上層配線上部の前
    記第1の窒化膜と前記第2の窒化膜を同時にエッチング
    して前記下層配線と前記上層配線に達するコンタクトを
    同時に開口することを含むことを特徴とした半導体装置
    の製造方法。
  3. 【請求項3】 第1の下層配線となる層を形成してパタ
    ーニングを行い下層配線を形成する工程と、第1の窒化
    膜を全面に形成する工程と、第1の層間膜を形成する工
    程と、第2の上層配線となる層を形成する工程と、第2
    窒化膜を全面に形成する工程と、前記第2の上層配線と
    なる層と前記第2の窒化膜を同時にパターニングして上
    層配線と前記第2の窒化膜からなる2層構造を形成する
    工程と、第2の層間膜を形成する工程と前記下層配線上
    と前記上層配線上の前記第1の窒化膜と前記第2の窒化
    膜に達するコンタクトを同時に開口する工程と前記下層
    配線上と前記上層配線上の前記第1の窒化膜と前記第2
    の窒化膜を同時にエッチングして前記下層配線と前記上
    層配線に達するコンタクトを同時に開口することを含む
    ことを特徴とした半導体装置の製造方法。
  4. 【請求項4】 前記下層配線の上面にシリサイド処理を
    行なったことを特徴とした請求項1または3に記載の半
    導体装置の製造方法。
  5. 【請求項5】 前記シリサイド処理は、コバルト、もし
    くはチタンをスパッタ処理して行なうことを特徴とした
    請求項4に記載の半導体装置の製造方法。
  6. 【請求項6】 第1の下層配線となる層を形成してパタ
    ーニングを行い下層配線を形成する工程と、前記下層配
    線上にコバルト、もしくはチタンをスパッタする工程
    と、コバルト、もしくはチタンをスパッタした前記下層
    配線を熱処理する工程と、未反応の前記コバルトももし
    くはチタンをエッチングにより除去する工程と、前記熱
    処理より高い温度で熱処理する再処理工程と、前記下層
    配線上に第1の窒化膜を全面に形成する工程と、前記第
    1の膜に第1の層間膜を形成する工程と、前記第1の層
    間膜上に第2の上層配線となる層を形成してパターニン
    グを行い上層配線を形成する工程と、前記上層配線上に
    第2の窒化膜を全面に形成する工程と、前記第2の窒化
    膜をパターニングして前記下層配線に達するコンタクト
    が開口される部分の第2の窒化膜を除去する工程と、第
    2の層間膜を形成する工程と、前記下層配線上と前記上
    層配線上の前記第1の窒化膜と前記第2の窒化膜に達す
    るコンタクトを同時に開口する工程と、前記下層配線上
    部と前記上層配線上部ある前記第1の窒化膜と前記第2
    の窒化膜を同時にエッチングして前記下層配線と前記上
    層配線に達するコンタクトを同時に開口することを含む
    ことを特徴とした半導体装置の製造方法。
JP10300780A 1998-10-22 1998-10-22 半導体装置の製造方法 Pending JP2000133705A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10300780A JP2000133705A (ja) 1998-10-22 1998-10-22 半導体装置の製造方法
KR1019990045525A KR100316681B1 (ko) 1998-10-22 1999-10-20 다른 깊이의 콘택트를 가진 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10300780A JP2000133705A (ja) 1998-10-22 1998-10-22 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2000133705A true JP2000133705A (ja) 2000-05-12

Family

ID=17889014

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10300780A Pending JP2000133705A (ja) 1998-10-22 1998-10-22 半導体装置の製造方法

Country Status (2)

Country Link
JP (1) JP2000133705A (ja)
KR (1) KR100316681B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6613684B2 (en) 2000-10-05 2003-09-02 Oki Electric Industry Co., Ltd. Semiconductor device and method for forming contact holes in a semiconductor device
US7045448B2 (en) 2004-05-25 2006-05-16 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
KR100722787B1 (ko) 2005-04-25 2007-05-30 삼성전자주식회사 반도체 장치 및 그 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100524734C (zh) * 2003-09-09 2009-08-05 三洋电机株式会社 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6613684B2 (en) 2000-10-05 2003-09-02 Oki Electric Industry Co., Ltd. Semiconductor device and method for forming contact holes in a semiconductor device
US7045448B2 (en) 2004-05-25 2006-05-16 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
KR100722787B1 (ko) 2005-04-25 2007-05-30 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR100316681B1 (ko) 2001-12-13
KR20000029197A (ko) 2000-05-25

Similar Documents

Publication Publication Date Title
US6406963B2 (en) Method of manufacturing a semiconductor device
US6268252B1 (en) Method of forming self-aligned contact pads on electrically conductive lines
JPH08204014A (ja) 半導体装置とその製造方法
US4933297A (en) Method for etching windows having different depths
JP3102405B2 (ja) 半導体装置の製造方法
US5989987A (en) Method of forming a self-aligned contact in semiconductor fabrications
US5994228A (en) Method of fabricating contact holes in high density integrated circuits using taper contact and self-aligned etching processes
US5763303A (en) Rapid thermal chemical vapor deposition procedure for a self aligned, polycide contact structure
JPH04317358A (ja) 半導体装置の製造方法
JPH06163578A (ja) 接続孔形成法
JP2001237427A (ja) 拡張されたソース/ドレインコンタクト領域を有する隆起シリサイドソース/ドレイン型mosトランジスタおよび方法
US6211059B1 (en) Method of manufacturing semiconductor device having contacts with different depths
JP2000133705A (ja) 半導体装置の製造方法
JP2002110966A (ja) 半導体装置の製造方法および半導体装置
JPH06151456A (ja) 半導体装置およびその製造方法
JPH09129730A (ja) 半導体装置の製造方法
US6521522B2 (en) Method for forming contact holes for metal interconnection in semiconductor devices
JPH1197529A (ja) 半導体装置の製造方法
JP4949547B2 (ja) 半導体記憶装置の製造方法
JPH05226333A (ja) 半導体装置の製造方法
JP2000164706A (ja) 半導体装置の製造方法
JPH06208968A (ja) 半導体装置の製造方法
JP2003007819A (ja) 半導体装置の製造方法
JP2000101052A (ja) 半導体記憶装置およびその製造方法
JP2003218224A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20010717