JP2000133705A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 150000004767 nitrides Chemical class 0.000 claims abstract description 123
- 239000010410 layer Substances 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims abstract description 58
- 239000011229 interlayer Substances 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000010941 cobalt Substances 0.000 claims abstract description 9
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 9
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000004544 sputter deposition Methods 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims description 25
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000012958 reprocessing Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 14
- 238000001312 dry etching Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 101100116283 Arabidopsis thaliana DD11 gene Proteins 0.000 description 1
- 101100222172 Mus musculus Cst10 gene Proteins 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】
【課題】 サリサイド処理を有する半導体装置の製造方
法に関し、深さが大きく異なるコンタクトを同時に開口
し、良好なコンタクトの電気特性を有した半導体装置を
提供する。 【解決手段】 フィールド酸化膜２０１、ゲート電極２
０２をパターンニングして順次形成する。ついで、酸化
膜を全面に形成した後、ゲート電極の側壁にサイドウォ
ール２０３、拡散層２０４を順次形成する。そしてゲー
ト電極２０２にコバルト等をスパッタ処理し、その後第
１の窒化膜を全面に形成し、第１の層間膜２０５を形成
して、ＣＭＰ法により平坦化する。更に、上層の配線２
０６に、第２の窒化膜２１０を全面に形成し、そしてコ
ンタクトを開口する場所の第２の窒化膜２１０を除去す
る。そして、ゲート電極２０２および配線２０６上の第
１の窒化膜および第２の窒化膜２１０に達するコンタク
トを開口し、次に、ゲート電極２０２および配線２０６
上に達するコンタクトを上記窒化膜をエッチングするこ
とで同時に開口する。
法に関し、深さが大きく異なるコンタクトを同時に開口
し、良好なコンタクトの電気特性を有した半導体装置を
提供する。 【解決手段】 フィールド酸化膜２０１、ゲート電極２
０２をパターンニングして順次形成する。ついで、酸化
膜を全面に形成した後、ゲート電極の側壁にサイドウォ
ール２０３、拡散層２０４を順次形成する。そしてゲー
ト電極２０２にコバルト等をスパッタ処理し、その後第
１の窒化膜を全面に形成し、第１の層間膜２０５を形成
して、ＣＭＰ法により平坦化する。更に、上層の配線２
０６に、第２の窒化膜２１０を全面に形成し、そしてコ
ンタクトを開口する場所の第２の窒化膜２１０を除去す
る。そして、ゲート電極２０２および配線２０６上の第
１の窒化膜および第２の窒化膜２１０に達するコンタク
トを開口し、次に、ゲート電極２０２および配線２０６
上に達するコンタクトを上記窒化膜をエッチングするこ
とで同時に開口する。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体装置の製造
方法に関し、深さが大きく異なるコンタクトを同時に開
口させ、良好なコンタクトの電気特性を有した半導体装
置の製造方法に関する。
方法に関し、深さが大きく異なるコンタクトを同時に開
口させ、良好なコンタクトの電気特性を有した半導体装
置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造方法の一つとして知ら
れる従来のコンタクト形成プロセスを図３に示した縦断
面図を参照して説明する。
れる従来のコンタクト形成プロセスを図３に示した縦断
面図を参照して説明する。
【０００３】図３の縦断面図は、以下のような製造方法
で行った後の状態を示している。
で行った後の状態を示している。
【０００４】シリコン基板上に素子分離領域として既知
の手法でフィールド酸化膜３０１、ゲート電極３０２を
パターンニングして順次形成する。ついで、酸化膜を全
面に形成した後、既知の手法で酸化膜をドライエッチバ
ック法により、エッチバックして、ゲート電極３０２の
側壁にサイドウォール３０３を形成する。
の手法でフィールド酸化膜３０１、ゲート電極３０２を
パターンニングして順次形成する。ついで、酸化膜を全
面に形成した後、既知の手法で酸化膜をドライエッチバ
ック法により、エッチバックして、ゲート電極３０２の
側壁にサイドウォール３０３を形成する。
【０００５】次に、既知の手法イオン注入と熱処理によ
り拡散層３０４を形成したのち、第１の層間膜３０５を
形成して、既知の平坦化法であるＣＭＰ法により第１の
層間膜３０５を平坦化する。平坦化したなら、上層配線
となる膜を堆積して既知の手法でパターニングして配線
３０６を形成する。さらに第２の層間膜３０７を堆積し
て、再度、ＣＭＰ法により第２の層間膜３０７を平坦化
する。その上に、既知の方法であるフォトリソグラフィ
ー法によりコンタクトの開口のためにレジスト（図示せ
ず）をパターニングして、ドライエッチング法によりコ
ンタクト３０８を開口して、その後、レジストを剥離す
る。
り拡散層３０４を形成したのち、第１の層間膜３０５を
形成して、既知の平坦化法であるＣＭＰ法により第１の
層間膜３０５を平坦化する。平坦化したなら、上層配線
となる膜を堆積して既知の手法でパターニングして配線
３０６を形成する。さらに第２の層間膜３０７を堆積し
て、再度、ＣＭＰ法により第２の層間膜３０７を平坦化
する。その上に、既知の方法であるフォトリソグラフィ
ー法によりコンタクトの開口のためにレジスト（図示せ
ず）をパターニングして、ドライエッチング法によりコ
ンタクト３０８を開口して、その後、レジストを剥離す
る。
【０００６】また、他の半導体装置の製造方法の一つと
して知られる従来のコンタクト形成プロセスを図４に示
した縦断面図を参照して説明する。
して知られる従来のコンタクト形成プロセスを図４に示
した縦断面図を参照して説明する。
【０００７】図４の縦断面図は、上述の図３に説明した
手法と拡散層４０４（３０４）を形成した所までは同様
のプロセスを行っている。図３に説明した手法と異なる
所は、拡散層４０４を形成した後、窒化膜４０９を全面
に形成する方法に特徴がある。その後のプロセスは図３
で説明した手法と同様である。このように拡散層４０４
を形成した後に窒化膜４０９を形成することで図４
（ａ）〜図４（ｂ）に示したようにゲート電極４０２上
にコンタクト４０８を開口する程度の段差を有している
場合には、充分なプロセスマージンをもって拡散層４０
４上とゲート電極４０２上を同時にコンタクト４０８を
開口することが可能である。この場合、酸化膜（層間
膜）に対する窒化膜４０９のドライエッチングの選択比
を高めることで、一旦、図４（ａ）のように窒化膜４０
９までコンタクトを開口して、その後、窒化膜４０９を
エッチングすることにより図４（ｂ）に示すようにコン
タクト４０８の深さが異なる場合においてもコンタクト
４０８の開口が可能となる。
手法と拡散層４０４（３０４）を形成した所までは同様
のプロセスを行っている。図３に説明した手法と異なる
所は、拡散層４０４を形成した後、窒化膜４０９を全面
に形成する方法に特徴がある。その後のプロセスは図３
で説明した手法と同様である。このように拡散層４０４
を形成した後に窒化膜４０９を形成することで図４
（ａ）〜図４（ｂ）に示したようにゲート電極４０２上
にコンタクト４０８を開口する程度の段差を有している
場合には、充分なプロセスマージンをもって拡散層４０
４上とゲート電極４０２上を同時にコンタクト４０８を
開口することが可能である。この場合、酸化膜（層間
膜）に対する窒化膜４０９のドライエッチングの選択比
を高めることで、一旦、図４（ａ）のように窒化膜４０
９までコンタクトを開口して、その後、窒化膜４０９を
エッチングすることにより図４（ｂ）に示すようにコン
タクト４０８の深さが異なる場合においてもコンタクト
４０８の開口が可能となる。
【０００８】
【発明が解決しようとする課題】しかし、デバイスの微
細化、高集積化が進むにつれて、さらに深さの大きく異
なるコンタクトを開口することが必要となり、問題が生
じてきた。
細化、高集積化が進むにつれて、さらに深さの大きく異
なるコンタクトを開口することが必要となり、問題が生
じてきた。
【０００９】図３に説明した従来のコンタクト形成プロ
セスの場合には、コンタクトを開口すると、上層配線で
ある配線３０６上に達するコンタクトは、拡散層上に達
するコンタクトを開口している間に、上層の配線３０６
上のコンタクトのエッチングが早く終了するため、コン
タクトのエッチングの間に配線３０６がエッチングされ
たり、配線３０６を抜けてコンタクトが開口されてしま
う。このような状態でコンタクトが開口されてしまう
と、コンタクト部の断線やコンタクト抵抗の増加を招
き、良好な電気特性が得られないこととなってしまう。
セスの場合には、コンタクトを開口すると、上層配線で
ある配線３０６上に達するコンタクトは、拡散層上に達
するコンタクトを開口している間に、上層の配線３０６
上のコンタクトのエッチングが早く終了するため、コン
タクトのエッチングの間に配線３０６がエッチングされ
たり、配線３０６を抜けてコンタクトが開口されてしま
う。このような状態でコンタクトが開口されてしまう
と、コンタクト部の断線やコンタクト抵抗の増加を招
き、良好な電気特性が得られないこととなってしまう。
【００１０】また、もう一つの従来のコンタクト形成プ
ロセスでは、図４（ｃ）に示しているような上層の配線
４０６に達するコンタクトでは、深さの大きく異なるコ
ンタクトを開口することが必要となり、拡散層４０４、
ゲート電極４０２および配線４０６を同時に開口するこ
とは困難であった。
ロセスでは、図４（ｃ）に示しているような上層の配線
４０６に達するコンタクトでは、深さの大きく異なるコ
ンタクトを開口することが必要となり、拡散層４０４、
ゲート電極４０２および配線４０６を同時に開口するこ
とは困難であった。
【００１１】これらのことから、深さの大きく異なるコ
ンタクトを同時に開口できる方法が望まれており、配線
の上面に窒化膜等を形成する点が従来知られていた。
ンタクトを同時に開口できる方法が望まれており、配線
の上面に窒化膜等を形成する点が従来知られていた。
【００１２】ところが、サリサイドプロセスを実行する
ＤＲＡＭ／Ｌｏｇｉｃ混載の製品では、配線上に窒化膜
が形成されている場合には、その配線上にサリサイド処
理することができないという問題があった。
ＤＲＡＭ／Ｌｏｇｉｃ混載の製品では、配線上に窒化膜
が形成されている場合には、その配線上にサリサイド処
理することができないという問題があった。
【００１３】本発明は、特にサリサイドプロセスを有す
る半導体の製造方法において、深さが大きく異なるコン
タクトを同時に形成し、良好な電気特性を有する半導体
装置を製造できる製造方法を提供することを目的とす
る。
る半導体の製造方法において、深さが大きく異なるコン
タクトを同時に形成し、良好な電気特性を有する半導体
装置を製造できる製造方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、次のように
構成した。
め、本発明に係る半導体装置の製造方法は、次のように
構成した。
【００１５】すなわち、第１の下層配線となる層を形成
してパターニングを行い下層配線を形成する工程と、前
記下層配線上に第１の窒化膜を全面に形成する工程と、
窒化膜上に第１の層間膜を形成する工程と、第１の層間
膜に第２の上層配線となる層を形成してパターニングを
行い上層配線を形成する工程と、上層配線に第２の窒化
膜を全面に形成する工程と、第２の窒化膜をパターニン
グして前記下層配線に達するコンタクトが開口される部
分の第２の窒化膜を除去する工程と、第２の層間膜を形
成する工程と、前記下層配線上と前記上層配線上の前記
第１の窒化膜と前記第２の窒化膜に達するコンタクトを
同時に開口する工程と、前記下層配線上部と前記上層配
線上部の前記第１の窒化膜と前記第２の窒化膜を同時に
エッチングして前記下層配線と前記上層配線に達するコ
ンタクトを同時に開口することを含むこととして半導体
装置の製造方法を構成した。
してパターニングを行い下層配線を形成する工程と、前
記下層配線上に第１の窒化膜を全面に形成する工程と、
窒化膜上に第１の層間膜を形成する工程と、第１の層間
膜に第２の上層配線となる層を形成してパターニングを
行い上層配線を形成する工程と、上層配線に第２の窒化
膜を全面に形成する工程と、第２の窒化膜をパターニン
グして前記下層配線に達するコンタクトが開口される部
分の第２の窒化膜を除去する工程と、第２の層間膜を形
成する工程と、前記下層配線上と前記上層配線上の前記
第１の窒化膜と前記第２の窒化膜に達するコンタクトを
同時に開口する工程と、前記下層配線上部と前記上層配
線上部の前記第１の窒化膜と前記第２の窒化膜を同時に
エッチングして前記下層配線と前記上層配線に達するコ
ンタクトを同時に開口することを含むこととして半導体
装置の製造方法を構成した。
【００１６】また、第１の下層配線となる層を形成する
工程と、第１の窒化膜を全面に形成する工程と、前記第
１の下層配線となる層と前記第１の窒化膜を同時にパタ
ーニングして下層配線と前記第１の窒化膜からなる２層
構造を形成する工程と、第１の層間膜を形成する工程
と、第２の上層配線となる層を形成してパターニングを
行い上層配線を形成する工程と、第２の窒化膜を全面に
形成する工程と、第２の窒化膜をパターニングして前記
下層配線に達するコンタクトが開口される部分の上方の
第２の窒化膜を除去する工程と、第２の層間膜を形成す
る工程と、前記下層配線上と前記上層配線上の前記第１
の窒化膜と前記第２の窒化膜に達するコンタクトを同時
に開口する工程と、前記下層配線上部と前記上層配線上
部の前記第１の窒化膜と前記第２の窒化膜を同時にエッ
チングして前記下層配線と前記上層配線に達するコンタ
クトを同時に開口することを含むこととして半導体装置
の製造方法を構成した。
工程と、第１の窒化膜を全面に形成する工程と、前記第
１の下層配線となる層と前記第１の窒化膜を同時にパタ
ーニングして下層配線と前記第１の窒化膜からなる２層
構造を形成する工程と、第１の層間膜を形成する工程
と、第２の上層配線となる層を形成してパターニングを
行い上層配線を形成する工程と、第２の窒化膜を全面に
形成する工程と、第２の窒化膜をパターニングして前記
下層配線に達するコンタクトが開口される部分の上方の
第２の窒化膜を除去する工程と、第２の層間膜を形成す
る工程と、前記下層配線上と前記上層配線上の前記第１
の窒化膜と前記第２の窒化膜に達するコンタクトを同時
に開口する工程と、前記下層配線上部と前記上層配線上
部の前記第１の窒化膜と前記第２の窒化膜を同時にエッ
チングして前記下層配線と前記上層配線に達するコンタ
クトを同時に開口することを含むこととして半導体装置
の製造方法を構成した。
【００１７】また、第１の下層配線となる層を形成して
パターニングを行い下層配線を形成する工程と、第１の
窒化膜を全面に形成する工程と、第１の層間膜を形成す
る工程と、第２の上層配線となる層を形成する工程と、
第２窒化膜を全面に形成する工程と、前記第２の上層配
線となる層と前記第２の窒化膜を同時にパターニングし
て上層配線と前記第２の窒化膜からなる２層構造を形成
する工程と、第２の層間膜を形成する工程と前記下層配
線上と前記上層配線上の前記第１の窒化膜と前記第２の
窒化膜に達するコンタクトを同時に開口する工程と前記
下層配線上と前記上層配線上の前記第１の窒化膜と前記
第２の窒化膜を同時にエッチングして前記下層配線と前
記上層配線に達するコンタクトを同時に開口することと
して半導体装置の製造方法を構成した。
パターニングを行い下層配線を形成する工程と、第１の
窒化膜を全面に形成する工程と、第１の層間膜を形成す
る工程と、第２の上層配線となる層を形成する工程と、
第２窒化膜を全面に形成する工程と、前記第２の上層配
線となる層と前記第２の窒化膜を同時にパターニングし
て上層配線と前記第２の窒化膜からなる２層構造を形成
する工程と、第２の層間膜を形成する工程と前記下層配
線上と前記上層配線上の前記第１の窒化膜と前記第２の
窒化膜に達するコンタクトを同時に開口する工程と前記
下層配線上と前記上層配線上の前記第１の窒化膜と前記
第２の窒化膜を同時にエッチングして前記下層配線と前
記上層配線に達するコンタクトを同時に開口することと
して半導体装置の製造方法を構成した。
【００１８】また、前記下層配線の上面にシリサイド処
理を行なうこととした。また、前記シリサイド処理は、
コバルト、もしくはチタンをスパッタ処理して行なうこ
ととした。
理を行なうこととした。また、前記シリサイド処理は、
コバルト、もしくはチタンをスパッタ処理して行なうこ
ととした。
【００１９】また、第１の下層配線となる層を形成して
パターニングを行い下層配線を形成する工程と、前記下
層配線上にコバルト、もしくはチタンをスパッタする工
程と、コバルト、もしくはチタンをスパッタした前記下
層配線を熱処理する工程と、未反応の前記コバルトもも
しくはチタンをエッチングにより除去する工程と、前記
熱処理より高い温度で熱処理する再処理工程と、前記下
層配線上に第１の窒化膜を全面に形成する工程と、前記
第１の膜に第１の層間膜を形成する工程と、前記第１の
層間膜上に第２の上層配線となる層を形成してパターニ
ングを行い上層配線を形成する工程と、前記上層配線上
に第２の窒化膜を全面に形成する工程と、前記第２の窒
化膜をパターニングして前記下層配線に達するコンタク
トが開口される部分の第２の窒化膜を除去する工程と、
第２の層間膜を形成する工程と、前記下層配線上と前記
上層配線上の前記第１の窒化膜と前記第２の窒化膜に達
するコンタクトを同時に開口する工程と、前記下層配線
上部と前記上層配線上部ある前記第１の窒化膜と前記第
２の窒化膜を同時にエッチングして前記下層配線と前記
上層配線に達するコンタクトを同時に開口することを含
むこととして半導体装置の製造方法を構成した。
パターニングを行い下層配線を形成する工程と、前記下
層配線上にコバルト、もしくはチタンをスパッタする工
程と、コバルト、もしくはチタンをスパッタした前記下
層配線を熱処理する工程と、未反応の前記コバルトもも
しくはチタンをエッチングにより除去する工程と、前記
熱処理より高い温度で熱処理する再処理工程と、前記下
層配線上に第１の窒化膜を全面に形成する工程と、前記
第１の膜に第１の層間膜を形成する工程と、前記第１の
層間膜上に第２の上層配線となる層を形成してパターニ
ングを行い上層配線を形成する工程と、前記上層配線上
に第２の窒化膜を全面に形成する工程と、前記第２の窒
化膜をパターニングして前記下層配線に達するコンタク
トが開口される部分の第２の窒化膜を除去する工程と、
第２の層間膜を形成する工程と、前記下層配線上と前記
上層配線上の前記第１の窒化膜と前記第２の窒化膜に達
するコンタクトを同時に開口する工程と、前記下層配線
上部と前記上層配線上部ある前記第１の窒化膜と前記第
２の窒化膜を同時にエッチングして前記下層配線と前記
上層配線に達するコンタクトを同時に開口することを含
むこととして半導体装置の製造方法を構成した。
【００２０】
【作用】配線のそれぞれに第１の窒化膜と第２の窒化膜
を設けることで、コンタクトの開口を、酸化膜（層間
膜）に対する窒化膜の選択比を高くした条件で、一旦、
下層配線と上層配線上に形成された第１および第２の窒
化膜までそれぞれエッチングし、その後、それぞれの窒
化膜をエッチングすることとしたので、深さの大きく異
なるコンタクトを同時に開口することが可能となる。
を設けることで、コンタクトの開口を、酸化膜（層間
膜）に対する窒化膜の選択比を高くした条件で、一旦、
下層配線と上層配線上に形成された第１および第２の窒
化膜までそれぞれエッチングし、その後、それぞれの窒
化膜をエッチングすることとしたので、深さの大きく異
なるコンタクトを同時に開口することが可能となる。
【００２１】また、サリサイド処理を行なう場合にも、
サリサイド処理後に窒化膜を全面に形成することから、
サリサイド処理に影響を与えることなく、深さの大きく
異なるコンタクトを同時に開口して、良好な電気特性を
得ることができる。特に、配線を形成した後、サリサイ
ド処理を行ない、その後窒化膜を形成することとしたの
で、窒化膜の影響を受けることがない。
サリサイド処理後に窒化膜を全面に形成することから、
サリサイド処理に影響を与えることなく、深さの大きく
異なるコンタクトを同時に開口して、良好な電気特性を
得ることができる。特に、配線を形成した後、サリサイ
ド処理を行ない、その後窒化膜を形成することとしたの
で、窒化膜の影響を受けることがない。
【００２２】
【発明の実施の形態】次に本発明の実施形態について図
面を用いて詳細に説明する。
面を用いて詳細に説明する。
【００２３】（実施形態１）図１（ａ）の縦断面図は、
以下のような製造方法で行った後の状態を示している。
以下のような製造方法で行った後の状態を示している。
【００２４】シリコン基板上に素子分離領域として既知
の手法でフィールド酸化膜１０１、ゲート電極１０２を
パターンニングして順次形成する。例えば、タングステ
ンシリサイド／不純物が添加されたポリシリコンのよう
なポリサイド構造からなっている。フィールド酸化膜１
０１、ゲート電極１０２を順次形成したなら酸化膜を全
面に形成した後、既知のドライエッチバック法により、
酸化膜をエッチバックして、ゲート電極１０２の側壁に
サイドウォール１０３を形成する。
の手法でフィールド酸化膜１０１、ゲート電極１０２を
パターンニングして順次形成する。例えば、タングステ
ンシリサイド／不純物が添加されたポリシリコンのよう
なポリサイド構造からなっている。フィールド酸化膜１
０１、ゲート電極１０２を順次形成したなら酸化膜を全
面に形成した後、既知のドライエッチバック法により、
酸化膜をエッチバックして、ゲート電極１０２の側壁に
サイドウォール１０３を形成する。
【００２５】次に、既知の手法イオン注入と熱処理によ
り拡散層１０４を形成し、更に、第１の窒化膜１０９を
全面に形成した後、第１の層間膜１０５形成して、既知
の平坦化法であるＣＭＰ法により層間膜１０５を平坦化
する。平坦化したなら上層配線となる膜を堆積して既知
の手法でパターニングして配線１０６を形成した後、第
２の窒化膜１１０を全面に形成する。ここで、例えば上
層配線は、不純物の添加されたポリシリコンである。そ
の後、フィールド酸化膜１０１やゲート電極１０２上に
達するコンタクトを開口する場所の第２の窒化膜１１０
を既知の手法であるフォトリソグラフィーとドライエッ
チング法あるいはウエットエッチングにより除去する。
り拡散層１０４を形成し、更に、第１の窒化膜１０９を
全面に形成した後、第１の層間膜１０５形成して、既知
の平坦化法であるＣＭＰ法により層間膜１０５を平坦化
する。平坦化したなら上層配線となる膜を堆積して既知
の手法でパターニングして配線１０６を形成した後、第
２の窒化膜１１０を全面に形成する。ここで、例えば上
層配線は、不純物の添加されたポリシリコンである。そ
の後、フィールド酸化膜１０１やゲート電極１０２上に
達するコンタクトを開口する場所の第２の窒化膜１１０
を既知の手法であるフォトリソグラフィーとドライエッ
チング法あるいはウエットエッチングにより除去する。
【００２６】第２の層間膜１０７を堆積したなら、ＣＭ
Ｐ法により層間膜を平坦化する。次に、既知の方法であ
るフォトリソグラフィー法によりコンタクトの開口のた
めにレジストをパターニングし、ドライエッチング法に
より、フィールド酸化膜１０１、ゲート電極１０２およ
び配線１０６上の第１の窒化膜１０９および第２の窒化
膜１１０に達するコンタクト１０８を開口する（図１
（ｂ））。この際、コンタクト１０８のドライエッチン
グ条件は、窒化膜の酸化膜に対する選択比が高い条件で
エッチングする。
Ｐ法により層間膜を平坦化する。次に、既知の方法であ
るフォトリソグラフィー法によりコンタクトの開口のた
めにレジストをパターニングし、ドライエッチング法に
より、フィールド酸化膜１０１、ゲート電極１０２およ
び配線１０６上の第１の窒化膜１０９および第２の窒化
膜１１０に達するコンタクト１０８を開口する（図１
（ｂ））。この際、コンタクト１０８のドライエッチン
グ条件は、窒化膜の酸化膜に対する選択比が高い条件で
エッチングする。
【００２７】次いで、コンタクト１０８の底部の第１の
窒化膜１０９と第２の窒化膜１１０を同時にエッチング
条件を変えてエッチングして、フィールド酸化膜１０
１、ゲート電極１０２および配線１０６上に達するコン
タクト１０８を同時に開口する（図１（ｃ））。この
際、第１の窒化膜の膜厚に比べて第２窒化膜の膜厚を厚
くして行うとエッチングマージンが広がることはいうま
でもない。第１の窒化膜と第２の窒化膜の膜厚比はコン
タクトのエッチング条件やそれぞれのコンタクトの深
さ、コンタクトの径に依存するため、最適化を図る必要
がある。
窒化膜１０９と第２の窒化膜１１０を同時にエッチング
条件を変えてエッチングして、フィールド酸化膜１０
１、ゲート電極１０２および配線１０６上に達するコン
タクト１０８を同時に開口する（図１（ｃ））。この
際、第１の窒化膜の膜厚に比べて第２窒化膜の膜厚を厚
くして行うとエッチングマージンが広がることはいうま
でもない。第１の窒化膜と第２の窒化膜の膜厚比はコン
タクトのエッチング条件やそれぞれのコンタクトの深
さ、コンタクトの径に依存するため、最適化を図る必要
がある。
【００２８】このような方法で行うことで、深さの大き
く異なるコンタクトを同時に開口することが可能とな
る。
く異なるコンタクトを同時に開口することが可能とな
る。
【００２９】（実施形態２）次に他の実施形態を図２を
用いて説明する。
用いて説明する。
【００３０】図２（ａ）の縦断面図は、以下のような製
造方法で行った後の状態を示している。
造方法で行った後の状態を示している。
【００３１】シリコン基板上に素子分離領域として既知
の手法でフィールド酸化膜２０１、ゲート電極２０２を
パターンニングして順次形成する。形成したなら、酸化
膜を全面に形成した後、既知の酸化膜をドライエッチバ
ック法により、酸化膜をエッチバックして、ゲート電極
２０２の側壁にサイドウォール２０３を形成する。ま
た、既知の手法イオン注入と熱処理により拡散層２０４
を形成する。この際、ゲート電極２０２のポリシリコン
にも同時にイオン注入されるためゲート電極２０２にも
不純物が添加される。
の手法でフィールド酸化膜２０１、ゲート電極２０２を
パターンニングして順次形成する。形成したなら、酸化
膜を全面に形成した後、既知の酸化膜をドライエッチバ
ック法により、酸化膜をエッチバックして、ゲート電極
２０２の側壁にサイドウォール２０３を形成する。ま
た、既知の手法イオン注入と熱処理により拡散層２０４
を形成する。この際、ゲート電極２０２のポリシリコン
にも同時にイオン注入されるためゲート電極２０２にも
不純物が添加される。
【００３２】そして、既知の手法であるサリサイドプロ
セスを行い、ゲート電極２０２上および拡散層２０４上
にシリサイド２１２を形成する。次いで、第１の窒化膜
２０９を全面に形成した後、第１の層間膜２０５形成し
て、既知の平坦化法であるＣＭＰ法により層間膜２０５
を平坦化する。
セスを行い、ゲート電極２０２上および拡散層２０４上
にシリサイド２１２を形成する。次いで、第１の窒化膜
２０９を全面に形成した後、第１の層間膜２０５形成し
て、既知の平坦化法であるＣＭＰ法により層間膜２０５
を平坦化する。
【００３３】ついで、上層配線２０６となる膜、第２の
窒化膜２１０を順次全面に形成する。ここで、例えば上
層配線２０６は、不純物の添加されたポリシリコンであ
る。その後、既知の手法であるフォトリソグラフィーと
ドライエッチング法により、上層配線２０６と第２の窒
化膜２１０からなる２層構造を形成する。第２の層間膜
２０７を堆積して、ＣＭＰ法により第２の層間膜２０７
を平坦化する。
窒化膜２１０を順次全面に形成する。ここで、例えば上
層配線２０６は、不純物の添加されたポリシリコンであ
る。その後、既知の手法であるフォトリソグラフィーと
ドライエッチング法により、上層配線２０６と第２の窒
化膜２１０からなる２層構造を形成する。第２の層間膜
２０７を堆積して、ＣＭＰ法により第２の層間膜２０７
を平坦化する。
【００３４】次に、既知の方法であるフォトリソグラフ
ィー法によりコンタクトの開口のためにレジスト２１１
をパターニングする。ドライエッチング法により、フィ
ールド酸化膜２０１、ゲート電極２０２および配線２０
６上の第１の窒化膜２０９および第２の窒化膜２１０に
達するコンタクト２０８を開口する（図２（ｂ））。こ
の際、コンタクト２０８のドライエッチング条件は、窒
化膜２０９等の酸化膜に対する選択比が高い条件でエッ
チングする。
ィー法によりコンタクトの開口のためにレジスト２１１
をパターニングする。ドライエッチング法により、フィ
ールド酸化膜２０１、ゲート電極２０２および配線２０
６上の第１の窒化膜２０９および第２の窒化膜２１０に
達するコンタクト２０８を開口する（図２（ｂ））。こ
の際、コンタクト２０８のドライエッチング条件は、窒
化膜２０９等の酸化膜に対する選択比が高い条件でエッ
チングする。
【００３５】コンタクト底部の第１の窒化膜２０９と第
２の窒化膜２１０とを同時にエッチング条件を変えてエ
ッチングして、フィールド酸化膜２０１、ゲート電極２
０２および配線２０６上に達するコンタクト２０８を同
時に開口する（図２（ｃ））。この際、第１の窒化膜２
０９の膜厚に対して第２窒化膜２１０の膜厚を厚くして
行うとエッチングマージンが広がることはいうまでもな
い。第１の窒化膜２０９と第２の窒化膜２１０の膜厚比
はコンタクトのエッチング条件やそれぞれのコンタクト
の深さ、コンタクトの径に依存するため、最適化を図る
必要がある。
２の窒化膜２１０とを同時にエッチング条件を変えてエ
ッチングして、フィールド酸化膜２０１、ゲート電極２
０２および配線２０６上に達するコンタクト２０８を同
時に開口する（図２（ｃ））。この際、第１の窒化膜２
０９の膜厚に対して第２窒化膜２１０の膜厚を厚くして
行うとエッチングマージンが広がることはいうまでもな
い。第１の窒化膜２０９と第２の窒化膜２１０の膜厚比
はコンタクトのエッチング条件やそれぞれのコンタクト
の深さ、コンタクトの径に依存するため、最適化を図る
必要がある。
【００３６】このような方法で行うことで、サリサイド
処理を行なった場合においても、深さの大きく異なるコ
ンタクトを同時に開口することが可能となる。またこの
実施例２の方法は、実施例１に比べてフィールド酸化膜
２０１やゲート電極２０２上に達するコンタクト２０８
を開口する場所の上方の第２の窒化膜２１０を除去する
ためのフォトリソグラフィーと工程が省略されるため、
工程の簡略化が図れる。
処理を行なった場合においても、深さの大きく異なるコ
ンタクトを同時に開口することが可能となる。またこの
実施例２の方法は、実施例１に比べてフィールド酸化膜
２０１やゲート電極２０２上に達するコンタクト２０８
を開口する場所の上方の第２の窒化膜２１０を除去する
ためのフォトリソグラフィーと工程が省略されるため、
工程の簡略化が図れる。
【００３７】
【発明の効果】以上のように本発明によれば、半導体装
置の製造方法に関し、サリサイド処理を行なった場合で
あっても深さが大きく異なるコンタクトを同時に開口す
ることが可能となり、良好なコンタクトの電気特性を有
した半導体装置の実現が可能となる。
置の製造方法に関し、サリサイド処理を行なった場合で
あっても深さが大きく異なるコンタクトを同時に開口す
ることが可能となり、良好なコンタクトの電気特性を有
した半導体装置の実現が可能となる。
【図１】（ａ）、（ｂ）、（ｃ）は、本発明にかる半導
体製造方法の一実施形態を工程順に示した断面図であ
る。
体製造方法の一実施形態を工程順に示した断面図であ
る。
【図２】（ａ）、（ｂ）、（ｃ）は、本発明にかる半導
体製造方法の他の一実施形態を工程順に示した断面図で
ある。
体製造方法の他の一実施形態を工程順に示した断面図で
ある。
【図３】従来の工程を示した断面図である。
【図４】（ａ）、（ｂ）、は従来例を工程順に示した断
面図である。（ｃ）は、他の従来の工程を示した断面図
である。
面図である。（ｃ）は、他の従来の工程を示した断面図
である。
１０１ フィールド酸化膜 １０２ ゲート電極 １０３ サイドウォール １０４ 拡散層 １０５ 第１の層間膜 １０６ 配線 １０７ 第２の層間膜 １０８ コンタクト １０９ 第１の窒化膜 １１０ 第２の窒化膜 １１１ レジスト ２０１ フィールド酸化膜 ２０２ ゲート電極 ２０３ サイドウォール ２０４ 拡散層 ２０５ 第１の層間膜 ２０６ 配線 ２０７ 第２の層間膜 ２０８ コンタクト ２０９ 第１の窒化膜 ２１０ 第２の窒化膜 ２１１ レジスト ２１２ シリサイド ３０１ フィールド酸化膜 ３０２ ゲート電極 ３０３ サイドウォール ３０４ 拡散層 ３０５ 第１の層間膜 ３０６ 配線 ３０７ 第２の層間膜 ３０８ コンタクト ４０１ フィールド酸化膜 ４０２ ゲート電極 ４０３ サイドウォール ４０４ 拡散層 ４０５ 第１の層間膜 ４０６ 配線 ４０７ 第２の層間膜 ４０８ コンタクト ４０９ 窒化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB24 BB25 BB28 DD11 DD15 DD17 DD37 DD66 DD72 DD84 EE17 FF07 FF14 GG16 HH20 5F033 HH04 KK01 KK04 KK25 KK27 KK28 LL04 MM05 MM07 PP15 QQ08 QQ09 QQ10 QQ11 QQ16 QQ19 QQ21 QQ31 QQ35 QQ38 QQ39 QQ48 QQ58 QQ73 QQ79 QQ84 RR00 RR04 RR06 XX00 5F040 DB01 EC07 EC13 ED03 EH02 EJ04 EK01 FA05 FA06 FA08 FA11 FB04 FC11 FC19 FC21 FC22
Claims (6)
- 【請求項１】 第１の下層配線となる層を形成してパタ
ーニングを行い下層配線を形成する工程と、前記下層配
線上に第１の窒化膜を全面に形成する工程と、前記第１
の膜に第１の層間膜を形成する工程と、前記第１の層間
膜上に第２の上層配線となる層を形成してパターニング
を行い上層配線を形成する工程と、前記上層配線上に第
２の窒化膜を全面に形成する工程と、前記第２の窒化膜
をパターニングして前記下層配線に達するコンタクトが
開口される部分の第２の窒化膜を除去する工程と、第２
の層間膜を形成する工程と、前記下層配線上と前記上層
配線上の前記第１の窒化膜と前記第２の窒化膜に達する
コンタクトを同時に開口する工程と、前記下層配線上部
と前記上層配線上部ある前記第１の窒化膜と前記第２の
窒化膜を同時にエッチングして前記下層配線と前記上層
配線に達するコンタクトを同時に開口することを含むこ
とを特徴とした半導体装置の製造方法。 - 【請求項２】 第１の下層配線となる層を形成する工程
と、第１の窒化膜を全面に形成する工程と、前記第１の
下層配線となる層と前記第１の窒化膜を同時にパターニ
ングして下層配線と前記第１の窒化膜からなる２層構造
を形成する工程と、第１の層間膜を形成する工程と、第
２の上層配線となる層を形成してパターニングを行い上
層配線を形成する工程と、第２の窒化膜を全面に形成す
る工程と、第２の窒化膜をパターニングして前記下層配
線に達するコンタクトが開口される部分の上方の第２の
窒化膜を除去する工程と、第２の層間膜を形成する工程
と、前記下層配線上と前記上層配線上の前記第１の窒化
膜と前記第２の窒化膜に達するコンタクトを同時に開口
する工程と、前記下層配線上部と前記上層配線上部の前
記第１の窒化膜と前記第２の窒化膜を同時にエッチング
して前記下層配線と前記上層配線に達するコンタクトを
同時に開口することを含むことを特徴とした半導体装置
の製造方法。 - 【請求項３】 第１の下層配線となる層を形成してパタ
ーニングを行い下層配線を形成する工程と、第１の窒化
膜を全面に形成する工程と、第１の層間膜を形成する工
程と、第２の上層配線となる層を形成する工程と、第２
窒化膜を全面に形成する工程と、前記第２の上層配線と
なる層と前記第２の窒化膜を同時にパターニングして上
層配線と前記第２の窒化膜からなる２層構造を形成する
工程と、第２の層間膜を形成する工程と前記下層配線上
と前記上層配線上の前記第１の窒化膜と前記第２の窒化
膜に達するコンタクトを同時に開口する工程と前記下層
配線上と前記上層配線上の前記第１の窒化膜と前記第２
の窒化膜を同時にエッチングして前記下層配線と前記上
層配線に達するコンタクトを同時に開口することを含む
ことを特徴とした半導体装置の製造方法。 - 【請求項４】 前記下層配線の上面にシリサイド処理を
行なったことを特徴とした請求項１または３に記載の半
導体装置の製造方法。 - 【請求項５】 前記シリサイド処理は、コバルト、もし
くはチタンをスパッタ処理して行なうことを特徴とした
請求項４に記載の半導体装置の製造方法。 - 【請求項６】 第１の下層配線となる層を形成してパタ
ーニングを行い下層配線を形成する工程と、前記下層配
線上にコバルト、もしくはチタンをスパッタする工程
と、コバルト、もしくはチタンをスパッタした前記下層
配線を熱処理する工程と、未反応の前記コバルトももし
くはチタンをエッチングにより除去する工程と、前記熱
処理より高い温度で熱処理する再処理工程と、前記下層
配線上に第１の窒化膜を全面に形成する工程と、前記第
１の膜に第１の層間膜を形成する工程と、前記第１の層
間膜上に第２の上層配線となる層を形成してパターニン
グを行い上層配線を形成する工程と、前記上層配線上に
第２の窒化膜を全面に形成する工程と、前記第２の窒化
膜をパターニングして前記下層配線に達するコンタクト
が開口される部分の第２の窒化膜を除去する工程と、第
２の層間膜を形成する工程と、前記下層配線上と前記上
層配線上の前記第１の窒化膜と前記第２の窒化膜に達す
るコンタクトを同時に開口する工程と、前記下層配線上
部と前記上層配線上部ある前記第１の窒化膜と前記第２
の窒化膜を同時にエッチングして前記下層配線と前記上
層配線に達するコンタクトを同時に開口することを含む
ことを特徴とした半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10300780A JP2000133705A (ja) | 1998-10-22 | 1998-10-22 | 半導体装置の製造方法 |
| KR1019990045525A KR100316681B1 (ko) | 1998-10-22 | 1999-10-20 | 다른 깊이의 콘택트를 가진 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10300780A JP2000133705A (ja) | 1998-10-22 | 1998-10-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000133705A true JP2000133705A (ja) | 2000-05-12 |
Family
ID=17889014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10300780A Pending JP2000133705A (ja) | 1998-10-22 | 1998-10-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000133705A (ja) |
| KR (1) | KR100316681B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613684B2 (en) | 2000-10-05 | 2003-09-02 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for forming contact holes in a semiconductor device |
| US7045448B2 (en) | 2004-05-25 | 2006-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| KR100722787B1 (ko) | 2005-04-25 | 2007-05-30 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100886292B1 (ko) * | 2003-09-09 | 2009-03-04 | 산요덴키가부시키가이샤 | 회로 소자를 포함하는 반도체 모듈과 반도체 장치, 그들의 제조 방법 및 표시 장치 |
-
1998
- 1998-10-22 JP JP10300780A patent/JP2000133705A/ja active Pending
-
1999
- 1999-10-20 KR KR1019990045525A patent/KR100316681B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613684B2 (en) | 2000-10-05 | 2003-09-02 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for forming contact holes in a semiconductor device |
| US7045448B2 (en) | 2004-05-25 | 2006-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100316681B1 (ko) | 2001-12-13 |
| KR20000029197A (ko) | 2000-05-25 |
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