JP2003218224A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】キャパシタを構成する誘電性の膜の膜質を良好
に維持できるようにする共に、半導体装置の信頼性を向
上できるようにする。 【解決手段】 下部電極層６と上部電極８で誘電体膜７
を挟み込んだ半導体キャパシタを有する装置であって、
半導体基板と、凹凸部を有してこの半導体基板の所定領
域に設けられた下部電極層６と、少なくともこの下部電
極層６の凹部３２に設けられた誘電体膜７と、この誘電
体膜７上に積層して設けられた上部電極８とを備え、上
部電極８の上面の高さは、下部電極層６の凸部３３上面
の高さと同じ、又はこの凸部３３上面の高さよりも低く
なされたものである。キャパシタ電極内包構造の半導体
キャパシタを得ることができ、下部電極層６及び上部電
極８上に層間絶縁膜１０を覆って当該下部電極層６及び
上部電極８を引き出すためのコンタクトホール形成時
に、両電極上の層間絶縁膜１０の厚みを揃えることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、Ｓｕｂ−ｈａｌ
ｆμｍ世代以降のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔ
ｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型キャパシタを搭
載したＢｉｐｏｌａｒ集積回路や、ＢｉＣＭＯＳ集積回
路等に適用して極めて好適な半導体装置及びその製造方
法に関するものである。

【０００２】詳しくは、第１の電極部の凹部に設けられ
た誘電性の膜上に第２の電極部を備え、この第２の電極
部の上面の高さを第１の電極部の凸部上面の高さと同
じ、又はこの凸部上面の高さよりも低くすることによっ
て、第１、第２の電極部上に絶縁性の膜を覆ってこれら
の電極部を引き出すためのコンタクトホールを形成する
際に、第２の電極部へのオーバエッチングを抑制できる
ようにしたものである。

【０００３】

【従来の技術】近年、Ｂｉｐｏｌａｒ集積回路や、Ｂｉ
ＣＭＯＳ集積回路等の半導体装置はますます微細化、高
性能化が進みつつある。これに伴って、これらの半導体
装置に搭載されるＭＩＳ型キャパシタも、その誘電体膜
の薄膜化が進みつつある。

【０００４】図８〜１０は、従来例に係る半導体装置９
０の製造例（その１〜３）を示す工程図である。以下で
説明する半導体装置９０は、ＭＩＳ型キャパシタを搭載
したＢｉＣＭＯＳ集積回路である。

【０００５】まず、図８Ａに示すように、ホウ素を含む
Ｐ型のシリコン基板９１を用意する。次に、このシリコ
ン基板９１上にリンを含むＮ型の単結晶シリコン膜をエ
ピタキシャル成長により１μｍ程度形成する。以下で、
このＮ型の単結晶シリコン膜を、シリコン基板９１のＮ
型層９２という。

【０００６】次に、このＮ型層９２が形成されたシリコ
ン基板９１を選択酸化して、Ｎ型層９２に４００ｎｍ程
度のフィールド酸化膜９３を形成する。さらに、このフ
ィールド酸化膜９３が形成されたシリコン基板９１を熱
酸化して、フィールド酸化膜９３で覆われていないＮ型
層９２上に４０ｎｍ程度のバッファ酸化膜９４を形成す
る。

【０００７】次に、図８Ｂに示すように、フィールド酸
化膜３下のシリコン基板９１にホウ素をイオン注入し、
Ｐ型素子分離層９５を形成する。さらに、バッファ酸化
膜９４で覆われたＮ型層９２にリンをイオン注入する。
これにより、キャパシタを構成するＮ型の下部電極層９
６を形成する。下部電極層９６を形成した後、フッ酸溶
液を用いて、バッファ酸化膜９４をエッチングし除去す
る。

【０００８】次に、図９Ａに示すように、下部電極層９
６及びフィールド酸化膜９３上にシリコン窒化膜からな
る誘電体膜９７を形成する。さらに、この誘電体膜９７
上にリンドープ多結晶シリコンを２００ｎｍ程度堆積す
る。そして、フォトリソグラフィとドライエッチングに
より、このリンドープ多結晶シリコンをパターニングし
て、図９Ｂに示す上部電極９８を形成する。

【０００９】さらに、この上部電極９８が形成されたシ
リコン基板９１の上方全面に、ＣＶＤ（Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により層間絶
縁膜を１．２μｍ程度形成する。そして、この層間絶縁
膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈ）で平坦化する。

【００１０】その後、図１０Ａに示すように、フォトリ
ソグラフィーにより、下部電極層９６及び上部電極９８
の上方に開口部を有するレジストパターン８９を平坦化
された層間絶縁膜９９上に形成する。そして、このレジ
ストパターン８９をマスクにして、平坦化された層間絶
縁膜９９にドライエッチング処理を施し、下部電極層９
６及び上部電極９８上にコンタクトホール８８Ａ及び８
８Ｂを形成する。

【００１１】この時、下部電極層９６上の平坦化された
層間絶縁膜９９の厚みをＴａ’とすると共に、上部電極
９８上の平坦化された層間絶縁膜９９の厚みをＴｂ’と
すると、Ｔａ’＞Ｔｂ’である。このため、コンタクト
ホール８８Ａ及び８８Ｂを形成する際のドライエッチン
グ時間は、下部電極層９６上の層間絶縁膜９９の厚みＴ
ａ’にあわせて決定する。

【００１２】次に、このコンタクトホール８８Ａ及び８
８Ｂが形成された層間絶縁膜９９上に、チタンを３０ｎ
ｍ程度スパッタし、窒化チタンを７０ｎｍ程度スパッタ
し、ＣＶＤによりタングステンを６００ｎｍ程度堆積す
る。そして、これらのタングステン／窒化チタン／チタ
ンからなる多層構造膜をエッチバックする。

【００１３】これにより、図１０Ｂに示すように、下部
電極層９６及び上部電極９８上にタングステンプラグ８
７Ａ及び８７Ｂを形成する。次いで、チタンを含むバリ
アメタルと、アルミニウムまたはアルミニウム合金をス
パッタし、フォトリソグラフィーとドライエッチングに
よりパターニングして、取出し電極８６Ａ及び８６Ｂを
形成する。これにより、半導体装置９０を完成する。

【００１４】

【発明が解決しようとする課題】ところで、従来方式に
係る半導体装置９０の製造方法によれば、層間絶縁膜９
９にコンタクトホール８８Ａ及び８８Ｂを形成する際の
ドライエッチング時間は、下部電極層９６上の層間絶縁
膜９９の厚みＴａ’にあわせて決定していた。

【００１５】このため、下部電極層９６上にコンタクト
ホール８８Ａを形成する前に、上部電極９８上にコンタ
クトホール８８Ｂが形成されてしまい、上部電極９８が
過剰にオーバーエッチされてしまうという問題があっ
た。

【００１６】上部電極９８が過剰にオーバーエッチング
されてしまうと、この上部電極９８を通して誘電体膜９
７に流れる電流、いわゆるＰＩＤ（Ｐｌａｓｍａ Ｉｎ
ｄｕｃｅｄ Ｄａｍａｇｅ）が増大してしまい、誘電体
膜９７の膜質が劣化してしまうおそれがあった。さら
に、この誘電体膜９７の膜質の劣化により、上部電極９
８Ａと下部電極層９６Ｂとの間でリーク電流が増大して
しまい、信頼性が低下してしまうおそれがあった。

【００１７】そこで、この発明はこのような問題を解決
したものであって、キャパシタを構成する誘電性の膜の
膜質を良好に維持できるようにする共に、信頼性を向上
できるようにした半導体装置及びその製造方法の提供を
目的とする。

【００１８】

【課題を解決するための手段】上述した課題は、第１の
電極部と第２の電極部で誘電性の膜を挟み込んだ半導体
キャパシタを有する装置であって、所定の下地部材と、
凹凸部を有してこの下地部材の所定領域に設けられた第
１の電極部と、少なくともこの第１の電極部の凹部に設
けられた誘電性の膜と、この誘電性の膜上に積層して設
けられた第２の電極部とを備え、この第２の電極部の上
面の高さは、第１の電極部の凸部上面の高さと同じ、又
は当該凸部上面の高さよりも低くなされたことを特徴と
する半導体装置によって解決される。

【００１９】本発明に係る半導体装置によれば、キャパ
シタ電極内包構造の半導体キャパシタを得ることができ
る。

【００２０】本発明に係る半導体装置の製造方法は、所
定の下地部材にキャパシタを形成する方法であって、こ
の下地部材の所定領域に凹凸部を成す第１の電極部を形
成する工程と、少なくともこの第１の電極部の凹部に誘
電性の膜を形成する工程と、この第１の電極凹部内に内
包される位置の誘電性の膜上に第２の電極部を形成する
工程と、この第２の電極部が形成された下地部材の上方
全面に絶縁性の膜を形成する工程と、この絶縁性の膜を
平坦化する工程と、平坦化された絶縁性の膜に選択的に
エッチング処理を施して、第１の電極部の凸部上に第１
の開口部を形成すると共に、第２の電極部上に第２の開
口部を形成する工程とを有することを特徴とするもので
ある。

【００２１】本発明に係る半導体装置の製造方法によれ
ば、第２の電極部の上面と第１の電極部の凸部上面との
高低差を当該第１の電極部の凹凸部の段差で吸収でき
る。

【００２２】従って、従来方式と比べて、平坦化された
絶縁性の膜に選択的にドライエッチング処理を施して第
１、第２の開口部を一括形成する際に、両電極部上の絶
縁性の膜の厚みを揃えることができるので、これらの開
口部を同時に形成できる。

【００２３】

【発明の実施の形態】以下図面を参照しながら、この発
明の実施形態に係る半導体装置及びその製造方法につい
て説明する。図１は本発明の実施形態に係る半導体装置
１００の構成例を示す断面図である。

【００２４】この実施形態では、所定の下地部材にキャ
パシタを形成する際に、この下地部材の所定領域に凹凸
部を成す第１の電極部を形成し、少なくともこの第１の
電極部の凹部に誘電性の膜と第２の電極部とを順次形成
し、さらにこの下地部材の上方全面に絶縁性の膜を形成
して平坦化し、この絶縁性の膜に選択的にエッチング処
理を施すことにより第１の電極部の凸部上に第１の開口
部を形成すると共に、第２の電極部上に第２の開口部を
形成して、これらの開口部を形成する際に第２の電極部
へのオーバエッチングを抑制できるようにし、この第２
の電極部下の誘電性の膜の膜質を良好に維持できるよう
にする共に、信頼性を向上できるようにしたものであ
る。

【００２５】始めに、この半導体装置１００について説
明する。図１に示す半導体装置１００は、ＭＩＳ型キャ
パシタと、図示しないＭＯＳトランジスタ及びバイポー
ラトランジスタとを同一シリコン基板に搭載したＢｉＣ
ＭＯＳ集積回路である。

【００２６】図１に示すように、この半導体装置１００
は、下地部材の一例となる半導体基板１を備えている。
この半導体基板１は、例えば、ホウ素を１×１０¹⁵／ｃ
ｍ³程度含むＰ型のシリコン基板である。

【００２７】この半導体基板１には、リン等のＮ型不純
物を含むＮ型不純物拡散層（以下で、Ｎ型層ともいう）
２が設けられている。このＮ型層２のリン濃度は５×１
０¹⁵／ｃｍ³程度であり、その厚みは１μｍ程度であ
る。

【００２８】また、この半導体基板１のＮ型層２の周囲
には、ホウ素等のＰ型不純物を含むＰ型素子分離層５が
設けられている。このＰ型素子分離層５は、Ｎ型層２よ
りも拡散深さが大きくなされている。このＰ型素子分離
層５によって、一方のＮ型層２と他方のＮ型層２（図示
せず）は電位的に分離されている。

【００２９】また、この半導体装置１００は、Ｎ型層２
の所定領域に第１の電極部の一例となる下部電極層（対
向電極）６を備えている。この下部電極層６は、Ｎ型層
２よりもリンを高濃度に含むＮ型不純物拡散層である。

【００３０】この下部電極層６には、図１に示すよう
に、凹部３２と凸部３３が設けられている。図１におい
て、この凹部３２と凸部３３（以下で、これらを合わせ
て凹凸部ともいう）の段差は、例えば２３０ｎｍ程度で
ある。

【００３１】また、この下部電極層６が設けられた半導
体基板１には素子分離用のフィールド酸化膜３が設けら
れている。そして、このフィールド酸化膜３から下部電
極層６は露出するようになされている。このフィールド
酸化膜３の膜厚は、５００ｎｍ程度である。

【００３２】さらに、この半導体装置１００は、下部電
極層６の凹部３２上とフィールド酸化膜３上に誘電性の
膜の一例となる誘電体膜７を備えている。この誘電体膜
７は、例えばシリコン窒化膜である。この誘電体膜７の
厚みは、例えば３０ｎｍ程度である。

【００３３】また、この半導体装置１００は、第２の電
極部の一例となる上部電極（蓄積電極）８を備えてい
る。図１に示すように、この上部電極８は、下部電極層
６の凹部３２にある誘電性の膜上に積層して設けられて
いる。この上部電極８は、例えばリンをドープされた多
結晶シリコンであり、その膜厚は２００ｎｍ程度であ
る。

【００３４】さらに、この半導体装置１００は、半導体
基板１上に絶縁性の膜の一例となる層間絶縁膜１０を備
えている。図１に示すように、この層間絶縁膜１０は、
上部電極８と、誘電体膜７と、下部電極層６等を覆うよ
うになされている。この層間絶縁膜１０は、例えばシリ
コン酸化膜であり、その膜厚は１．２μｍ程度である。
この層間絶縁膜１０の上面は平坦化（平滑化）されてい
る。

【００３５】また、この層間絶縁膜１０の上部電極８上
にはコンタクトホールが設けられており、このコンタク
トホールにプラグ電極１１Ｂが設けられている。このプ
ラグ電極１１Ｂは、上部電極８を層間絶縁膜１０上に引
き出すためのものである。このプラグ電極１１Ｂは、図
１の上部電極８側から上方に向けて、例えば、チタン約
３０ｎｍ／窒化チタン約７０ｎｍ／タングステン約６０
０ｎｍ、の三層構造になされている。また、プラグ電極
１１Ｂのピッチ間隔は、１μｍ程度である。

【００３６】同様に、層間絶縁膜１０の下部電極の凸部
３３上にもコンタクトホールが設けられており、このコ
ンタクトホールにプラグ電極１１Ａが設けられている。
このプラグ電極１１Ａによって、下部電極層６は誘電体
膜７と層間絶縁膜１０の上方に引き出されている。この
プラグ電極１１Ａの構造は、例えばプラグ電極１１Ｂと
同じく、チタン／窒化チタン／タングステンの三層構造
になされている。

【００３７】そして、半導体装置１００は、プラグ電極
１１Ａ上に引き出し電極１２Ａを、プラグ電極１１Ｂ上
に引き出し電極１２Ｂをそれぞれ備えている。これらの
プラグ電極１２Ａ及び１２Ｂは、例えば、チタンを含む
バリアメタルと、アルミニウム又はアルミニウム合金と
の二層構造になされている。

【００３８】ところで、この半導体装置１００では、上
部電極８と誘電体膜７の積層膜厚は約２３０ｎｍであっ
た。また、下部電極層６の凹凸部の段差も約２３０ｎｍ
である。つまり、上部電極８の上面と、下部電極層の凸
部３３上面とはほぼ同じ高さになされている。

【００３９】従って、上部電極８と誘電体膜７とを下部
電極層６の凹部３２内に取り込んだキャパシタ電極内包
構造の半導体キャパシタ（ＭＩＳ型キャパシタ）を得る
ことができる。

【００４０】さらに、この半導体キャパシタを覆う層間
絶縁膜１０は平坦化されている。これにより、下部電極
層６の凸部３３上面から層間絶縁膜１０の上面までの距
離をＴａとし、上部電極８の上面から層間絶縁膜１０の
上面までの距離をＴｂとしたとき、これら両距離の関係
はＴａ≒Ｔｂである。

【００４１】それゆえ、下部電極層６の凸部３３上と上
部電極８上の層間絶縁膜１０にコンタクトホールを形成
する時に、上部電極８へのオーバエッチングを抑制でき
る。これにより、上部電極８を通して誘電体膜７に流れ
る電流、いわゆるＰＩＤを低減できる。

【００４２】尚、上部電極８の上面の高さは、下部電極
層の凸部３３上面の高さよりも低くなされていても良
い。この場合には、下部電極層６の凸部３３上面から層
間絶縁膜１０の上面までの距離Ｔａと、上部電極８の上
面から層間絶縁膜１０の上面までの距離Ｔｂとの関係は
Ｔａ＜Ｔｂとなる。

【００４３】従って、コンタクトホールを形成する際
に、距離Ｔｂに合わせてエッチング条件（エッチング時
間等）を設定できるので、Ｔａ≒Ｔｂの場合と同様に、
上部電極８へのオーバエッチングを抑制できる。

【００４４】次に、本発明の実施形態に係る半導体装置
１００の製造方法について説明する。図２〜図７は半導
体装置１００の製造例（その１〜６）を示す工程図であ
る。ここでは、上述した半導体装置１００を製造する場
合を想定する。従って、同じ符号のものは同じ機能を有
するので、その説明を省略する。

【００４５】まず、図２Ａに示す半導体ウェハ４１を用
意する。この半導体ウェハ４１は、ホウ素を１×１０¹⁵
／ｃｍ³程度含むＰ型の単結晶シリコン基板である。次
に、この半導体ウェハ４１上に単結晶シリコン膜４２を
形成する。この単結晶シリコン膜４２の形成は、例えば
エピタキシャル成長により行う。この単結晶シリコン膜
４２は、リンを１×１０¹⁵／ｃｍ³程度含み、その膜厚
は１μｍ程度である。以下で、この単結晶シリコン膜４
２と半導体ウェハ４１とを合わせて半導体基板１とい
う。

【００４６】次に、この半導体基板１を熱酸化して、半
導体基板面にシリコン酸化膜（図示せず）を形成する。
そして、このシリコン酸化膜上にシリコン窒化膜４３を
形成する。このシリコン窒化膜４３は、周知技術のＬＯ
ＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉ
ｌｉｃｏｎ）プロセスを行う際に素子形成領域のマスク
として使用するものである。

【００４７】図２Ａに示すように、半導体基板１にシリ
コン窒化膜４３を形成した後、このシリコン窒化膜４３
に選択的にエッチング処理を施す。これにより、下部電
極層の凸部３３（図１参照）を形成する領域（以下で、
凸部形成領域ともいう）４４以外のシリコン窒化膜４３
とシリコン酸化膜とを除去する。

【００４８】次に、図２Ｂに示すように、ＬＯＣＯＳプ
ロセスにより、この半導体基板１にフィールド酸化膜３
を形成する。このフィールド酸化膜３の厚みは、約５０
０ｎｍ程度である。

【００４９】次に、図３Ａに示すように、フィールド酸
化膜３が形成された半導体基板１の上方に、フォトリソ
グラフィによって第１のレジストパターン４６を形成す
る。これにより、下部電極の凹部３２（図１参照）を形
成する領域（以下で、凹部形成領域ともいう）を除く半
導体基板１の上方全面をマスクする。

【００５０】そして、このレジストパターン４６が形成
された半導体基板１にエッチング処理を施して、凹部形
成領域のフィールド酸化膜３を除去する。これにより、
半導体基板１に２３０ｎｍ程度の深さの凹部を形成す
る。このエッチング処理には、エッチャントとしてフッ
酸溶液を使用する。半導体基板１に凹部を形成した後、
レジストパターン４６を周知のアッシング等により除去
する。

【００５１】次に、図３Ｂに示すように、凹部が形成さ
れた半導体基板１を熱酸化して、フィールド酸化膜３で
覆われていない半導体基板面に４０ｎｍ程度のバッファ
酸化膜４を形成する。

【００５２】バッファ酸化膜４を形成した後、図４Ａに
示すように、Ｐ型素子分離層５（図１参照）を形成する
領域のみを開口する第２のレジストパターン４７をフィ
ールド酸化膜３及びバッファ酸化膜４上に形成する。そ
して、このレジストパターン４７をマスクにして、ホウ
素を半導体基板１にイオン注入する。このイオン注入の
条件は、例えば、打ちこみエネルギー４００ｋｅＶ、ド
ーズ量５×１０¹³／ｃｍ²程度である。ホウ素をイオン
注入した後、レジストパターン４７をアッシングして除
去する。

【００５３】レジストパターン４７をアッシングして除
去した後、図４Ｂに示すように、半導体基板１の全面に
リンをイオン注入する。このイオン注入の条件は、例え
ば、打ち込みエネルギー７０ｋｅＶ、ドーズ量５×１０
¹³／ｃｍ²である。前のボロンイオンの打ち込みエネル
ギーと比べて、リンイオンの打ち込みエネルギーを低く
抑えているので、リンイオンはフィールド酸化膜３下の
半導体基板１には到達しない。つまり、フィールド酸化
膜３で覆われていない半導体基板面にのみリンイオンが
選択的に注入される。

【００５４】その後、この半導体基板１に熱処理（アニ
ール）を施して、半導体基板１にイオン注入したボロン
及びリンを拡散させる。これにより、図５Ａに示すよう
に、Ｐ型素子分離層５及び下部電極層６を半導体基板１
に形成する。次に、この半導体基板１にエッチング処理
を施して、バッファ酸化膜４を除去する。このエッチン
グ処理には、例えばフッ酸溶液を使用する。

【００５５】そして、図５Ｂに示すように、この半導体
基板１の上方全面に誘電体膜７を約３０ｎｍ形成する。
この誘電体膜７は例えばシリコン窒化膜であり、その形
成はＣＶＤによって行う。

【００５６】次に、図６Ａに示すように、この誘電体膜
７上に、リンがドープされた多結晶シリコン膜４８を２
００ｎｍ程度形成する。この多結晶シリコン膜４８の形
成は、例えばＣＶＤによって行う。そして、この多結晶
シリコン膜４８上に第３のレジストパターン５１を形成
する。このレジストパターン４８によって、上部電極８
（図１参照）となる領域（以下で、上部電極形成領域と
もいう）４９の多結晶シリコン膜４８をマスクする。

【００５７】次に、このレジストパターン４８が形成さ
れた半導体基板１にエッチング処理を施して、上部電極
形成領域４９以外の多結晶シリコン膜４８を除去する。
これにより、図６Ｂに示すように、下部電極凹部３２内
に内包される位置の誘電体膜７上に上部電極８を形成す
る。この上部電極８の形成は、例えばＣＦ₄−Ｏ₂をエッ
チングガスとするドライエッチングにより行う。

【００５８】半導体基板１に上部電極８を形成した後、
図７Ａに示すように、この上部電極８上に層間絶縁膜１
０を１．２μｍ程度形成する。この層間絶縁膜１０は例
えばシリコン酸化膜であり、その形成はＣＶＤによって
行う。次に、この層間絶縁膜１０の上面を平坦化する。
この平坦化処理は、例えばＣＭＰにより行う。

【００５９】その後、図７Ｂに示すように、この層間絶
縁膜１０上に第４のレジストパターン５２を形成する。
このレジストパターン５２は、上部電極８の上方と下部
電極層６の凸部３３上方にそれぞれ開口部を有するもの
である。そして、このレジストパターン５２をマスクに
して、層間絶縁膜１０にドライエッチング処理を施す。
これにより、第１の開口部の一例となるコンタクトホー
ル５３Ａと、第２の開口部の一例となるコンタクトホー
ル５３Ｂとを層間絶縁膜１０に一括して形成する。

【００６０】このドライエッチングには、例えば、ヘリ
コン波プラズマエッチング装置や、ＥＣＲプラズマエッ
チング装置、またはＩＣＰ型プラズマエッチング装置等
の高密度プラズマエッチング装置を用いて行う。また、
この高密度プラズマエッチングには、例えば、ＣＦ
₄や、ＣＦ₄−Ｈ₂等のエッチングガスを使用する。

【００６１】次に、このコンタクトホール５３Ａ及び５
３Ｂが形成された層間絶縁膜１０の上方全面にチタン
（図示せず）を３０ｎｍ程度形成し、さらに、窒化チタ
ン（図示せず）を７０ｎｍ程度形成する。これらのチタ
ン及び窒化チタンの形成は、例えばスパッタによって行
う。そして、この窒化チタン上にタングステン（図示せ
ず）を６００ｎｍ程度形成する。このタングステンの形
成は、例えば、ＣＶＤによって行う。

【００６２】層間絶縁膜１０のコンタクトホール５３Ａ
及び５３Ｂを埋め込むように三層構造の導電膜（チタン
／窒化チタン／タングステン）を形成した後、これらの
導電膜にエッチバック処理を施す。これにより、コンタ
クトホール５３Ａ及び５３Ｂ内に、タングステンプラグ
１１Ａ及び１１Ｂ（図１参照）を形成する。

【００６３】さらに、タングステンプラグ１１Ａ及び１
１Ｂが形成された層間絶縁膜１０上にチタンを含むバリ
アメタル（図示せず）と、アルミニウム（図示せず）を
形成する。これらのバリアメタルと、アルミニウムはス
パッタにより形成する。次に、このアルミニウム上にタ
ングステンプラグ１１Ａ及び１１Ｂの上方を覆うレジス
トパターンを形成する。そして、このレジストパターン
をマスクにして、アルミニウムにドライエッチング処理
を施し、取出し電極１２Ａと１２Ｂを形成する。これに
より、図１に示した半導体装置１００を完成する。

【００６４】このように、本発明に係る半導体装置１０
０の製造方法によれば、半導体基板１にＭＩＳ型キャパ
シタを形成する際に、この半導体基板１の所定領域に凹
凸部を成す下部電極層６を形成し、少なくともこの下部
電極層６の凹部３２に誘電体膜７と上部電極８とを順次
形成し、さらにこの半導体基板１の上方全面に層間絶縁
膜１０を形成して平坦化し、この層間絶縁膜１０に選択
的にエッチング処理を施して、下部電極層６の凸部３３
上にコンタクトホール５３Ａを形成すると共に、上部電
極８上にコンタクトホール５３Ｂを形成するようになさ
れる。

【００６５】従って、上部電極８の上面と下部電極層６
部の凸部３３上面との高低差を、当該下部電極層６の凹
凸部の段差で吸収できる。

【００６６】これにより、従来方式と比べて、平坦化さ
れた層間絶縁膜１０に選択的にドライエッチング処理を
施して、コンタクトホール５３Ａ及び５３Ｂを一括形成
する際に、両電極部上の層間絶縁膜１０の厚みを揃える
ことができるので、これらのコンタクトホール５３Ａ及
び５３Ｂを同時に形成できる。それゆえ、上部電極８が
エッチングガスに曝されてしまう時間を短縮できるの
で、この上部電極８下の誘電体膜７へのダメージ、即
ち、ＰＩＤを確実に低減できる。

【００６７】また、誘電体膜７に与えるＰＩＤを低減で
きるので、誘電体膜７をより一層薄膜化できる。これに
より、Ｓｕｂ−ｈａｌｆμｍ世代以降のキャパシタの高
容量化にも大きく貢献できる。

【００６８】尚、この実施形態では、下部電極層６の凸
部３３上面から層間絶縁膜１０の上面までの距離をＴａ
とし、上部電極８の上面から層間絶縁膜１０の上面まで
の距離をＴｂとしたとき、これら両距離の関係をＴａ≒
Ｔｂとする場合について説明したが、これに限られるこ
とはない。

【００６９】例えば、上部電極８の上面よりも下部電極
層６の凸部３３上面が高くなるように当該下部電極層６
の凹凸部の段差を調整し、これら両距離の関係を、Ｔａ
≦Ｔｂと規定しても良い。コンタクトホール形成時のド
ライエッチング時間をＴｂに合わせて設定できるので、
上部電極８へのオーバエッチング量を低減できる。

【００７０】

【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、第１の電極部の凹部に設けられた誘電
性の膜上に第２の電極部を備え、この第２の電極部の上
面の高さは、第１の電極部の凸部上面の高さと同じ、又
は当該凸部上面の高さよりも低くなされたものである。

【００７１】この構成によって、第２の電極部と誘電性
の膜とを第１の電極凹部内に取り込んだキャパシタ電極
内包構造の半導体キャパシタを得ることができる。

【００７２】従って、第１、第２の電極部上に絶縁性の
膜を覆って当該電極部を引き出すためのコンタクトホー
ル形成時に、両電極部上の絶縁性の膜の厚みを揃えるこ
とができるので、第２の電極部へのオーバエッチングを
抑制できる。これにより、誘電性の膜へのダメージを確
実に低減できる。

【００７３】本発明に係る半導体装置の製造方法によれ
ば、所定の下地部材にキャパシタを形成する際に、この
下地部材の所定領域に凹凸部を成す第１の電極部を形成
し、少なくともこの第１の電極部の凹部に誘電性の膜と
第２の電極部とを順次形成し、さらにこの下地部材の上
方全面に絶縁性の膜を形成して平坦化し、この絶縁性の
膜に選択的にエッチング処理を施して、第１の電極部の
凸部上に第１の開口部を形成すると共に、第２の電極部
上に第２の開口部を形成するようになされる。

【００７４】この構成によって、第２の電極部の上面と
第１の電極部の凸部上面との高低差を当該第１の電極部
の凹凸部の段差で吸収できる。

【００７５】従って、従来方式と比べて、平坦化された
絶縁性の膜に選択的にドライエッチング処理を施して第
１、第２の開口部を一括形成する際に、両電極部上の絶
縁性の膜の厚みを揃えることができるので、これらの開
口部を同時に形成できる。

【００７６】これにより、第２の電極部がエッチングガ
スに曝されてしまう時間を短縮できるので、この第２の
電極部下の誘電性の膜へのダメージを確実に低減でき
る。

【００７７】それゆえ、誘電性の膜の本来の膜質を良好
に維持でき、信頼性を向上した半導体装置を再現性良く
製造できる。

【００７８】この発明は、Ｓｕｂ−ｈａｌｆμｍ世代以
降のＭＩＳ型キャパシタを搭載したＢｉｐｏｌａｒ集積
回路や、ＢｉＣＭＯＳ集積回路等に適用して極めて好適
である。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体装置１００の構
成例を示す断面図である。

【図２】Ａ及びＢは半導体装置１００の製造例（その
１）を示す工程図である。

【図３】Ａ及びＢは半導体装置１００の製造例（その
２）を示す工程図である。

【図４】Ａ及びＢは半導体装置１００の製造例（その
３）を示す工程図である。

【図５】Ａ及びＢは半導体装置１００の製造例（その
４）を示す工程図である。

【図６】Ａ及びＢは半導体装置１００の製造例（その
５）を示す工程図である。

【図７】Ａ及びＢは半導体装置１００の製造例（その
６）を示す工程図である。

【図８】Ａ及びＢは従来例に係る半導体装置９０の製造
方法（その１）を示す工程図である。

【図９】Ａ及びＢは従来例に係る半導体装置９０の製造
方法（その２）を示す工程図である。

【図１０】Ａ及びＢは従来例に係る半導体装置９０の製
造方法（その３）を示す工程図である。

【符号の説明】

１・・・半導体基板（下地部材）、２・・・Ｎ型層、６
・・・下部電極層（第１の電極部）、７・・・誘電体膜
（誘電性の膜）、８・・・上部電極（第２の電極部）、
１０・・・層間絶縁膜（絶縁性の膜）、３２・・・凹
部、３３・・・凸部、５３Ａ・・・第１のコンタクトホ
ール（第１の開口部）、５３Ｂ・・・第２のコンタクト
ホール（第２の開口部）、１００・・・半導体装置

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の電極部と第２の電極部で誘電性の
   膜を挟み込んだ半導体キャパシタを有する装置であっ
   て、 所定の下地部材と、 凹凸部を有して前記下地部材の所定領域に設けられた第
   １の電極部と、 少なくとも前記第１の電極部の凹部に設けられた誘電性
   の膜と、 前記誘電性の膜上に積層して設けられた第２の電極部と
   を備え、 前記第２の電極部の上面の高さは、 前記第１の電極部の凸部上面の高さと同じ、又は当該凸
   部上面の高さよりも低くなされたことを特徴とする半導
   体装置。
2. 【請求項２】 前記第２の電極部及び前記第１の電極部
   を含む下地部材の上方に設けられて平坦化処理された絶
   縁性の膜を備えたことを特徴とする請求項１に記載の半
   導体装置。
3. 【請求項３】 所定の下地部材にキャパシタを形成する
   方法であって、 前記下地部材の所定領域に凹凸部を成す第１の電極部を
   形成する工程と、 少なくとも前記第１の電極部の凹部に誘電性の膜を形成
   する工程と、 前記第１の電極凹部内に内包される位置の誘電性の膜上
   に第２の電極部を形成する工程と、 前記第２の電極部が形成された下地部材の上方全面に絶
   縁性の膜を形成する工程と、 前記絶縁性の膜を平坦化する工程と、 平坦化された前記絶縁性の膜に選択的にエッチング処理
   を施して、前記第１の電極部の凸部上に第１の開口部を
   形成すると共に、前記第２の電極部上に第２の開口部を
   形成する工程とを有することを特徴とする半導体装置の
   製造方法。
4. 【請求項４】 前記下地部材に半導体基板を使用すると
   き、 前記半導体基板の所定領域を選択的に酸化して所定の酸
   化膜を形成し、 前記酸化膜が形成された半導体基板の所定領域にエッチ
   ング処理を施して当該酸化膜を除去することにより凹凸
   部を形成し、その後、 前記凹凸部が形成された半導体基板の所定領域に所定の
   不純物を注入して、前記第１の電極部を形成することを
   特徴とする請求項３に記載の半導体装置の製造方法。