JP2003124144A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JP2003124144A JP2003124144A JP2001399958A JP2001399958A JP2003124144A JP 2003124144 A JP2003124144 A JP 2003124144A JP 2001399958 A JP2001399958 A JP 2001399958A JP 2001399958 A JP2001399958 A JP 2001399958A JP 2003124144 A JP2003124144 A JP 2003124144A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- manufacturing
- forming
- silicon layer
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000003672 processing method Methods 0.000 title abstract 3
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 70
- 239000010703 silicon Substances 0.000 claims abstract description 70
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 93
- 238000004519 manufacturing process Methods 0.000 claims description 45
- 230000008569 process Effects 0.000 claims description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 7
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 1
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 239000005360 phosphosilicate glass Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 26
- 238000005530 etching Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- 101100366710 Arabidopsis thaliana SSL12 gene Proteins 0.000 description 1
- 101100366711 Arabidopsis thaliana SSL13 gene Proteins 0.000 description 1
- 206010053759 Growth retardation Diseases 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 101100366561 Panax ginseng SS11 gene Proteins 0.000 description 1
- 101100366563 Panax ginseng SS13 gene Proteins 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 超高集積半導体素子に適した優秀なコンタク
トプラグを形成できる半導体素子の製造方法を提供す
る。 【解決手段】 シリコン基板４１上に絶縁膜５１を形成
する段階と、前記絶縁膜上にコンタクトホール５３を形
成する段階と、前記コンタクトホール内に選択的シリコ
ン層４９を形成する段階と、前記選択的シリコン層上に
選択的導電性プラグ５５を形成する段階とを含んでな
る。
トプラグを形成できる半導体素子の製造方法を提供す
る。 【解決手段】 シリコン基板４１上に絶縁膜５１を形成
する段階と、前記絶縁膜上にコンタクトホール５３を形
成する段階と、前記コンタクトホール内に選択的シリコ
ン層４９を形成する段階と、前記選択的シリコン層上に
選択的導電性プラグ５５を形成する段階とを含んでな
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、より詳しくは、超高集積半導体素子の製造に
適した優秀なコンタクトプラグを形成することができる
半導体素子の製造方法に関する。
法に関し、より詳しくは、超高集積半導体素子の製造に
適した優秀なコンタクトプラグを形成することができる
半導体素子の製造方法に関する。
【０００２】
【従来の技術】一般に、回路線幅が０．１６μｍ以下の
技術を利用した半導体素子の製造時に、コンタクト抵抗
を減少させることは非常に重要である。最近までの半導
体素子の製造時に適用されているシリコンコンタクトプ
ラグでは、コンタクトホールの形成後コンタクトホール
内に多結晶シリコンを蒸着し、これをＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）工程で平坦化させて形成した。
技術を利用した半導体素子の製造時に、コンタクト抵抗
を減少させることは非常に重要である。最近までの半導
体素子の製造時に適用されているシリコンコンタクトプ
ラグでは、コンタクトホールの形成後コンタクトホール
内に多結晶シリコンを蒸着し、これをＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）工程で平坦化させて形成した。
【０００３】近年、半導体素子のコンタクト形成時にこ
のような多結晶シリコンを利用したプラグ形成方法の代
りに、選択的シリコン成長（ＳＥＧ；Ｓｅｌｅｃｔｉｖ
ｅＥｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）技術を適用して
プラグを形成する方法が、セル大きさの縮小と工程単純
化、そして電気的特性の確保という観点より高く評価さ
れている。したがって、このような選択的シリコン成長
を適用してプラグを形成することができれば、セル大き
さの縮小に伴うギャップ埋め込み（ｇａｐ−ｆｉｌｌ）
の問題やコンタクト抵抗増加の問題を同時に解決するこ
とができる。また、プラグ分離のためのＣＭＰ工程やシ
リコン溝エッチング（ｓｉｌｉｃｏｎ ｒｅｃｅｓｓ
ｅｔｃｈ）を省略することができるため、工程単純化も
期待することができる。
のような多結晶シリコンを利用したプラグ形成方法の代
りに、選択的シリコン成長（ＳＥＧ；Ｓｅｌｅｃｔｉｖ
ｅＥｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）技術を適用して
プラグを形成する方法が、セル大きさの縮小と工程単純
化、そして電気的特性の確保という観点より高く評価さ
れている。したがって、このような選択的シリコン成長
を適用してプラグを形成することができれば、セル大き
さの縮小に伴うギャップ埋め込み（ｇａｐ−ｆｉｌｌ）
の問題やコンタクト抵抗増加の問題を同時に解決するこ
とができる。また、プラグ分離のためのＣＭＰ工程やシ
リコン溝エッチング（ｓｉｌｉｃｏｎ ｒｅｃｅｓｓ
ｅｔｃｈ）を省略することができるため、工程単純化も
期待することができる。
【０００４】しかし、プラグ形成時に選択的シリコン成
長を適用する場合、解決すべき問題点が多い。その中の
１つは、パターン物質（即ち、選択的シリコン成長が成
長するように窓を形成する物質）に従う選択性の確保で
ある。さらに、セル活性領域の確保という次元で自己整
合コンタクト（ＳＡＣ；Ｓｅｌｆ−ＡｌｉｇｎｅｄＣｏ
ｎｔａｃｔ）エッチングの概念を適用するとき、必ず窒
化膜表面が現れる。一方、選択的シリコン成長は、パタ
ーン物質に従って、選択性、熱的ストレスによる欠陥に
より異なるファセット発生（ｆａｃｅｔ ｇｅｎｅｒａ
ｔｉｏｎ）を引き起こすことがある。一般に、ＬＰＣＶ
Ｄ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）の場合、窒化
膜系列物質は８５０℃以下の温度で酸化膜系列の物質に
比べて選択性の確保が非常に難しい。したがって、選択
性を確保するためには成長速度を低下させなければなら
ないため、素子に与えられる熱的負荷（ｔｈｅｒｍａｌ
ｂｕｄｇｅｔ）が増加する。
長を適用する場合、解決すべき問題点が多い。その中の
１つは、パターン物質（即ち、選択的シリコン成長が成
長するように窓を形成する物質）に従う選択性の確保で
ある。さらに、セル活性領域の確保という次元で自己整
合コンタクト（ＳＡＣ；Ｓｅｌｆ−ＡｌｉｇｎｅｄＣｏ
ｎｔａｃｔ）エッチングの概念を適用するとき、必ず窒
化膜表面が現れる。一方、選択的シリコン成長は、パタ
ーン物質に従って、選択性、熱的ストレスによる欠陥に
より異なるファセット発生（ｆａｃｅｔ ｇｅｎｅｒａ
ｔｉｏｎ）を引き起こすことがある。一般に、ＬＰＣＶ
Ｄ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）の場合、窒化
膜系列物質は８５０℃以下の温度で酸化膜系列の物質に
比べて選択性の確保が非常に難しい。したがって、選択
性を確保するためには成長速度を低下させなければなら
ないため、素子に与えられる熱的負荷（ｔｈｅｒｍａｌ
ｂｕｄｇｅｔ）が増加する。
【０００５】このような観点より、従来技術に係る半導
体素子の製造方法の一実施の形態を、図面を参照しなが
ら説明すると次の通りである。図１〜図４は、従来技術
に係る半導体素子の製造方法の一実施の形態を説明する
ための工程断面図である。従来技術に係る半導体素子の
製造方法は、図１に示すように、シリコン基板１上に窒
化膜でなるハードマスク（図示省略）を有するゲート電
極構造３を形成し、ゲート電極３の側面に窒化膜を利用
した側壁スペーサ５を形成する。その次に、図面には示
していないが、側壁スペーサ５の両側下のシリコン基板
１内に不純物を注入して不純物接合領域（図示省略）を
形成する。次いで、ゲート電極構造３と側壁スペーサ５
を含むシリコン基板１上に隣接するセルの間に短絡を防
ぐため、酸化膜材質を利用して層間絶縁膜７を蒸着す
る。このとき、層間絶縁膜７を形成した後、ＣＭＰ工程
処理して平坦化させる。
体素子の製造方法の一実施の形態を、図面を参照しなが
ら説明すると次の通りである。図１〜図４は、従来技術
に係る半導体素子の製造方法の一実施の形態を説明する
ための工程断面図である。従来技術に係る半導体素子の
製造方法は、図１に示すように、シリコン基板１上に窒
化膜でなるハードマスク（図示省略）を有するゲート電
極構造３を形成し、ゲート電極３の側面に窒化膜を利用
した側壁スペーサ５を形成する。その次に、図面には示
していないが、側壁スペーサ５の両側下のシリコン基板
１内に不純物を注入して不純物接合領域（図示省略）を
形成する。次いで、ゲート電極構造３と側壁スペーサ５
を含むシリコン基板１上に隣接するセルの間に短絡を防
ぐため、酸化膜材質を利用して層間絶縁膜７を蒸着す
る。このとき、層間絶縁膜７を形成した後、ＣＭＰ工程
処理して平坦化させる。
【０００６】その次に、図２に示すように、層間絶縁膜
７をフォトリソグラフィー工程技術を利用したランディ
ングプラグ（ｌａｎｄｉｎｇ ｐｌｕｇ）コンタクトマ
スク形成工程、及びこれを利用したパターニング工程を
実行して、不純物接合領域（図示省略）を露出させるラ
ンディングプラグコンタクトホール９、即ち、プラグ形
成空間を形成する。次いで、図３に示すように、ランデ
ィングプラグコンタクトホール９を含む層間絶縁膜７の
上面にランディングプラグコンタクトホール９を埋め込
む多結晶シリコン層１１を蒸着する。その次に、多結晶
シリコン層１１をＣＭＰ工程又はエッチバック工程を実
行し、コンタクトホール９内に不純物接合領域（図示省
略）と電気的に接触するコンタクトプラグ１１ａを形成
する。
７をフォトリソグラフィー工程技術を利用したランディ
ングプラグ（ｌａｎｄｉｎｇ ｐｌｕｇ）コンタクトマ
スク形成工程、及びこれを利用したパターニング工程を
実行して、不純物接合領域（図示省略）を露出させるラ
ンディングプラグコンタクトホール９、即ち、プラグ形
成空間を形成する。次いで、図３に示すように、ランデ
ィングプラグコンタクトホール９を含む層間絶縁膜７の
上面にランディングプラグコンタクトホール９を埋め込
む多結晶シリコン層１１を蒸着する。その次に、多結晶
シリコン層１１をＣＭＰ工程又はエッチバック工程を実
行し、コンタクトホール９内に不純物接合領域（図示省
略）と電気的に接触するコンタクトプラグ１１ａを形成
する。
【０００７】しかし、上記従来技術に係る半導体素子の
製造方法は、特に、回路線幅が０．１６μｍ以下の技術
の高いアスペクト比（ｈｉｇｈ ａｓｐｅｃｔ ｒａｔ
ｉｏ）を有するコンタクトホールとコンタクトプラグ形
成時には次のような問題点がある。その中で最も大きい
問題点には、ランディングプラグコンタクトマスクを利
用してプラグ形成空間を確保する工程、即ち、窒化膜障
壁に利用される窒化膜スペーサによる自己整合コンタク
ト方式を利用したランディングプラグコンタクトのため
のエッチング工程で、ゲートスペーサである窒化膜と層
間絶縁膜物質である酸化膜とのエッチング選択比を確保
するため必然的に伴うエッチング程度（ｇｒａｄｅ）に
より、ランディングプラグコンタクトホールの面積を十
分確保することが益々困難になっている。
製造方法は、特に、回路線幅が０．１６μｍ以下の技術
の高いアスペクト比（ｈｉｇｈ ａｓｐｅｃｔ ｒａｔ
ｉｏ）を有するコンタクトホールとコンタクトプラグ形
成時には次のような問題点がある。その中で最も大きい
問題点には、ランディングプラグコンタクトマスクを利
用してプラグ形成空間を確保する工程、即ち、窒化膜障
壁に利用される窒化膜スペーサによる自己整合コンタク
ト方式を利用したランディングプラグコンタクトのため
のエッチング工程で、ゲートスペーサである窒化膜と層
間絶縁膜物質である酸化膜とのエッチング選択比を確保
するため必然的に伴うエッチング程度（ｇｒａｄｅ）に
より、ランディングプラグコンタクトホールの面積を十
分確保することが益々困難になっている。
【０００８】このような問題の解決方案として提示され
ている方法の中の１つは、図５に示されているように、
選択的単結晶シリコン自己整合コンタクト方式を利用し
た方法である。図５は、従来技術に係る半導体素子の製
造方法の他の実施の形態を説明するための断面図であ
る。従来技術に係る半導体素子の製造方法の他の実施の
形態は、図５に示されているように、シリコン基板２１
内に素子形成領域を限定する素子分離膜２３を形成し、
シリコン基板２１の素子形成領域上にゲート酸化膜２５
とゲート２７及びハードマスク２９を積層してゲート構
造を形成する。次いで、ゲート構造の上面及び側面に絶
縁膜スペーサ３１を形成するとともにシリコン基板２１
を露出させる。その次に、露出したシリコン基板２１の
表面上に選択的エピシリコン層をゲートの高さ以上に成
長させてコンタクトプラグ３３を形成する。その後、層
間絶縁膜（図示省略）を形成してコンタクトプラグの間
を電気的に絶縁し、後続工程を実行する。
ている方法の中の１つは、図５に示されているように、
選択的単結晶シリコン自己整合コンタクト方式を利用し
た方法である。図５は、従来技術に係る半導体素子の製
造方法の他の実施の形態を説明するための断面図であ
る。従来技術に係る半導体素子の製造方法の他の実施の
形態は、図５に示されているように、シリコン基板２１
内に素子形成領域を限定する素子分離膜２３を形成し、
シリコン基板２１の素子形成領域上にゲート酸化膜２５
とゲート２７及びハードマスク２９を積層してゲート構
造を形成する。次いで、ゲート構造の上面及び側面に絶
縁膜スペーサ３１を形成するとともにシリコン基板２１
を露出させる。その次に、露出したシリコン基板２１の
表面上に選択的エピシリコン層をゲートの高さ以上に成
長させてコンタクトプラグ３３を形成する。その後、層
間絶縁膜（図示省略）を形成してコンタクトプラグの間
を電気的に絶縁し、後続工程を実行する。
【０００９】
【発明が解決しようとする課題】しかし、このような従
来のコンタクト製造方法においては、次のような問題点
がある。その中の第一は、エピシリコン成長工程で側面
成長許容マージンがあまり小さいということである。し
たがって、図５に示されているように、素子が益々微細
化されると、隣接する活性領域間の距離、即ち、素子分
離膜が益々短くなるため、エピシリコンをゲートの高さ
ほど成長させる間に隣接する活性領域で側面に成長した
エピシリコンが互いに付くことになる現象が発生する。
最近は、このような問題点を解決するため、側面成長を
殆どしない工程でエピシリコンを成長させる研究が活発
に進められている。
来のコンタクト製造方法においては、次のような問題点
がある。その中の第一は、エピシリコン成長工程で側面
成長許容マージンがあまり小さいということである。し
たがって、図５に示されているように、素子が益々微細
化されると、隣接する活性領域間の距離、即ち、素子分
離膜が益々短くなるため、エピシリコンをゲートの高さ
ほど成長させる間に隣接する活性領域で側面に成長した
エピシリコンが互いに付くことになる現象が発生する。
最近は、このような問題点を解決するため、側面成長を
殆どしない工程でエピシリコンを成長させる研究が活発
に進められている。
【００１０】しかし、このような側面成長がない工程を
適用するに際し、さらに他の問題点を引き起こすことが
ある。それは、ビットラインをコンタクトさせるため、
幾多の設計上の側面より考慮されるべき事項が存在する
ということである。これは、側面成長がないエピシリコ
ンを適用した場合、ビットラインコンタクト部分を確保
するため活性領域のシリコンの形状を、図６での“Ａ”
部のようなＴ字型に作り、ビットラインコンタクト部分
にエピシリコンを成長させてコンタクトプラグを形成す
る方法がある。このような方法は、エピシリコンが曲線
部分、即ち、（１００）又は（１１０）方向以外の方向
にはエピシリコンの側面成長が相対的に多く行われると
いう事実を利用したものである。
適用するに際し、さらに他の問題点を引き起こすことが
ある。それは、ビットラインをコンタクトさせるため、
幾多の設計上の側面より考慮されるべき事項が存在する
ということである。これは、側面成長がないエピシリコ
ンを適用した場合、ビットラインコンタクト部分を確保
するため活性領域のシリコンの形状を、図６での“Ａ”
部のようなＴ字型に作り、ビットラインコンタクト部分
にエピシリコンを成長させてコンタクトプラグを形成す
る方法がある。このような方法は、エピシリコンが曲線
部分、即ち、（１００）又は（１１０）方向以外の方向
にはエピシリコンの側面成長が相対的に多く行われると
いう事実を利用したものである。
【００１１】さらに、図７及び図８に示したＳＥＭ写真
はこのような例を詳しく示すもので、図７は、（１０
０）方向のセルのＳＥＭ断面写真で、図８は、３０°斜
めのセルのＳＥＭ断面写真である。図７に示したセルに
比べて、図８での３０°斜めのセルで成長したエピシリ
コンは、活性領域間の間隔がより長くても側面成長がよ
りよく行われるため、隣接する活性領域の間に短絡が発
生したことを見ることができる。しかし、隣接する活性
領域間の距離がＴ字型の中間の突出部分により、益々短
くなり、フォト工程でもＴ字型セルを再現性よく形成す
ることが困難であるため、このような方法を利用してＴ
字型活性領域を具現することは事実上非常に難しい。
はこのような例を詳しく示すもので、図７は、（１０
０）方向のセルのＳＥＭ断面写真で、図８は、３０°斜
めのセルのＳＥＭ断面写真である。図７に示したセルに
比べて、図８での３０°斜めのセルで成長したエピシリ
コンは、活性領域間の間隔がより長くても側面成長がよ
りよく行われるため、隣接する活性領域の間に短絡が発
生したことを見ることができる。しかし、隣接する活性
領域間の距離がＴ字型の中間の突出部分により、益々短
くなり、フォト工程でもＴ字型セルを再現性よく形成す
ることが困難であるため、このような方法を利用してＴ
字型活性領域を具現することは事実上非常に難しい。
【００１２】なお、このような曲線部分でのエピシリコ
ン成長の再現性自体も１つの問題点であると言うことが
できる。さらに、もう１つの解決方法として、ビットラ
インの中間に突出部分を形成してコンタクトを形成する
方法があるが、これは活性領域をＴ字型に形成する方法
よりさらに難しい工程になる。
ン成長の再現性自体も１つの問題点であると言うことが
できる。さらに、もう１つの解決方法として、ビットラ
インの中間に突出部分を形成してコンタクトを形成する
方法があるが、これは活性領域をＴ字型に形成する方法
よりさらに難しい工程になる。
【００１３】そこで、本発明は上記従来の半導体素子の
製造方法における諸般問題点に鑑みてなされたものであ
って、本発明の目的は、超高集積半導体素子に適した優
秀なコンタクトプラグを形成できる半導体素子の製造方
法を提供することにある。さらに、本発明の他の目的
は、プラグ形成時にエピシリコン成長を適用して半導体
素子の製造工程を単純化させることができる半導体素子
の製造方法を提供することにある。また、本発明の他の
目的は、層間絶縁膜蒸着工程時に段差が低くなるため発
生するギャップ埋め込みマージンを十分確保することは
勿論、コンタクトエッチング工程時にターゲット減少に
よるマージンを確保できる半導体素子の製造方法を提供
することにある。また、本発明の他の目的は、エピシリ
コン成長工程時に側面成長抑制許容マージンを最大限確
保できる半導体素子の製造方法を提供することにある。
製造方法における諸般問題点に鑑みてなされたものであ
って、本発明の目的は、超高集積半導体素子に適した優
秀なコンタクトプラグを形成できる半導体素子の製造方
法を提供することにある。さらに、本発明の他の目的
は、プラグ形成時にエピシリコン成長を適用して半導体
素子の製造工程を単純化させることができる半導体素子
の製造方法を提供することにある。また、本発明の他の
目的は、層間絶縁膜蒸着工程時に段差が低くなるため発
生するギャップ埋め込みマージンを十分確保することは
勿論、コンタクトエッチング工程時にターゲット減少に
よるマージンを確保できる半導体素子の製造方法を提供
することにある。また、本発明の他の目的は、エピシリ
コン成長工程時に側面成長抑制許容マージンを最大限確
保できる半導体素子の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
になされた本発明による半導体素子の製造方法は、シリ
コン基板上に絶縁膜を形成する段階と、前記絶縁膜上に
コンタクトホールを形成する段階と、前記コンタクトホ
ール内に選択的シリコン層を形成する段階と、前記選択
的シリコン層上に選択的導電性プラグを形成する段階と
を含んでなることを特徴とする。
になされた本発明による半導体素子の製造方法は、シリ
コン基板上に絶縁膜を形成する段階と、前記絶縁膜上に
コンタクトホールを形成する段階と、前記コンタクトホ
ール内に選択的シリコン層を形成する段階と、前記選択
的シリコン層上に選択的導電性プラグを形成する段階と
を含んでなることを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明にかかる半導体素子
の製造方法の実施の形態の具体例を図面を参照しながら
説明する。図９〜図１３は、本発明に係る半導体素子の
製造方法を説明するための工程断面図である。本発明の
好ましい実施例に係る半導体素子の製造方法は、図面に
は示していないが、先ずシリコン基板４１内に素子形成
領域と素子分離領域を限定する素子分離膜（図示省略）
を形成する。
の製造方法の実施の形態の具体例を図面を参照しながら
説明する。図９〜図１３は、本発明に係る半導体素子の
製造方法を説明するための工程断面図である。本発明の
好ましい実施例に係る半導体素子の製造方法は、図面に
は示していないが、先ずシリコン基板４１内に素子形成
領域と素子分離領域を限定する素子分離膜（図示省略）
を形成する。
【００１６】その次に、図９に示すように、シリコン基
板４１の素子形成領域上にゲート絶縁膜（図示省略）と
ゲート４３及びハードマスク４５を形成し、ゲート４３
を含むシリコン基板４１の上面に窒化膜系列の絶縁膜
（図示省略）を蒸着し、これを異方性エッチング工程に
よりゲート４１の上面と側面にのみ残るよう選択的に除
去し、絶縁膜スペーサ４７を形成する。このとき、ゲー
ト４３は５００〜１５００Åの多結晶シリコン、又は５
００〜１５００Åのタングステンで形成するか、或いは
これらの二膜を積層して用いる。さらに、ゲート４３を
覆っているハードマスク１３又は絶縁膜スペーサ１４
は、後続工程のランディングプラグコンタクトホールを
形成するためのエッチング工程時に膜の損失を防ぐた
め、必ず窒化物でなければならない。
板４１の素子形成領域上にゲート絶縁膜（図示省略）と
ゲート４３及びハードマスク４５を形成し、ゲート４３
を含むシリコン基板４１の上面に窒化膜系列の絶縁膜
（図示省略）を蒸着し、これを異方性エッチング工程に
よりゲート４１の上面と側面にのみ残るよう選択的に除
去し、絶縁膜スペーサ４７を形成する。このとき、ゲー
ト４３は５００〜１５００Åの多結晶シリコン、又は５
００〜１５００Åのタングステンで形成するか、或いは
これらの二膜を積層して用いる。さらに、ゲート４３を
覆っているハードマスク１３又は絶縁膜スペーサ１４
は、後続工程のランディングプラグコンタクトホールを
形成するためのエッチング工程時に膜の損失を防ぐた
め、必ず窒化物でなければならない。
【００１７】次いで、図１０に示すように、絶縁膜スペ
ーサ２７の両側下のシリコン基板４１の露出した表面上
に、選択的エピシリコン成長工程を進めて第１エピシリ
コン層４９を成長させる。このとき、第１エピシリコン
層４９はＬＰＣＶＤ工程又はＵＨＶＣＶＤ工程を利用し
て約１５００〜２０００Å程度の厚さに成長させる。こ
のとき、第１エピシリコン層４９は、後続工程の自己整
合コンタクト方式によるコンタクトホール形成時にエピ
シリコンターゲットを減少させることになる。したがっ
て、エピシリコンを薄く成長させることができるため、
厚いエピシリコンを成長させるときと比較すれば、成長
時にコンタクトホール側面での成長許容マージンを向上
させることができるのである。
ーサ２７の両側下のシリコン基板４１の露出した表面上
に、選択的エピシリコン成長工程を進めて第１エピシリ
コン層４９を成長させる。このとき、第１エピシリコン
層４９はＬＰＣＶＤ工程又はＵＨＶＣＶＤ工程を利用し
て約１５００〜２０００Å程度の厚さに成長させる。こ
のとき、第１エピシリコン層４９は、後続工程の自己整
合コンタクト方式によるコンタクトホール形成時にエピ
シリコンターゲットを減少させることになる。したがっ
て、エピシリコンを薄く成長させることができるため、
厚いエピシリコンを成長させるときと比較すれば、成長
時にコンタクトホール側面での成長許容マージンを向上
させることができるのである。
【００１８】さらに、活性領域の高さが第１エピシリコ
ン層４９形成工程により約１５００〜２０００Å程度高
くなるため、ランディングプラグコンタクトエッチング
工程時の角度を考慮するとき、ランディングプラグエッ
チング工程でエッチングマージンを確保できる活性領域
の面積が増加することになる。
ン層４９形成工程により約１５００〜２０００Å程度高
くなるため、ランディングプラグコンタクトエッチング
工程時の角度を考慮するとき、ランディングプラグエッ
チング工程でエッチングマージンを確保できる活性領域
の面積が増加することになる。
【００１９】ここで、ＬＰＣＶＤ工程により第１エピシ
リコン層４９を成長させる場合、８００〜１０００℃の
温度で、１〜５分間水素ベーク工程を行い、５Ｔｏｒｒ
〜３００Ｔｏｒｒの圧力を維持した状態で、ＳｉＨ２Ｃ
ｌ２ガスとＨＣｌガスをそれぞれ１０〜５００ｓｃｃｍ
程度に流入させてエピシリコン層を成長させる。
リコン層４９を成長させる場合、８００〜１０００℃の
温度で、１〜５分間水素ベーク工程を行い、５Ｔｏｒｒ
〜３００Ｔｏｒｒの圧力を維持した状態で、ＳｉＨ２Ｃ
ｌ２ガスとＨＣｌガスをそれぞれ１０〜５００ｓｃｃｍ
程度に流入させてエピシリコン層を成長させる。
【００２０】一方、ＵＨＶＣＶＤ工程により第２エピシ
リコン層４９を成長させる場合、４００〜８００℃の温
度で、０．１ｍＴｏｒｒ〜２０ｍＴｏｒｒの圧力下で水
素ベーク工程を行い、４００〜８００℃の温度と０．１
ｍＴｏｒｒ〜１００Ｔｏｒｒの圧力を維持した状態でＳ
ｉ２Ｈ６ガスとＣｌ２ガスを利用して成長させる。
リコン層４９を成長させる場合、４００〜８００℃の温
度で、０．１ｍＴｏｒｒ〜２０ｍＴｏｒｒの圧力下で水
素ベーク工程を行い、４００〜８００℃の温度と０．１
ｍＴｏｒｒ〜１００Ｔｏｒｒの圧力を維持した状態でＳ
ｉ２Ｈ６ガスとＣｌ２ガスを利用して成長させる。
【００２１】その次に、図１１に示すように、第１エピ
シリコン層４９を含む全体構造の上面に約３０００〜７
０００Åの厚さの層間絶縁膜５１を蒸着する。このと
き、層間絶縁膜５１は、ＬＰＣＶＤ方法又はＰＥＣＶＤ
方法によりＢＰＳＧを蒸着して用いることもでき、ＨＤ
Ｐ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）ＣＶＤ
方法により酸化膜を蒸着して用いることもできる。
シリコン層４９を含む全体構造の上面に約３０００〜７
０００Åの厚さの層間絶縁膜５１を蒸着する。このと
き、層間絶縁膜５１は、ＬＰＣＶＤ方法又はＰＥＣＶＤ
方法によりＢＰＳＧを蒸着して用いることもでき、ＨＤ
Ｐ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）ＣＶＤ
方法により酸化膜を蒸着して用いることもできる。
【００２２】次いで、図面には示していないが、層間絶
縁膜５１上に感光膜（図示省略）を塗布し、これをフォ
トリソグラフィー工程技術を利用した露光及び現像工程
を実行してランディングプラグコンタクトマスク用感光
膜パターン（図示省略）を形成する。その次に、図１２
に示すように、ランディングプラグコンタクトマスク用
感光膜パターン（図示省略）をマスクに層間絶縁膜５１
を選択的に除去し、第１エピシリコン４９を露出させる
ランディングプラグコンタクトホール５３を形成した
後、感光膜パターン（図示省略）を除去する。
縁膜５１上に感光膜（図示省略）を塗布し、これをフォ
トリソグラフィー工程技術を利用した露光及び現像工程
を実行してランディングプラグコンタクトマスク用感光
膜パターン（図示省略）を形成する。その次に、図１２
に示すように、ランディングプラグコンタクトマスク用
感光膜パターン（図示省略）をマスクに層間絶縁膜５１
を選択的に除去し、第１エピシリコン４９を露出させる
ランディングプラグコンタクトホール５３を形成した
後、感光膜パターン（図示省略）を除去する。
【００２３】次いで、図１３に示すように、ランディン
グプラグコンタクトホール５３の下の第１エピシリコン
層４９上に第２エピシリコン層５５を成長させる。この
とき、第２エピシリコン層５５を成長させる方法は、第
１エピシリコン層４９を成長させる方法と同一の方法で
進めることができる。さらに、第２エピシリコン層５５
の代りにドーピングされた非晶質シリコン、多結晶シリ
コン、チタニウム又はその他の導電性金属層の中から選
択して用いることもできる。一方、第２エピシリコン層
５５を成長させる代りに、最適化された多結晶シリコン
を利用したギャップ埋め込み工程で多結晶シリコン層を
用いることができる。このとき、多結晶シリコン層は電
気炉方法の多結晶シリコン又は単一ウェーハ型のＬＰＣ
ＶＤ方法を利用した多結晶シリコンの如何なる場合であ
っても構わない。さらに、多結晶シリコンを用いる場
合、ＣＭＰ工程により多結晶シリコン層を平坦化させて
コンタクトプラグを完成することもできる。
グプラグコンタクトホール５３の下の第１エピシリコン
層４９上に第２エピシリコン層５５を成長させる。この
とき、第２エピシリコン層５５を成長させる方法は、第
１エピシリコン層４９を成長させる方法と同一の方法で
進めることができる。さらに、第２エピシリコン層５５
の代りにドーピングされた非晶質シリコン、多結晶シリ
コン、チタニウム又はその他の導電性金属層の中から選
択して用いることもできる。一方、第２エピシリコン層
５５を成長させる代りに、最適化された多結晶シリコン
を利用したギャップ埋め込み工程で多結晶シリコン層を
用いることができる。このとき、多結晶シリコン層は電
気炉方法の多結晶シリコン又は単一ウェーハ型のＬＰＣ
ＶＤ方法を利用した多結晶シリコンの如何なる場合であ
っても構わない。さらに、多結晶シリコンを用いる場
合、ＣＭＰ工程により多結晶シリコン層を平坦化させて
コンタクトプラグを完成することもできる。
【００２４】尚、本発明は、上述の実施例に限られるも
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
【００２５】
【発明の効果】以上で説明したように、本発明に係る半
導体素子の製造方法においては、超微細素子のコンタク
トプラグの形成時に工程マージンの確保することにより
容易にコンタクトを形成することができる。例えば、エ
ピシリコン成長工程において、側面成長抑制の許容マー
ジンを十分確保することができ、層間絶縁膜蒸着工程で
段差が低くなることから発生するギャップ埋め込み（ｇ
ａｐ ｆｉｌｌｉｎｇ）マージンを確保することができ
る。さらに、本発明はランディングプラグコンタクトの
形成のためのエッチング工程時に、ターゲット減少によ
るマージンを確保することができる。
導体素子の製造方法においては、超微細素子のコンタク
トプラグの形成時に工程マージンの確保することにより
容易にコンタクトを形成することができる。例えば、エ
ピシリコン成長工程において、側面成長抑制の許容マー
ジンを十分確保することができ、層間絶縁膜蒸着工程で
段差が低くなることから発生するギャップ埋め込み（ｇ
ａｐ ｆｉｌｌｉｎｇ）マージンを確保することができ
る。さらに、本発明はランディングプラグコンタクトの
形成のためのエッチング工程時に、ターゲット減少によ
るマージンを確保することができる。
【図１】従来技術に係る半導体素子の製造方法の他の実
施の形態を説明するための断面図である。
施の形態を説明するための断面図である。
【図２】従来技術に係る半導体素子の製造方法の一実施
の形態を説明するための断面図である。
の形態を説明するための断面図である。
【図３】従来技術に係る半導体素子の製造方法の一実施
の形態を説明するための断面図である。
の形態を説明するための断面図である。
【図４】従来技術に係る半導体素子の製造方法の一実施
の形態を説明するための断面図である。
の形態を説明するための断面図である。
【図５】従来技術に係る半導体素子の製造方法の他の実
施の形態を説明するための断面図である。
施の形態を説明するための断面図である。
【図６】従来技術に係る半導体素子の製造方法の他の実
施の形態で、エピシリコンが側面側に成長されたことを
示すための平面図である。
施の形態で、エピシリコンが側面側に成長されたことを
示すための平面図である。
【図７】従来技術に係る半導体素子の活性領域の（１０
０）方向のセルのエピシリコンの側面側を示すＳＥＭ写
真である。
０）方向のセルのエピシリコンの側面側を示すＳＥＭ写
真である。
【図８】従来技術に係る半導体素子の活性領域の３０°
斜めのセルのエピシリコンの側面側を示すＳＥＭ写真で
ある。
斜めのセルのエピシリコンの側面側を示すＳＥＭ写真で
ある。
【図９】本発明に係る半導体素子の製造方法を説明する
ための工程断面図である。
ための工程断面図である。
【図１０】本発明に係る半導体素子の製造方法を説明す
るための工程断面図である。
るための工程断面図である。
【図１１】本発明に係る半導体素子の製造方法を説明す
るための工程断面図である。
るための工程断面図である。
【図１２】本発明に係る半導体素子の製造方法を説明す
るための工程断面図である。
るための工程断面図である。
【図１３】本発明に係る半導体素子の製造方法を説明す
るための工程断面図である。
るための工程断面図である。
４１ シリコン基板
４３ ゲート
４５ ハードマスク
４７ 絶縁膜スペーサ
４９ 第１エピシリコン層（選択的シリコン層）
５１ 層間絶縁膜
５３ ランディングプラグコンタクトホール
５５ 第２エピシリコン層（選択的導電性プラ
グ）
グ）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/88 Ｐ
21/8234 27/08 １０２Ｄ
27/088
(72)発明者 李 錫 奎
大韓民国 京畿道 安養市 東安區 坪村
洞 899−１ ハンチョン現代アパート
102−1303
Ｆターム(参考） 4M104 AA01 BB01 BB18 BB40 CC01
CC05 DD02 DD04 DD16 DD19
DD46 DD50 DD71 DD75 FF13
FF22 GG09 GG10 GG14 HH14
5F033 HH04 HH19 JJ04 JJ05 JJ06
JJ18 KK01 LL04 MM05 NN03
NN14 PP07 PP09 PP33 QQ09
QQ28 QQ37 QQ48 RR04 RR15
SS11 SS13 SS15 TT08 WW02
WW03 WW05 XX03 XX04 XX15
5F045 AA06 AA08 AB02 AB31 AB32
AB33 AC03 AC05 AC13 AD08
AD09 AD10 AD11 AD12 AD13
AE19 AE21 AE23 AE25 DB02
HA06
5F048 AA01 AA09 AC01 BB05 BB09
BB12 BF01 BF16 DA27
Claims (16)
- 【請求項１】 シリコン基板上に絶縁膜を形成する段階
と、 前記絶縁膜上にコンタクトホールを形成する段階と、 前記コンタクトホール内に選択的シリコン層を形成する
段階と、 前記選択的シリコン層上に選択的導電性プラグを形成す
る段階とを含んでなることを特徴とする半導体素子の製
造方法。 - 【請求項２】 前記絶縁膜を形成する前段階で、シリコ
ン基板上にゲートを形成する段階をさらに含むことを特
徴とする請求項１に記載の半導体素子の製造方法。 - 【請求項３】 前記ゲートは、５００〜１５００Åの多
結晶シリコン或いは５００〜１５００Åのタングステン
で形成するか、又はこれらの二膜を積層して用いること
を特徴とする請求項２に記載の半導体素子の製造方法。 - 【請求項４】 前記ゲート上面に１０００〜３０００Å
の厚さの窒化物系列のハードマスクを形成する段階をさ
らに含むことを特徴とする請求項２に記載の半導体素子
の製造方法。 - 【請求項５】 前記窒化物系列のハードマスクは、ＬＰ
ＣＶＤ方法又はＰＥＣＶＤ方法で形成することを特徴と
する請求項４に記載の半導体素子の製造方法。 - 【請求項６】 前記ゲート側面に１００〜５００Åの厚
さの窒化物系列の絶縁膜スペーサを形成する段階をさら
に含むことを特徴とする請求項２に記載の半導体素子の
製造方法。 - 【請求項７】 前記窒化物系列の絶縁膜スペーサは、Ｌ
ＰＣＶＤ方法又はＰＥＣＶＤ方法で形成することを特徴
とする請求項６に記載の半導体素子の製造方法。 - 【請求項８】 前記選択的シリコン層は、エピシリコン
層であることを特徴とする請求項１に記載の半導体素子
の製造方法。 - 【請求項９】 前記エピシリコン層は、ＬＰＣＶＤ方法
又はＵＨＶＣＶＤ方法により１５００〜２０００Åの厚
さに形成することを特徴とする請求項８に記載の半導体
素子の製造方法。 - 【請求項１０】 前記ＬＰＣＶＤ方法を用いる場合、８
００〜１０００℃の温度で、１〜５分間、水素ベーク工
程を行うことを特徴とする請求項９に記載の半導体素子
の製造方法。 - 【請求項１１】 前記ＬＰＣＶＤ方法を用いる場合、５
Ｔｏｒｒ〜３００Ｔｏｒｒの圧力を維持した状態で、Ｓ
ｉＨ２Ｃｌ２ガスとＨＣｌガスをそれぞれ１０〜５００
ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ）程度に流
入させて行うことを特徴とする請求項９に記載の半導体
素子の製造方法。 - 【請求項１２】 前記ＵＨＶＣＶＤ方法を用いる場合、
４００〜８００℃の温度で、０．１ｍＴｏｒｒ〜２０ｍ
Ｔｏｒｒ圧力下で水素ベーク工程を行うことを特徴とす
る請求項９に記載の半導体素子の製造方法。 - 【請求項１３】 前記ＵＨＶＣＶＤ方法を用いる場合、
４００〜８００℃の温度と０．１ｍＴｏｒｒ〜１００ｍ
Ｔｏｒｒの圧力を維持した状態で、Ｓｉ２Ｈ ６ガスとＣ
ｌ２ガスを用いて行うことを特徴とする請求項９に記載
の半導体素子の製造方法。 - 【請求項１４】 前記絶縁膜は、ＢＰＳＧ（Ｂｏｒｏ
ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）酸化膜
又は純粋酸化膜（ｕｎｍｉｘｅｄ ｏｘｉｄｅ ｌａｙ
ｅｒ）を用い、その膜の厚さは３０００〜７０００Åで
あることを特徴とする請求項１に記載の半導体素子の製
造方法。 - 【請求項１５】 前記選択的導電性プラグは、エピシリ
コン層、多結晶シリコン層、チタニウム又はその他の導
電性金属層の中より選択された１つであることを特徴と
する請求項１に記載の半導体素子の製造方法。 - 【請求項１６】 前記選択的導電性プラグの厚さは、１
０００〜３０００Åであることを特徴とする請求項１５
に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0061885A KR100455724B1 (ko) | 2001-10-08 | 2001-10-08 | 반도체소자의 플러그 형성방법 |
| KR2001-061885 | 2001-10-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003124144A true JP2003124144A (ja) | 2003-04-25 |
| JP4646174B2 JP4646174B2 (ja) | 2011-03-09 |
Family
ID=19714947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001399958A Expired - Fee Related JP4646174B2 (ja) | 2001-10-08 | 2001-12-28 | 半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6472303B1 (ja) |
| JP (1) | JP4646174B2 (ja) |
| KR (1) | KR100455724B1 (ja) |
| TW (1) | TW530383B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008130756A (ja) * | 2006-11-20 | 2008-06-05 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
| JP2011082557A (ja) * | 2003-09-30 | 2011-04-21 | Tokyo Electron Ltd | ヘキサクロロシランからのシリコン含有膜の堆積 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505456B1 (ko) * | 2002-11-27 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 랜딩 플러그 형성방법 |
| KR100632036B1 (ko) * | 2002-12-30 | 2006-10-04 | 동부일렉트로닉스 주식회사 | 반도체 메모리 소자의 제조 방법 |
| KR100503519B1 (ko) * | 2003-01-22 | 2005-07-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR101063861B1 (ko) * | 2003-07-18 | 2011-09-14 | 매그나칩 반도체 유한회사 | 반도체 소자의 플러그 폴리 패드 형성방법 |
| KR100602092B1 (ko) * | 2004-07-26 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| KR100602093B1 (ko) * | 2004-07-26 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| KR100636670B1 (ko) * | 2004-12-16 | 2006-10-23 | 주식회사 하이닉스반도체 | 랜딩 플러그 콘택 마스크 및 이를 이용한 플러그 제조 방법 |
| KR100637689B1 (ko) * | 2005-04-21 | 2006-10-24 | 주식회사 하이닉스반도체 | 고상에피택시 방식을 이용한 반도체소자의 콘택 형성 방법 |
| JP4215787B2 (ja) * | 2005-09-15 | 2009-01-28 | エルピーダメモリ株式会社 | 半導体集積回路装置およびその製造方法 |
| JP2007294618A (ja) * | 2006-04-24 | 2007-11-08 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
| US20120261772A1 (en) * | 2011-04-15 | 2012-10-18 | Haizhou Yin | Semiconductor Device and Method for Manufacturing the Same |
Family Cites Families (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4005450A (en) | 1970-05-13 | 1977-01-25 | Hitachi, Ltd. | Insulated gate field effect transistor having drain region containing low impurity concentration layer |
| US4016587A (en) | 1974-12-03 | 1977-04-05 | International Business Machines Corporation | Raised source and drain IGFET device and method |
| JPS5982768A (ja) | 1982-11-02 | 1984-05-12 | Nec Corp | 半導体装置の製造方法 |
| JPS59165461A (ja) | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | ショットキ接合形化合物半導体電界効果トランジスタの製造方法 |
| JPS59165464A (ja) | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
| JPS59165463A (ja) | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
| JPS59165462A (ja) | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
| JPS59165465A (ja) | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
| JPS59189677A (ja) | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS616195A (ja) | 1984-06-21 | 1986-01-11 | Matsushita Electric Ind Co Ltd | 液相エピタキシヤル成長方法 |
| JPS61164355A (ja) | 1985-01-16 | 1986-07-25 | Mitsubishi Electric Corp | エレベ−タの故障通報装置 |
| JPH01105529A (ja) | 1987-10-19 | 1989-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| US4966868A (en) * | 1988-05-16 | 1990-10-30 | Intel Corporation | Process for selective contact hole filling including a silicide plug |
| JPH02130919A (ja) | 1988-11-11 | 1990-05-18 | Nec Corp | 半導体膜の形成方法 |
| US5291058A (en) | 1989-04-19 | 1994-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device silicon via fill formed in multiple dielectric layers |
| KR920008886B1 (ko) | 1989-05-10 | 1992-10-10 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
| US4948745A (en) | 1989-05-22 | 1990-08-14 | Motorola, Inc. | Process for elevated source/drain field effect structure |
| JPH0671073B2 (ja) * | 1989-08-29 | 1994-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5321285A (en) * | 1990-05-07 | 1994-06-14 | Micron Technology, Inc. | Carrier injection dynamic random access memory having stacked depletion region in Mesa |
| US5073516A (en) | 1991-02-28 | 1991-12-17 | Texas Instruments Incorporated | Selective epitaxial growth process flow for semiconductor technologies |
| JPH0541378A (ja) * | 1991-03-15 | 1993-02-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5273921A (en) | 1991-12-27 | 1993-12-28 | Purdue Research Foundation | Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor |
| US5286996A (en) | 1991-12-31 | 1994-02-15 | Purdue Research Foundation | Triple self-aligned bipolar junction transistor |
| JP2905642B2 (ja) | 1992-01-18 | 1999-06-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR960008550B1 (en) * | 1992-12-31 | 1996-06-28 | Hyundai Electronics Ind | Contact plug manufacturing method using tungsten |
| US5652180A (en) * | 1993-06-28 | 1997-07-29 | Kawasaki Steel Corporation | Method of manufacturing semiconductor device with contact structure |
| JPH07130682A (ja) * | 1993-11-02 | 1995-05-19 | Nippon Steel Corp | 半導体装置の製造方法 |
| US5604368A (en) | 1994-07-15 | 1997-02-18 | International Business Machines Corporation | Self-aligned double-gate MOSFET by selective lateral epitaxy |
| US6001729A (en) * | 1995-01-10 | 1999-12-14 | Kawasaki Steel Corporation | Method of forming wiring structure for semiconductor device |
| US6218237B1 (en) | 1996-01-03 | 2001-04-17 | Micron Technology, Inc. | Method of forming a capacitor |
| JP2875210B2 (ja) | 1996-06-21 | 1999-03-31 | 泰孝 山下 | 耐摩耗ブロック及びその摩滅程度の簡易識別方法 |
| JP2964960B2 (ja) | 1996-09-27 | 1999-10-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5804470A (en) | 1996-10-23 | 1998-09-08 | Advanced Micro Devices, Inc. | Method of making a selective epitaxial growth circuit load element |
| JP2877108B2 (ja) | 1996-12-04 | 1999-03-31 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5854127A (en) * | 1997-03-13 | 1998-12-29 | Micron Technology, Inc. | Method of forming a contact landing pad |
| US6372630B1 (en) * | 1997-04-18 | 2002-04-16 | Nippon Steel Corporation | Semiconductor device and fabrication method thereof |
| US5955759A (en) | 1997-12-11 | 1999-09-21 | International Business Machines Corporation | Reduced parasitic resistance and capacitance field effect transistor |
| US6030891A (en) | 1997-12-18 | 2000-02-29 | Advanced Micro Devices, Inc. | Vacuum baked HSQ gap fill layer for high integrity borderless vias |
| KR100289749B1 (ko) * | 1998-05-12 | 2001-05-15 | 윤종용 | 도전패드형성방법 |
| US6177340B1 (en) * | 1999-02-18 | 2001-01-23 | Taiwan Semiconductor Manufacturing Company | Method to reduce contact hole aspect ratio for embedded DRAM arrays and logic devices, via the use of a tungsten bit line structure |
| US6150190A (en) | 1999-05-27 | 2000-11-21 | Motorola Inc. | Method of formation of buried mirror semiconductive device |
| KR100335124B1 (ko) * | 1999-10-18 | 2002-05-04 | 박종섭 | 반도체 소자의 에피택셜층 형성 방법 |
| US6090691A (en) | 1999-11-15 | 2000-07-18 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a raised source and drain without using selective epitaxial growth |
| KR20010068539A (ko) * | 2000-01-06 | 2001-07-23 | 윤종용 | 반도체 장치의 자기 정렬 콘택 패드 형성 방법 |
| KR20010080841A (en) * | 2000-01-17 | 2001-08-25 | Samsung Electronics Co Ltd | Method for manufacturing semiconductor dram device |
-
2001
- 2001-10-08 KR KR10-2001-0061885A patent/KR100455724B1/ko active IP Right Grant
- 2001-12-28 US US10/034,242 patent/US6472303B1/en not_active Ceased
- 2001-12-28 JP JP2001399958A patent/JP4646174B2/ja not_active Expired - Fee Related
- 2001-12-31 TW TW090133285A patent/TW530383B/zh not_active IP Right Cessation
-
2012
- 2012-08-07 US US13/568,920 patent/USRE45232E1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011082557A (ja) * | 2003-09-30 | 2011-04-21 | Tokyo Electron Ltd | ヘキサクロロシランからのシリコン含有膜の堆積 |
| JP2008130756A (ja) * | 2006-11-20 | 2008-06-05 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
| US7713828B2 (en) | 2006-11-20 | 2010-05-11 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
| JP4552926B2 (ja) * | 2006-11-20 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6472303B1 (en) | 2002-10-29 |
| KR20030029398A (ko) | 2003-04-14 |
| USRE45232E1 (en) | 2014-11-04 |
| JP4646174B2 (ja) | 2011-03-09 |
| TW530383B (en) | 2003-05-01 |
| KR100455724B1 (ko) | 2004-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI249774B (en) | Forming method of self-aligned contact for semiconductor device | |
| USRE45232E1 (en) | Method of forming a contact plug for a semiconductor device | |
| KR100876976B1 (ko) | 반도체 소자의 배선 및 이의 형성 방법 | |
| US6037223A (en) | Stack gate flash memory cell featuring symmetric self aligned contact structures | |
| US6337282B2 (en) | Method for forming a dielectric layer | |
| US6521508B1 (en) | Method of manufacturing a contact plug in a semiconductor device using selective epitaxial growth of silicon process | |
| JP4538272B2 (ja) | 湿式洗浄によるアタックを防止できる半導体装置の製造方法 | |
| US7033908B2 (en) | Methods of forming integrated circuit devices including insulation layers | |
| JP4139586B2 (ja) | 半導体装置およびその製造方法 | |
| JP2003124140A (ja) | 半導体素子の製造方法 | |
| US7274049B2 (en) | Semiconductor assemblies | |
| JP2002009149A (ja) | 半導体装置およびその製造方法 | |
| US7601586B2 (en) | Methods of forming buried bit line DRAM circuitry | |
| JP2001176877A (ja) | 半導体装置の製造方法 | |
| US6686286B2 (en) | Method for forming a borderless contact of a semiconductor device | |
| JP3786413B2 (ja) | 半導体素子の形成方法 | |
| US20110057264A1 (en) | Method for protecting the gate of a transistor and corresponding integrated circuit | |
| JPH11121621A (ja) | 自己整列コンタクトホール形成方法 | |
| JP2004040117A (ja) | ダマシーンゲート及びエピタキシャル工程を利用した半導体メモリー装置及びその製造方法 | |
| KR20060058583A (ko) | 도전성 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법 | |
| JPH10340952A (ja) | 集積回路の多層配線形成方法 | |
| KR100307968B1 (ko) | 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법 | |
| KR100832018B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US7508029B2 (en) | Semiconductor device and method for fabricating the same | |
| JPH09275136A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040428 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050801 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070109 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070824 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070913 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071003 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20071109 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100713 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100721 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100813 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100823 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100913 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100916 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101013 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101203 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |