KR100602092B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 목적은 층간절연막의 갭매립 특성을 향상시켜 보이드 발생을 방지함과 동시에 배선의 콘택 저항 특성을 개선하는 것이다.
본 발명의 목적은 반도체 기판 상에 게이트 절연막과 상부에 보호막이 형성된 게이트를 순차적으로 형성하는 단계; 보호막과 게이트 측부에 스페이서를 형성하는 단계; 게이트 양 측의 기판 내부에 접합영역을 형성하는 단계; 게이트 사이의 노출된 기판 상에만 선택적으로 도전층을 형성하여 게이트 사이의 간격을 일부 매립하는 단계; 게이트 사이의 간격을 완전히 매립하도록 기판 전면 상에 층간절연막을 형성하는 단계; 및 층간절연막을 식각하여 도전층을 일부 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다. 여기서, 여기서, 보호막은 산화막 또는 질화막으로 형성하고, 도전층은 보호막보다 두껍게 형성하는데, 이때 도전층은 선택적 에피택셜 성장 공정에 의해 실리콘층으로 형성하는 것이 바람직하다.
층간절연막, 보이드, 콘택홀, SEG, 실리콘층

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}

도 1, 도 2a 및 도 2b는 종래 반도체 소자의 배선 형성방법을 설명하기 위한 도면으로서,

도 1은 콘택홀 형성 후의 평면도이고,

도 2a 및 도 2b는 도 1의 A-A 선에 따른 단면도.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 순차적 공정 단면도.

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 반도체 소자의 배선 및 그 형성방법에 관한 것이다.

일반적으로, 소자간이나 소자와 외부회로 사이는 서로 절연되고, 이들을 전기적으로 연결시키기 위하여 절연막에 콘택홀을 형성하고 콘택홀에 금속 등의 도전물질을 채워 배선을 형성한다.

한편, 반도체 소자의 고집적화에 따른 디자인룰(design rule) 감소에 의해 패턴 사이의 간격이 좁아지면서 패턴 사이를 절연하는 층간절연막의 갭매립(gap filling) 특성을 확보하는 것이 중요해지고 있다.

이에 따라, 종래에는 층간절연막으로 BPSG막이나 PSG막과 같은 유동성 절연막을 주로 적용하고 있다.

이러한 층간절연막을 적용한 종래 배선 형성방법을 도 1, 도 2a 및 도 2b를 참조하여 설명한다.

먼저, 도 1 및 도 2a에 도시된 바와 같이, 반도체 기판(10) 상부에는 게이트 절연막(11), 게이트(12) 및 절연막의 스페이서(13)를 형성하고, 기판(10) 내부에는 소오스/드레인 접합영역(14)을 형성한 후, 게이트(12) 사이의 간격을 매립하도록 기판 전면 상에 BPSG막 또는 PSG막 등의 유동성 절연막으로 층간절연막(15)을 형성한다.

그 다음, 도 1 및 도 2b에 도시된 바와 같이, 층간절연막(15)을 식각하여 접합영역(14)을 일부 노출시키는 콘택홀(16)을 형성한다. 이때, 콘택홀(16)이 완전히 오픈되도록 식각을 과도식각으로 수행한다.

그 후, 도시되지는 않았지만, 콘택홀(16)을 매립하도록 층간절연막(15) 상에 금속 등의 도전물질을 증착하고 패터닝하여, 접합영역(14)과 콘택하는 배선을 형성한다.

그러나, 반도체 소자의 고집적화가 가속화되면서 게이트(12) 사이의 간격이 점점 더 좁아져 간격의 어스펙트비(aspect ratio)가 증가함에 따라 간격의 높이(D1)가 폭에 비해 상대적으로 높아지게 된다. 이에 따라, BPSG막 또는 PSG막 등의 유동성 절연막으로 층간절연막(15)을 형성하더라도, 도 2a와 같이 게이트(12) 사이의 간격이 층간절연막(15)에 의해 완전히 매립되지 못하고 층간절연막(15)에 보이드(void; 100)가 발생되는 문제가 있다.

또한, 콘택홀 식각을 과도식각으로 수행함에 따라, 도 2b와 같이 콘택홀(16) 저부의 콘택면으로부터 접합영역(14) 까지의 깊이(D2)가 감소되어 배선의 콘택 저항 특성이 저하되는 문제가 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 층간절연막의 갭매립 특성을 향상시켜 보이드 발생을 방지함과 동시에 배선의 콘택 저항 특성을 개선하는데 그 목적이 있다.

상기한 바와 같은 본 발명의 목적은 반도체 기판; 게이트 절연막의 개재하에 기판 상에 형성된 게이트; 게이트 상부에 형성된 보호막; 게이트 측벽에 형성된 스페이서; 게이트 양측의 기판 내부에 형성된 접합영역; 게이트 사이의 기판 상에 형성되어 게이트 사이의 간격을 일부 매립하는 도전층; 및 게이트 사이의 간격을 완전히 매립하면서 기판 전면 상에 형성되고 도전층을 일부 노출시키는 콘택홀을 구비한 층간절연막을 포함하는 반도체 소자에 의해 달성될 수 있다.

또한, 본 발명의 목적은 반도체 기판 상에 게이트 절연막과 상부에 보호막이 형성된 게이트를 순차적으로 형성하는 단계; 보호막과 게이트 측부에 스페이서를 형성하는 단계; 게이트 양 측의 기판 내부에 접합영역을 형성하는 단계; 게이트 사 이의 노출된 기판 상에만 선택적으로 도전층을 형성하여 게이트 사이의 간격을 일부 매립하는 단계; 게이트 사이의 간격을 완전히 매립하도록 기판 전면 상에 층간절연막을 형성하는 단계; 및 층간절연막을 식각하여 도전층을 일부 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.

여기서, 보호막은 산화막 또는 질화막으로 형성하고, 도전층은 보호막보다 두껍게 형성하는데, 이때 도전층은 선택적 에피택셜 성장 공정에 의해 실리콘층으로 형성하는 것이 바람직하다.

또한, 콘택홀 형성 시 층간절연막의 식각은 과도식각으로 수행한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.

도 3a 내지 도 3e를 참조하여 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명한다.

도 3a에 도시된 바와 같이, 실리콘과 같은 반도체 기판(30) 상에 게이트 절연막(31)을 형성하고, 게이트 절연막(31) 상에 폴리실리콘막 등의 게이트 물질막과 질화막 또는 산화막 등의 보호 물질막을 순차적으로 증착한다. 그 다음, 포토리소그라피 및 식각공정에 의해 보호 물질막과 게이트 물질막을 순차적으로 패터닝하여 보호막(33)과 게이트(32)를 형성한다. 여기서, 보호막(33)은 이후 선택적 에피택설 성장(Selective Epitaxial Growth; SEG) 공정 수행 시 게이트(32)에서의 실리콘 성장을 방지한다.

도 3b에 도시된 바와 같이, 게이트(32) 및 보호막(33) 양 측벽에 절연막의 스페이서(34)를 형성하고, 기판으로 불순물 이온을 주입하여 게이트(32) 양 측의 기판(30) 내부에 소오스/드레인 접합영역(35)을 형성한다.

도 3c에 도시된 바와 같이, SEG 공정을 수행하여 게이트(32) 사이의 노출된 기판(10)에만 선택적으로 실리콘층(36)의 도전층을 형성하여 게이트(32) 사이의 간격을 일부 매립한다. 이때, 게이트(32) 사이 간격의 높이가 감소되도록 실리콘층(36)을 보호막(33) 보다 두껍게 형성한다.

도 3d에 도시된 바와 같이, 게이트(32) 사이의 간격을 완전히 매립하도록 기판 전면 상에 BPSG막 또는 PSG막 등의 유동성 절연막으로 층간절연막(37)을 형성한다. 이때, 실리콘층(36)에 의해 게이트(32) 사이 간격의 높이가 종래(도 2a 참조) D1에서 D3로 감소됨에 따라, 층간절연막(37)의 갭매립 특성이 향상되어 보이드 등이 발생되지 않는다.

도 3e에 도시된 바와 같이, 층간절연막(37)을 식각하여 실리콘층(36)을 일부 노출시키는 콘택홀(38)을 형성한다. 이때, 콘택홀(16)이 완전히 오픈되도록 식각을 과도식각으로 수행하는데, 실리콘층(36)에 의해 콘택홀(38) 저부의 콘택면으로부터 접합영역(35) 까지의 깊이가 종래(도 2b 참조) D2 보다 큰 D4 정도로 증가하기 때문에 배선의 콘택 저항 특성이 저하되는 것이 방지될 수 있다.

그 후, 도시되지는 않았지만, 콘택홀(38)을 매립하도록 층간절연막(37) 상에 금속 등의 도전물질을 증착하고 패터닝하여 접합영역(35)과 콘택하는 배선을 형성한다.

상술한 바와 같이, 본 발명에서는 층간절연막을 형성하기 전에 게이트 사이의 노출된 기판 상에만 SEG 공정에 의해 선택적으로 실리콘층을 형성한다.

이에 따라, 게이트 사이 간격의 높이가 감소되어 층간절연막의 갭매립 특성이 향상되므로 보이드 등이 발생되지 않는다.

또한, 실리콘층에 의해 콘택홀 저부의 콘택면으로부터 접합영역까지의 깊이를 충분히 확보할 수 있어 배선의 콘택 저항 특성을 개선할 수 있다.

그 결과, 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 반도체 기판;
    게이트 절연막의 개재하에 상기 기판 상에 형성된 게이트;
    상기 게이트 상부에 형성된 보호막;
    상기 게이트 및 상기 보호막 측벽에 형성된 스페이서;
    상기 게이트 사이의 노출된 기판 상에 형성되어 상기 게이트 사이의 간격을 일부 매립하는 도전층; 및
    상기 게이트 사이의 간격을 완전히 매립하면서 상기 기판 전면 상에 형성되고 상기 도전층을 일부 노출시키는 콘택홀을 구비한 층간절연막을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 보호막은 산화막 또는 질화막으로 이루어진 반도체 소자.
  3. 제 1 항에 있어서,
    상기 도전층은 실리콘층으로 이루어진 반도체 소자.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 도전층이 상기 보호막보다 두꺼운 두께를 가지는 반도체 소자.
  5. 반도체 기판 상에 게이트 절연막, 게이트 및 보호막을 순차적으로 형성하는 단계;
    상기 보호막과 게이트 측부에 스페이서를 형성하는 단계;
    상기 게이트 및 상기 스페이서를 마스크로 하여 상기 반도체 기판에 불순물 이온을 주입하여 접합영역을 형성하는 단계;
    상기 게이트 사이의 노출된 기판 상에만 선택적으로 도전층을 형성하여 상기 게이트 사이의 간격을 일부 매립하는 단계;
    상기 게이트 사이의 간격을 완전히 매립하도록 상기 기판 전면 상에 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 식각하여 상기 도전층을 일부 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 보호막은 산화막 또는 질화막으로 형성하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 도전층을 상기 보호막보다 두껍게 형성하는 반도체 소자의 제조방법.
  8. 제 5 항 또는 제 7 항에 있어서,
    상기 도전층은 실리콘층으로 형성하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 실리콘층은 선택적 에피택셜 성장 공정에 의해 형성하는 반도체 소자의 제조방법.
  10. 제 5 항에 있어서,
    상기 콘택홀 형성 시 상기 층간절연막의 식각은 과도식각으로 수행하는 반도체 소자의 제조방법.
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