JPS59189677A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59189677A JPS59189677A JP6471483A JP6471483A JPS59189677A JP S59189677 A JPS59189677 A JP S59189677A JP 6471483 A JP6471483 A JP 6471483A JP 6471483 A JP6471483 A JP 6471483A JP S59189677 A JPS59189677 A JP S59189677A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａ＋ 発明の技術分野
本発明は半導体装置の製造方法、特にＭＩＳトランジス
タの浅いソース及びドレイン領域の形成と、配線の断線
防止を同時に行えるようにした半導体装置の製造方法に
関するものである。
タの浅いソース及びドレイン領域の形成と、配線の断線
防止を同時に行えるようにした半導体装置の製造方法に
関するものである。
（ｂｌ 技術の背景
近年、Ｍ＋ｓトランジスタはますます高密度化される傾
向にあり、ＭＩＳＩ−ランジスタの横方向のみならす縦
方向も縮小しなければならない。
向にあり、ＭＩＳＩ−ランジスタの横方向のみならす縦
方向も縮小しなければならない。
特に拡散層の深さを浅くして高密度化すると共に、使用
回路でのスイッチング・スピードをあげるという要求が
強くなってきている。
回路でのスイッチング・スピードをあげるという要求が
強くなってきている。
ｆＣｌ 従来の技術と問題点
第１図は従来の半導体装置１例えばＭＩＳトランジスタ
の製造方法を説明するための図であり。
の製造方法を説明するための図であり。
同図に於いては、１はシリコン基板、２はフィールド酸
化膜、３はゲート絶縁膜、４はソース領域。
化膜、３はゲート絶縁膜、４はソース領域。
５はゲート電極、６はドレイン領域、１０は絶縁層（例
えばＰＳＧ）、１１は配線層〔アルミニウム（ＡＩ）
）をそれぞれ示す。
えばＰＳＧ）、１１は配線層〔アルミニウム（ＡＩ）
）をそれぞれ示す。
従来、このようなＭＩＳＩ−ランジスタのソース及びド
レインの接合の形成には、熱拡散法に比べて不純物濃度
の均一性の極めて良いイオン注入技術が使用されるよう
になった。
レインの接合の形成には、熱拡散法に比べて不純物濃度
の均一性の極めて良いイオン注入技術が使用されるよう
になった。
例えば、シリコン表面にヒ素（Ａｓ）をイオン注入して
拡散層を形成したＭＩＳ）ランジスタでは。
拡散層を形成したＭＩＳ）ランジスタでは。
均−゛に構成いソース及びトレイン接合の形成が可能に
はなるが、構成の接合とした場合はこの拡散層の抵抗が
高くなり、使用面ｌ洛によってはスイッチング・スピー
ドが速くならないことが問題になっている。
はなるが、構成の接合とした場合はこの拡散層の抵抗が
高くなり、使用面ｌ洛によってはスイッチング・スピー
ドが速くならないことが問題になっている。
従って、高速度化するにはソース及びトレイン領域を浅
くすることによってＭＩＳトランジスタのデー１−長を
短チヤネル化し、かつ浮遊容量を減らし、同時に拡散層
の抵抗を低くする必要があるが、従来の技術では拡散層
を浅くすれば、たとえ高濃度化しても固溶限があるため
それ以上は抵抗が下がらないので、抵抗が高くなる問題
があった。
くすることによってＭＩＳトランジスタのデー１−長を
短チヤネル化し、かつ浮遊容量を減らし、同時に拡散層
の抵抗を低くする必要があるが、従来の技術では拡散層
を浅くすれば、たとえ高濃度化しても固溶限があるため
それ以上は抵抗が下がらないので、抵抗が高くなる問題
があった。
尚、高密度化にともない電極配線も複雑になり。
断線防止が期待されている。
ｔｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、ＭＴＳトランジスタの
拡散層の抵抗を下げ、使用回路での動作速度等の改善を
計ると共に、高密度化にともない断線のない電極配線を
行い高信頼化を計ることを目的とするものである。
拡散層の抵抗を下げ、使用回路での動作速度等の改善を
計ると共に、高密度化にともない断線のない電極配線を
行い高信頼化を計ることを目的とするものである。
（ｅ） 発明の構成
そしてこの目的は本発明によれば、半導体基板上にゲー
ト絶縁膜を形成し、該絶縁股上にゲート電極を形成し２
次いて該デー１〜電極に隣接する位置にソース及びトレ
イン形成用窓を形成して、該窓に単結晶半導体薄膜をエ
ピタキシャル成長により前記ゲート上面位置付近まで成
長させ、該エピタキシャル単結晶薄膜と半導体基板の界
面下にソース及びトレイン用接合を形成する工程Ｉを具
備したことを特徴とする半導体装置の製造方法を提供す
ることによって達成される。
ト絶縁膜を形成し、該絶縁股上にゲート電極を形成し２
次いて該デー１〜電極に隣接する位置にソース及びトレ
イン形成用窓を形成して、該窓に単結晶半導体薄膜をエ
ピタキシャル成長により前記ゲート上面位置付近まで成
長させ、該エピタキシャル単結晶薄膜と半導体基板の界
面下にソース及びトレイン用接合を形成する工程Ｉを具
備したことを特徴とする半導体装置の製造方法を提供す
ることによって達成される。
ｉｆｌ 発明の実施例
以下５本発明の実施例を図面によって詳述する。
第２図は本発明実施例による半導体装置の製造方法を示
す図である。
す図である。
同図に於いて、１，２，３，５．１０．１１゜の符合は
第１図と同−物及び相当物を表わす。７゜８は浅い接合
、つまりシャロージヤンクション（ｓｈａｌｌｏｗ ｊ
ｕｎｃｔｉｏｎ）を有するソース領域及びドレイン領域
、９はエピタキシャル成長による単結晶半導体薄膜層、
１０は絶縁層（例えは、ＰＳＧＭ）、１１は電極配線と
′してアルミニウム（Ａｌ） ＋＝をそれぞれ示す。
第１図と同−物及び相当物を表わす。７゜８は浅い接合
、つまりシャロージヤンクション（ｓｈａｌｌｏｗ ｊ
ｕｎｃｔｉｏｎ）を有するソース領域及びドレイン領域
、９はエピタキシャル成長による単結晶半導体薄膜層、
１０は絶縁層（例えは、ＰＳＧＭ）、１１は電極配線と
′してアルミニウム（Ａｌ） ＋＝をそれぞれ示す。
次ぎに、第３図Ａ、Ｂ、Ｃ，Ｄ、Ｅ； を参照して本発
明の実施例について詳細に説明する。
明の実施例について詳細に説明する。
同図に於いて、Ａは従来の方法により、シリコン基板１
の不活性領域にフィール１：酸化膜２が形成されたのち
、ゲート絶縁膜３を形成する処理が行われ２次ぎにポリ
シリコンを成長し、これをバターニングしてゲート電極
５を形成した状態を示す。次工程として、同図Ｂでは比
較的低！ （７００〜９００”Ｃ）におけるウェット（
ｗｅｔ）雰囲気での酸化により、ケート電極５表面を酸
化し、続いて、同図Ｃに示すようにポリシリコンの酸化
膜。
の不活性領域にフィール１：酸化膜２が形成されたのち
、ゲート絶縁膜３を形成する処理が行われ２次ぎにポリ
シリコンを成長し、これをバターニングしてゲート電極
５を形成した状態を示す。次工程として、同図Ｂでは比
較的低！ （７００〜９００”Ｃ）におけるウェット（
ｗｅｔ）雰囲気での酸化により、ケート電極５表面を酸
化し、続いて、同図Ｃに示すようにポリシリコンの酸化
膜。
およびシリコン表面の酸化膜をエツチングし、ソース・
ｌ−レイン形成領域のシリコン表面のみを露出する。ゲ
ート電極のポリシリコン上では先のウェ、７ト酸化時に
基板表面より厚い酸化膜が形成されるので、一部の酸化
膜は残っており次工程でのエピタキシャル成長はソース
及び、ト”レイン形成領域のめに形成されることになる
。次に、同図りに示すようにソース形成領域及びトレイ
ン形成領域のシリコン基板にエピタキシャル単結晶薄膜
９を約４０００人成長ざゼたのち、同図已に示すように
前記ソース領域及びドレイン領域にヒ素（Ａｓ）をイオ
ン圧入し、熱処理を施し、浅い接合（ｓｈａｌｌｏｗｊ
ｕｎｃｔｉｏｎ＞をエピタキシャル−シリコン界面から
約１５００Å以下の深さにわたり形成する。
ｌ−レイン形成領域のシリコン表面のみを露出する。ゲ
ート電極のポリシリコン上では先のウェ、７ト酸化時に
基板表面より厚い酸化膜が形成されるので、一部の酸化
膜は残っており次工程でのエピタキシャル成長はソース
及び、ト”レイン形成領域のめに形成されることになる
。次に、同図りに示すようにソース形成領域及びトレイ
ン形成領域のシリコン基板にエピタキシャル単結晶薄膜
９を約４０００人成長ざゼたのち、同図已に示すように
前記ソース領域及びドレイン領域にヒ素（Ａｓ）をイオ
ン圧入し、熱処理を施し、浅い接合（ｓｈａｌｌｏｗｊ
ｕｎｃｔｉｏｎ＞をエピタキシャル−シリコン界面から
約１５００Å以下の深さにわたり形成する。
この後第２図に示す絶縁膜１０を形成し、開口部を設け
たのち、配線電極のアルミニウム（Ａｌ）１１を蒸着し
て、最後に絶縁層１０ （例えばＰＳＧ）を全体に被覆
して本発明の実施例による半導体装置を完成させる。
たのち、配線電極のアルミニウム（Ａｌ）１１を蒸着し
て、最後に絶縁層１０ （例えばＰＳＧ）を全体に被覆
して本発明の実施例による半導体装置を完成させる。
この際、使用するエピタキシャルプロセスは通常使用さ
れるものでよく、一般に還元性雰囲気中（Ｉｆ）で９０
０℃から１２００℃に加熱された基板上に。
れるものでよく、一般に還元性雰囲気中（Ｉｆ）で９０
０℃から１２００℃に加熱された基板上に。
シリコンを含んたガス、 〔例えば４塩化シリコン（Ｓ
ｉＣＩ斗）、トリクロールシラン（ＳｉｔｌＣ１３）
、ジクロールシラン（Ｓ’＋Ｉ！２Ｃｈ ） ＋等〕を
送ることによって基板と同一の結晶方位をもつシリコン
単結品を成長させ、容易にエビクキジ−トル成長薄欣層
を製作することができる。
ｉＣＩ斗）、トリクロールシラン（ＳｉｔｌＣ１３）
、ジクロールシラン（Ｓ’＋Ｉ！２Ｃｈ ） ＋等〕を
送ることによって基板と同一の結晶方位をもつシリコン
単結品を成長させ、容易にエビクキジ−トル成長薄欣層
を製作することができる。
本発明では、このエピタキシャル成長技術をソース領域
、及びトレイン領域の接合部となるシリコン表面に選択
して、エピタキシャル成長を行い。
、及びトレイン領域の接合部となるシリコン表面に選択
して、エピタキシャル成長を行い。
その後ヒ素（Ａｓ）をイオン注入することによって３−
ピタキシャル層直下の基板内に浅い接合層を作り、抵抗
を小さくする方法を櫂供したものである。
ピタキシャル層直下の基板内に浅い接合層を作り、抵抗
を小さくする方法を櫂供したものである。
エピタキシャル成長による層９は単結晶シリコンである
ので、イオン注入条件及び熱処理条件によって不純物導
入深さは正確に制御でき７条件的には深い拡散層を形成
するのと同等であるが、エビタキンートル層部分は横方
向は絶縁物ｊ蔭で囲まれているので、横方向の不純物拡
散はここでは生じず、実効上は構成の接合としたのと同
等となる。
ので、イオン注入条件及び熱処理条件によって不純物導
入深さは正確に制御でき７条件的には深い拡散層を形成
するのと同等であるが、エビタキンートル層部分は横方
向は絶縁物ｊ蔭で囲まれているので、横方向の不純物拡
散はここでは生じず、実効上は構成の接合としたのと同
等となる。
例えば、シリコン表面にヒ素（Ａｓ）をイオン注入した
場合の従来の方法による実験結果の一例を第４図Ａに示
す。
場合の従来の方法による実験結果の一例を第４図Ａに示
す。
縦軸に不純物濃度をとり、横軸にシリコン表面からの深
さの度合を示す軸で拡散層の濃度分布を示すと、従来の
方法によると高密度化の縦横寸法の制約によりどうして
も拡散層の深さが３０００人程度０深さになり、横方向
の拡散が無視できず、短チャネル、トランジスタの形成
に制限を与えてしまう。且つこの時の表面抵抗（シート
抵抗Ω／口）も約３５Ω／口になって拡散層の抵抗が増
大傾向になり、デバイスの使用回路によっては無視でき
なくなる。
さの度合を示す軸で拡散層の濃度分布を示すと、従来の
方法によると高密度化の縦横寸法の制約によりどうして
も拡散層の深さが３０００人程度０深さになり、横方向
の拡散が無視できず、短チャネル、トランジスタの形成
に制限を与えてしまう。且つこの時の表面抵抗（シート
抵抗Ω／口）も約３５Ω／口になって拡散層の抵抗が増
大傾向になり、デバイスの使用回路によっては無視でき
なくなる。
これに比べて本発明の実施例を第４図に示す。
縦軸に不純物濃度をとり、横軸に本発明のエピタキシャ
ル成長によって形成した層からの深さの度合を示すと、
注入不純物はエビクキシャル成長！４０００人内に大部
分が分布し、エピタキシャル成長薄膜層−シリコン界面
から深さ方向１５００人の深さにソース及びドレイン接
合が形成されることになり、従って、短チャネル、トラ
ンジスタの形成が容易になることがわかる。表面抵抗も
前記従来のものと比べて低（、約１８Ω／口がｆａられ
た。
ル成長によって形成した層からの深さの度合を示すと、
注入不純物はエビクキシャル成長！４０００人内に大部
分が分布し、エピタキシャル成長薄膜層−シリコン界面
から深さ方向１５００人の深さにソース及びドレイン接
合が形成されることになり、従って、短チャネル、トラ
ンジスタの形成が容易になることがわかる。表面抵抗も
前記従来のものと比べて低（、約１８Ω／口がｆａられ
た。
拡散層の抵抗が従来の方法に比べて約半減することが確
かめられ、使用回路での動作速度等の向」−が期ｊ−う
てきる。
かめられ、使用回路での動作速度等の向」−が期ｊ−う
てきる。
面、第２図のｌｉ面図からも判るようにエビクキジート
ル成長薄膜ｊ−９を形成した後のｉ＞Ｊさを、ケート電
極５のポリシリコンの高さとほぼ同レベルに形成できる
ことから１表面を平滑に仕上げることができる。
ル成長薄膜ｊ−９を形成した後のｉ＞Ｊさを、ケート電
極５のポリシリコンの高さとほぼ同レベルに形成できる
ことから１表面を平滑に仕上げることができる。
従って、これらの表面上に配線されるアルミニウム（へ
１ン電ＦｊＡｌｌの段差による断線等を防止できる特徴
がある。
１ン電ＦｊＡｌｌの段差による断線等を防止できる特徴
がある。
＋ｆｆ＋ 発明の効果
以上、詳細に説明したように２本発明による方法でもっ
て製作したＭＩＳ）ランジスタでは拡散層の抵抗を減ら
すことにより、使用回路でのスイッチング・スピードを
速くすることができる。
て製作したＭＩＳ）ランジスタでは拡散層の抵抗を減ら
すことにより、使用回路でのスイッチング・スピードを
速くすることができる。
尚、電極配線においても無理のない段差の少ない平滑な
配線形成面ができるので、Ｍｉｓ）ランジスクの性能の
改善とともに信頼性の向上が期待できるので本発明の効
果は大きい。
配線形成面ができるので、Ｍｉｓ）ランジスクの性能の
改善とともに信頼性の向上が期待できるので本発明の効
果は大きい。
第１図は従来の半導体装置の製造方法を説明するための
図、第２図は本発明の詳細な説明図。 第３図は本発明の実施例の製造工程の説明図、第４図Ａ
は従来の製造方法で製作した場合の拡散層の不純物濃度
分布図の説明図である。第４図Ｂは本発明の実施例の拡
散層の不純物濃度分布図の説明図。 図面において、１半導体基板、２はフィールド酸化ＩＩ
凱 ３はゲート絶縁膜、４はソース領域、５はゲート電
極、６はドレイン領域、７は浅い接合をもつソース領域
、８は浅い接合をもつドレイン領域、９ばエピタキシャ
ル成長薄膜層、ＩＯは絶縁層（例えばＰＳＧ）、１１は
配線層〔アルミニウム（八ｌ） ） 條１ン１ ５ｆ−２囚 ８
図、第２図は本発明の詳細な説明図。 第３図は本発明の実施例の製造工程の説明図、第４図Ａ
は従来の製造方法で製作した場合の拡散層の不純物濃度
分布図の説明図である。第４図Ｂは本発明の実施例の拡
散層の不純物濃度分布図の説明図。 図面において、１半導体基板、２はフィールド酸化ＩＩ
凱 ３はゲート絶縁膜、４はソース領域、５はゲート電
極、６はドレイン領域、７は浅い接合をもつソース領域
、８は浅い接合をもつドレイン領域、９ばエピタキシャ
ル成長薄膜層、ＩＯは絶縁層（例えばＰＳＧ）、１１は
配線層〔アルミニウム（八ｌ） ） 條１ン１ ５ｆ−２囚 ８
Claims (1)
- 半導体基板上にゲート絶縁膜を形成し、該絶縁股上にゲ
ート電極を形成し２次いで該ゲート電極に隣接する位置
にソース及びドレイン形成用窓を形成して、該窓に単結
晶半導体薄膜をエピタキシャル成長により前記ゲート上
面位置付近まで成長させ、該エピタキシャル単結晶薄膜
と半導体基板の界面下にソース及びドレイン用接合を形
成する工程ｌを具備したことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6471483A JPS59189677A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6471483A JPS59189677A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59189677A true JPS59189677A (ja) | 1984-10-27 |
Family
ID=13266089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6471483A Pending JPS59189677A (ja) | 1983-04-13 | 1983-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189677A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302863A (ja) * | 1988-05-31 | 1989-12-06 | Sony Corp | Ｍｉｓ型トランジスタの製造方法 |
| US5250454A (en) * | 1992-12-10 | 1993-10-05 | Allied Signal Inc. | Method for forming thickened source/drain contact regions for field effect transistors |
| US5637518A (en) * | 1995-10-16 | 1997-06-10 | Micron Technology, Inc. | Method of making a field effect transistor having an elevated source and an elevated drain |
| US6472303B1 (en) | 2001-10-08 | 2002-10-29 | Hynix Semiconductor Inc. | Method of forming a contact plug for a semiconductor device |
| US6541355B2 (en) | 2001-09-05 | 2003-04-01 | Hynix Semiconductor Inc. | Method of selective epitaxial growth for semiconductor devices |
| US6818537B2 (en) | 2001-10-08 | 2004-11-16 | Hynix Semiconductor Inc. | Method of manufacturing a contact plug for a semiconductor device |
| US6933228B2 (en) | 2001-10-12 | 2005-08-23 | Hynix Semiconductor Inc. | Method of manufacturing of contact plug in a contact hole on a silicon substrate |
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| JPS57180174A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Manufacturing method for semiconductor device |
-
1983
- 1983-04-13 JP JP6471483A patent/JPS59189677A/ja active Pending
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