JPS63114262A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 高融点金属膜からなるゲート電極の周囲に多結晶シリコ
ン膜を選択成長して、該多結晶シリコン膜を酸化シリコ
ン膜に変成する。そうすれば、形成工程が簡単になり、
且つ、ゲートと他の配線との絶縁性が改善される。

［産業上の利用分野］ 本発明は、半導体装置の製造方法のうち、電界効果型半
導体装置（ＭＩＳＦＥＴ）の製造方法に関する。

ＭＩＳＦＥＴにおいてはＭＯＳ　）ランジスタがその代
表的なものあるが、このようなＭＯＳ　）ランジスタか
らなる半導体集積回路（ＭＯ５ＩＣ）は仙の構造のトラ
ンジスタと比べて集積化が容易なために高度に集積化さ
れ、ＲＡＭやＲＯＭなどのメモリ回路やその他の電子回
路に汎用されている。

しかし、ＩＣが高集積化、微細化されてくると、電極配
線間の絶縁性が悪化する等の問題があり、その対策が要
望されている。

［従来の技術］ 第２図はＭＯＳ半導体素子（ＭＯＳ）ランジスタ）の２
素子（ドレイン領域を共通にして対向した２素子）の断
面概要図を示しており、ｌはｐ型シリコン基板、２はゲ
ート絶縁膜、３はゲート電極。

４はｎ型のソースまたはドレイン領域、５は絶縁膜、６
はアルミニウム膜からなる配線（メモリのビット配線）
である。

このＭＯＳ半導体素子の従来の形成方法の概要を第３図
（ａ）〜（ｄｌによって説明する。

第３図（ａ）　：　ｐ型シリコン基板ｌにフィールド絶
縁膜（図示せず）を形成した後、熱酸化してゲート絶縁
膜２（膜厚２００〜５００人）を生成し、その上にタン
グステン膜３　（膜厚２０００人程度変色らなるゲート
電極膜を化学気相成長（ＣＶＤ）法で被着し、更に、そ
の上に同じ＜　ＣＶＤ法で酸化シリコン（Ｓｉ０２）膜
５１（膜厚３０００人程度変色被着し、フォトプロセス
を用いてマスク　（図示せず）を形成し、５ｉ０２膜５
１とタングステン膜３とを垂直に異方性エツチングして
パターンニングし、５ｉ０２膜５１とゲート電極３　（
タングステン）とを積層したゲート電極部（幅ｌ〜１．
５μｍ程度）を形成する。

第３図（ｂ）：次いで、その上面にＣＶＤ法で膜厚３０
００人の５ｉ０２膜５２を被着する。コノ時、ＣＶＤ法
で被着した膜は被覆性（カバーレイジ）が良く、ゲート
電極の周囲側面をも十分に被覆する。

第３図（Ｃ）：次いで、その上から垂直に全面を異方性
エツチング（ＲＩ　Ｅ　；リアクティブイオンエッチ）
して、５ｉ０２膜５２をほぼ除去し、ソースおよびドレ
イン形成領域を露出させる。その時、垂直な異方性エツ
チングのために、ゲート電極の周囲側面の５ｉ０２膜５
２は残存する。この５ｉ０２膜５２をサイドウオールと
云っている。且つ、ゲート電極３上の５ｉ０２膜５２は
全部エツチング除去されるが、ゲート電極上には５ｉ０
２膜５１が被着しているから、ゲート電極３は露出せず
に、周囲をＳｉＯ２膜で包囲された状態になる。

第３図（ｄ）：次いで、露出面に燐または砒素をイオン
注入し、熱処理してｎ型のソースおよびドレイン領域４
を画定する。次いで、その上にビット配線６を形成して
、第２図のように完成する。

［発明が解決しようとする問題点コ ところが、このような従来の形成方法は、サイドウオー
ルやソース・ドレイン令頁域がセルファライン（自己整
合）で形成できて、素子の微細化・ＩＣの高集積化に極
めて有効な方法で、現在、広く利用されている。

なお、サイドウオールを形成する目的は、ソースおよび
ドレイン領域５をイオン注入し熱処理して画定した場合
、これらの領域がゲート電極下に深く侵入しないように
するためである。

また、ショートチャネル対策として知られるＬＤ　Ｄ　
（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構造の
ＭＯＳ半導体素子では、サイドウオールの形成前後、（
上記の第３図（ａｌの形成工程の後と第３図（ｄｌの形
成工程）にソースおよびドレイン領域を形成するための
低濃度と高濃度とのイオン注入がおこなわれ、そのため
、サイドウオールは是非必要なゲート電極の絶縁壁面と
なっている。しかし、本発明では通常の構造のＭＯＳ半
導体素子で説明する。

さて、このようなサイドウオールを形成するための工程
、即ち、第３図（Ｃ）で説明した５ｉ０２膜５２を全面
異方性エツチングする工程においては、ゲート電極３と
同時にパターンニングした５ｉ０２膜５１が５ｉ０２膜
５２と同質であるために、５ｉ０２膜５１をもエツチン
グされて、５ｉ０２膜５１が膜厚１０００〜２０００人
前後まで薄くなると云う問題がある。これは、ソースお
よびドレイン形成領域の表面には５ｉ０２膜５２が残存
せず、完全にシリコン基板１を露出させるように、オー
バー気味にエツチングさせることに原因があり、しかも
、ウェハー全面をエツチングすると、部分的なエツチン
グのバラツキが起こるからである。

しかし、そのように、５ｉ０２膜５１がエツチングされ
て薄くなった部分は、上部に形成するビット配線６（第
２図参照）などの配線とゲート電極との絶縁耐圧が十分
に保てなくなる。

本発明は、このような問題を解消させるための製造方法
を提案するものである。

［問題点を解決するための手段］ その目的は、半導体基板上に高融点金属膜からなるゲー
ト電極を形成し、該ゲート電極の周囲に多結晶シリコン
膜を選択成長し、次いで、該多結晶シリコン膜を酸化処
理して、前記ゲート電極を包囲する酸化シリコン膜を形
成する工程が含まれる半導体装置の製造方法によって達
成される。

［作用コ 即ち、本発明は、高融点金属膜からなるゲート電極の周
囲に多結晶シリコン膜を選択成長して被着し、それを酸
化処理して絶縁膜にする。そうすれば、ゲートと他の配
線との絶縁耐圧が保持され、且つ、形成方法も容易にな
る。

［実施例］ 以下、図面を参照して実施例によって詳細に説明する。

第１図（ａｌ〜（ｄｌは本発明にかかる形成方法の工程
順断面図で、同図によって順次に説明する。

第１図（ａ）：従来と同様に、ｐ型シリコン基板１にフ
ィールド絶縁膜（図示せず）を形成し、次に熱酸化して
ゲート絶縁膜２　（膜厚２００〜５００人）を生成した
後、その上にタングステン膜３　（膜厚２０００人程度
変色ＣＶＤ法で被着し、フォトプロセスによってマスク
　（図示せず）を形成して、タングステン膜３を垂直に
異方性エツチングし、ゲート電極３（幅ｌ〜１．５μｍ
程度）を形成する。

第１図（ｂ）二次いで、その全面にＣＶＤ法で膜厚１０
００〜１５００人の多結晶シリコン膜１０を選択成長す
る。選択成長法は、基板を数百℃に加熱し、ジクロール
シラン（ＳｉＨ２Ｃ１２）やトリクロールシラン（Ｓｉ
ＨＣｌ２　）のような塩素を含む反応ガスを用い、キャ
リアガスとして水素（Ｈ２）を用いれば、５ｉ０２膜上
には成長せずに、タングステン膜３の上面とその周囲に
のみ成長させることができる。

第１図（Ｃ）：次いで、約８００℃の酸素雰囲気中で熱
処理すると、多結晶シリコン膜１０は熱酸化されて、膜
厚２０００〜３０００人の５ｉ０２膜１０′が生成され
る。その際、８００℃の低い酸化温度ではシリコン基板
１は殆ど酸化が進行しない。そして、多結晶シリコン膜
１０のみ１０００℃以上の高温度と同様の酸化レートで
酸化されて、５ｉ０２膜１０゛が生成される。

第１図（ｄ）二次いで、シリコン基板面に燐または砒素
をイオン注入し、熱処理してｎ型のソースおよびドレイ
ン領域４を画定する。その後、ビット配線６を形成して
、第２図のように仕上げる。

上記のような形成方法によれば、従来のようなサイドウ
オールを形成するためのＲＩＥ法が不要になって、ゲー
ト電極上の絶縁膜が薄くなることはない。従って、配線
間の絶縁性が保持されて、且つ、形成法は容易で簡単化
される。

［発明の効果］ 以上の説明から明らかなように、本発明によればゲート
電極と配線との絶縁耐圧が向上する等、ＭＯＳ　Ｉ　Ｃ
の高品質化に役立ち、且つ、形成工程が簡単になる効果
のあるものである。

【図面の簡単な説明】

第１図（ａｌ〜ｆｄｌは本発明にかかる形成方法の工程
順断面図、 第２図はＭＯＳ半導体素子の断面図、 第３図ｆａ）〜（ｄ）は従来の形成方法の工程順断面図
である。 図において、 １はｐ型シリコン基板、 ２はゲート絶縁膜、 ３はゲート電極（タングステン膜）、 ４はｎ型のソース・ドレイン領域、 ５、５１．５２．１０’は５ｉ０２膜（絶縁膜）、６は
配線（ビット配線）、 １０は多結晶シリコン膜 ＭＯ５半ｉ＃ｔＪ４１ｆｉ旬１］ 第２図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に高融点金属膜からなるゲート電極を形成
   し、該ゲート電極の周囲に多結晶シリコン膜を選択成長
   し、次いで、該多結晶シリコン膜を酸化処理して、前記
   ゲート電極を包囲する酸化シリコン膜を形成する工程が
   含まれてなることを特徴とする半導体装置の製造方法。