JPS6358971A

JPS6358971A - 半導体装置とその製造方法

Info

Publication number: JPS6358971A
Application number: JP20424886A
Authority: JP
Inventors: Yasuhisa Sato; 泰久佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-08-29
Filing date: 1986-08-29
Publication date: 1988-03-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］電極接続部を除いたゲート電極、ソース・ドレイン領域
に窒化シリコン膜を接して設けた半導体装置の構造にす
る。この窒化シリコン膜は半導体装置の絶縁耐圧を向上
し、且つ、製造時にエツチング、酸化の制御阻止膜とし
て働く。

［産業上の利用分野］本発明は、半導体装置の製造方法のうち、電界効果型半
導体装置（ＭＩＳＦＥＴ）の製造方法に関する。

ＭＩＳＦＥＴにおいてはＭＯＳ　ｌ−ランジスタがその
代表的なものあるが、このようなＩ’ｌＯ３）ランジス
タからなる半４体集積回路（ＭＯＳ　ＩＣ）は、バイポ
ーラトランジスタと比べて高度に集積化ができるため、
ＲＡ　ＭやＲＯＭなどのメモリ回路やその他の電子回路
に広く利用されている。

しかし、ＩＣが一層高集積化、微細化されてきた現在で
は、高精度に制御できる半導体装置の構造とその製造方
法が要望されている。

［従来の技術］第３図はＭＯＳ半導体素子（ＭＯＳトランジスタ）の断
面概要図を示しており、１はｐ型シリコン栽仮、２はゲ
ート絶縁膜、３はゲート電極、４はフィールド絶縁膜、
５はｎ＋型のソース領域またはドレイン領域である。こ
のようなＭＯＳ半導体素子において、半導体技術の進歩
と共に素子そのものも微細化され、チャネル領域Ｃのチ
ャネル長りが１〜２μｍと極めて短くなってきたために
、ショートチャネル（Ｓｈｏｒｔ　Ｃｈａｎｎｅｔ　）
効果が現れてきた。

ショートチャネル効果とは、チャネル長しが短くなって
くると、スレーショルド電圧ｖｔｈが急激に低下したり
、ソース・ドレインの耐圧が急激に低下して、甚だしい
場合はパンチスルーを起こす等の素子特性の劣化が顕著
に現れることで、しかも、多数のそれらの素子で構成さ
れるＩＣとしては、特性のバラツキが増大して、不揃い
の品質のＩＣが作成されるようになることである。

さて、このようなショートチャネル効果を低減するため
には、シリコン基板の不純物濃度を高くする方法が都合
が好い。即ち、高濃度な基板を用いれば、チャネル領域
での空乏層の拡がりが少なくなり、急激なりｔｈの低下
やソース・ドレイン耐圧の低下は解消される。しかし、
一方で、高濃度な基板は基板とソース・ドレイン領域と
の寄生容量が増加して、且つ、ｖｔｈのバンクバイアス
依存性が強くなる問題がある。後者のｖｔｈのバックバ
イアス依存性が強くなれば、ｖｔｈの変動が増大する欠
点がある。

そのため、従来、ショートチャネル対策として、第４図
に示すようなＭＯＳ半導体素子の構造が提案されている
。同図においては、第３図と同一の部位に同一記号を付
けであるが、その他の６はゲート絶縁膜に近接して表層
近（にチャネル領域Ｃに突出して設けた低濃度なｎ−型
のソース領域、ドレイン領域である。且つ、水側はゲー
ト電極を導電性多結晶シリコン膜３１と高融点金属シリ
サイド膜３２を積層した構造で、これは高導電性のゲー
ト電極の例である。なお、このｎ−型のソース、ドレイ
ン領域を設けた第４図の構造は、ＬＤＤ（Ｌｉｇｈｔｌ
ｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構造と称して良く知ら
れているものである。且つ、第３図、第４図には、絶縁
膜およびゲート電極以外の電極配線を省略して図示して
いる。

［発明が解決しようとする問題点］ところで、第４図に示すＬＤＤ構造のＭＯＳ半ｗ体素子
の製造方法の工程順断面図を第５図（ａ）〜ｆｄｌに示
している。その工程概要を説明すると、まず、同図（ａ
）に示すように、公知の製法によって、ｐ型シリコン基
板ｌ上に、酸化シリコン（Ｓｉ０２　）　ｖからなるフ
ィールド絶縁膜４を生成し、次に、ゲート絶縁膜２を介
してゲート電極３をパターンニングし、ゲート電極およ
びフィールド絶縁膜４をマスクにして、上面から砒素イ
オンを注入し、ｎ−型のソース領域およびドレイン領域
６を形成する。

次いで、第５図（ｂｌに示すように、化学気相成長（Ｃ
Ｖ　Ｄ）法によって膜厚２０００人程度０Ｓｉ０２膜１
）を被着する。次いで、同図ｆｃ）に示すように、その
５ｉ０２膜１）をリアクティブイオンエツチング（ＲＩ
Ｅ）して上面より垂直にエツチングし、゛ゲート電極３
の周囲側面にのみ５ｉ０２膜１）（サイドウオール）を
残存させる。次いで、同図ｆｄ）に示すように、その５
ｉ０２膜１）を含むゲート電極３およびフィールド絶縁
膜４をマスクにして、上面から砒素イオンを注入し、ｎ
＋型のソースおよびドレイン領域５を形成する。

しかし、この製造工程において、５ｉ０２膜１）をＲＩ
Ｅによって垂直に異方性エツチングして、サイドウオー
ル（Ｓｉｄｅ　Ｗａｌｌ）を形成する際に、エソチング
が過度に進んで、ゲート電極３やソースおよびドレイン
領域６をエツチングする問題が起こる。

また、ゲート電極が高融点金属膜や高融点金属シリサイ
ド膜で形成され、それが露出していると、ＣＶＤ法によ
って５ｉ０２膜１）を被着する時、基板加熱（約８００
℃に加熱される）によって、その高融点金属膜や高融点
金属シリサイド膜が容易に酸化される問題がある。

更に、重要なことは、ＣＶＤ法によって被着した５ｉ０
２膜は絶縁耐圧が良くなく、僅か膜厚２０００人程度０
サイドウオールでは不十分であり、従って、ソース・ド
レインからの電極配線を形成した場合（第１図参照）、
位置ずれが起こると、その電極配線とゲート電極配線間
に十分な絶縁耐圧が得られないと云う問題である。

本発明は、このような問題点を除去した半導体装置とそ
の製造方法を提案するものである。

［問題点を解決するための手段］その目的は、電極接続部を除く、ゲート電極。

ソースおよびドレイン領域に接して、窒化シリコン膜が
設けられた半導体装置によって達成される。

且つ、その製造方法として、一導電型半導体基板上にゲ
ート絶縁膜を介してゲート電極を形成した後、ソースお
よびドレイン領域に異種導電型不純物を注入する工程、
次いで、全面に窒化シリコン膜を被着し、更に、全面に
多結晶シリコン膜を被着し、上面から垂直に異方性エツ
チングして、前記ゲート電極の側面にのみ該多結晶シリ
コン膜を残存させる工程、次いで、該多結晶シリコン膜
を熱酸化して酸化シリコン膜にする工程、次いで、前記
ソースおよびドレイン領域に再び異種導電型不純物を高
濃度に注入する工程を用いる。

［作用］即ち、本発明は、電極接続部を除いたゲート電極、ソー
ス・ドレイン領域に窒化シリコン膜を接して設けたＭＯ
Ｓ半導体素子（半導体装置）の構造にする。この窒化シ
リコン膜は、製造工程において、５ｉ０２膜１）膜着１
被酸化阻止膜となり、また、サイドウオール形成時のエ
ツチング制御膜となり、更に、完成したＭＯＳ半導体素
子の絶縁耐圧を向上させる。

［実施例コ以下、図面を参照して実施例によって詳細に説明する。

第１図は本発明にかかるＭＯＳ半導体素子の断面図を示
しており、ｌはｐ型シリコン基板、２はゲート絶縁膜、
３はゲート電極、４はフィールド絶縁膜、５はｎ＋型の
ソース領域またはドレイン領ｂＬ６はｎ−型のソース領
域またはドレイン領域。

１）は５ｉ０２膜（サイドウオール）、７は燐珪酸ガラ
ス（Ｐ　Ｓ　Ｇ）膜、８はドレイン接続用アルミニウム
電極配線、２０は窒化シリコン（Ｓｉ３　Ｎ４　）　膜
である。また、本例は高導電性を与えるためにゲート電
極３は導電性多結晶シリコン膜３１と高融点金属シリサ
イド膜３２との２層構造とした例である。

このように、Ｓｉ３Ｎ４膜２０によって、ゲート電極３
およびソース・ドレイン領域６を被覆しておくと、製造
の際に、Ｓｉ３Ｎ４膜２ｏが５ｉ０２膜１）成長工程の
ゲート電極の酸化阻止膜となり、また、ＲＩＥ法による
サイドウオール形成時のエツチング制御膜となり、更に
、完成した半導体素子の絶縁耐圧が向上する利点がある
。

次に、第２図（ａ）〜（ｆｌはその製造方法の工程順断
面図で、第２図によって順次に説明すると、まず、同図
（ａ）に示すように、公知の製法によって、ｐ型シリコ
ン基板ｌ上にフィールド絶縁膜４（１〜２μｍ程度）を
生成し、ゲート絶縁膜２を介してゲート電極３を形成し
、そのゲート電極３およびフィールド絶縁膜４をマスク
にして、上面から砒素イオンを注入し、ｎ−型のソース
領域およびドレイン領域６を形成する。砒素イオンのド
ーズ量は１０　’ｊ／ｃｊ程度にする。

次いで、第２図（ｂ）に示すように、熱ＣＶＤ法によっ
て膜厚３００人のＳｉ３Ｎ４膜２０を成長し、更に、そ
の上にＣＶＤ法によって膜厚２０００人の高純度な多結
晶シリコン膜２１を成長する。この時、Ｓｉ３　Ｎ４膜
の成長法は、アンモニア（ＮＨ３）とモノシラン（Ｓｉ
Ｈ４）との反応ガスを用いて、基板温度を８００℃にし
て分解成長させる。次いで、同図（Ｃ１に示すように、
多結晶シリコン膜２１をフレオン（ＣＦａ）に酸素を添
加した反応ガスを用いたＲＩＥ法によって、上面より垂
直に異方性エツチングして、ゲート電極３の周囲側面に
のみ多結晶シリコン膜２１を残存させる。この際、多結
晶シリコン膜は５ｉ０２膜に比べて、エツチング選択比
が大きくなるからエツチングが容易になる。且つ、これ
らの多結晶シリコン膜の成長工程やＲＩＥ工程において
、Ｓｉ３Ｎ４膜２０が存在するために、ゲート電極やソ
ース領域、ドレイン領域が保護されて、酸化せずに安定
し、又、ＲＩＥ工程ではＳｉ３Ｎ４膜２０がエツチング
制御膜として働くから、精度良くエツチングされる。

次いで、第２図（ｄｌに示すように、約１０００℃の高
温度で酸化して、ゲート電極側面のみに被着している多
結晶シリコン膜２１を５ｉ０２膜２１゛に変成する。こ
の酸化処理によって、ＳｉＯ□膜２１“　（サイドウオ
ール）の厚みは約２倍（４０００人）と厚くなる。

次イテ、第２図ｔｅｌに示すように、５ｉ０２膜２１′
を含むゲート電極３およびフィールド絶縁ｖ！’ａをマ
スクにして、上面から砒素イオンを注入し、ソースおよ
びドレイン領域部分にｎ＋型領領域６形成する。この時
、砒素イオンのドーズ量は３Ｘ１０”／−程度にする。

次いで、第２図（ｆ）に示すように、ＣＶＤ法によって
膜厚１〜２μｍのＰＳＧ膜７を被着し、電極窓９を窓開
けする。しかる後、アルミニウム電極配線８を形成して
、第１図に示す断面図のように完成させる。このような
ＭＯＳ半導体素子の構造にすれば、Ｓｉ３Ｎ４膜２０の
介在によって、ゲート電極３とアルミニウム電極配線８
との絶縁耐圧も十分に高くなる。

上記実施例は、高融点金属シリサイド膜を露出したゲー
ト電極で説明したが、本発明によれば高融点金属膜のゲ
ート電極でも容易に形成することができる。

このように、本発明によれば、ＭＯ３ＩＧが高性能化、
高品質化されて、且つ、導電性の高いゲート電極を設け
た半導体素子を安定して形成することができるものであ
る。

［発明の効果］以上の説明から明らかなように、本発明によればＬＤＤ
構造のＭＯＳ　Ｉ　Ｇにおいて、その品質・性能が向上
し、且つ、製造が容易になる利点がある。

【図面の簡単な説明】

第１図は本発明にかがる半導体装置の断面図、第２図（
ａ）〜（ｆ）は本発明にかかる製造方法の工程順断面図
、第３図は従来のＭＯＳ半導体素子の断面図、第４図は従
来のＬＤＤ構造ＭＯＳ半導体素子の断面図、第５図（ａ）〜（ｄ）は第４図の半導体素子の製造方法
の工程順断面図である。図において、１はｐ型シリコン基板、２はゲート絶縁膜、３はゲート電極、４はフィールド絶縁膜（Ｓｉ０２膜）、５はｎ＋型領領
域ソースドレイン領域、６はｎ−型のソース・ドレイン
領域）、７はＰＳＧ膜、８はアルミニウム電極配線、１）．２１’は５ｉ０２膜（サイドウオール）、２０は
Ｓｉ３Ｎ４　Ｆ’ｉ！Ａｓ２１は多結晶シリコン膜、３１は導電性多結晶シリコン膜、３２は高融点金属シリサイド膜を示している。第１図締Ａさθ月、：かＰ　ｉ　’１．ｄ；；方厖、Ｔゑト１
ξを牡口ｍ第２図３γ−）ｆ！従ト惰０５毛藁坏童り押面ご第３図ｇｄｇｒ　ＬＤ　Ｄ構叱阿０５≠漆芹索知林面図第４図従す襞遭７三天っＩガ１鉾面の第５図

Claims

【特許請求の範囲】

（１）電極接続部を除く、ゲート電極、ソースおよびド
レイン領域に接して、窒化シリコン膜が設けられている
ことを特徴とする半導体装置。
（２）上記ゲート電極の一部または全部が高融点金属膜
または高融点金属シリサイド膜からなることを特徴とす
る特許請求の範囲第１項記載の半導体装置。
（３）一導電型半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成した後、ソースおよびドレイン領域に異
種導電型不純物を注入する工程、次いで、全面に窒化シ
リコン膜を被着する工程、次いで、全面に多結晶シリコ
ン膜を被着し、上面から垂直に異方性エッチングして、
前記ゲート電極の側面にのみ該多結晶シリコン膜を残存
させる工程、次いで、該多結晶シリコン膜を熱酸化して酸化シリコン
膜に変成する工程、次いで、前記ソースおよびドレイン領域に異種導電型不
純物を高濃度に注入する工程が含まれてなることを特徴
とする半導体装置の製造方法。