JPS6358970A

JPS6358970A - 半導体装置とその製造方法

Info

Publication number: JPS6358970A
Application number: JP20424786A
Authority: JP
Inventors: Yasuhisa Sato; 泰久佐藤; Tsutomu Saito; 勉斉藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-08-29
Filing date: 1986-08-29
Publication date: 1988-03-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］高融点金属膜を含むゲート電極の周囲側面に窒化シリコ
ン膜を密接して設けた半導体装置の構造にする。この窒
化シリコン膜は半導体装置の絶縁耐圧を向上し、且つ、
製造時にエツチング、酸化の制御阻止膜として働く。

［産業上の利用分野］本発明は、半導体装置の製造方法のうち、電界効果型半
導体装置（ＭＩＳＦＥＴ）の製造方法に関する。

Ｍ　ｒ　Ｓ　Ｆ　Ｅ　ＴにおいてはＭＯＳ　ｌ−ランジ
スタがその代表的なものあるが、このようなＭＯＳ　ｌ
−ランジスタからなる半導体集積回路ＣＭＯ３Ｉ　Ｃ＞
　　は、バイポーラトランジスタと比べて高度に集積化
ができるため、ＲＡＭやＲＯＭなどのメモリ回路やその
他の電子回路に広く利用されている。

しかし、ＩＣが一層高集積化、微細化されてきた現在で
は、高精度に制御できる半導体装置の構造とその製造方
法が要望されている。

［従来の技術］第４図はＭＯＳ半導体素子（ＭＯＳ）ランジスタ）の断
面概要図を示しており、１はｐ型シリコン基板、２はゲ
ート絶縁膜、３はゲート電極、４はフィールド絶縁膜、
５はｎ１型のソース領域またはドレイン領域である。こ
のようなＭＯＳ半導体素子において、半導体技術の進歩
と共に素子そのものも微細化され、チャネル領域Ｃのチ
ャネル長しが１〜２μｍと極めて短くなってきたために
、ショートチャネル（Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　）
効果が現れてきた。

ショートチャネル効果とは、チャネル長しが短くなって
くると、スレーショルド電圧ｖｔｈが急激に低下したり
、ソース・ドレインの耐圧が急激に低下して、甚だしい
場合はバンチスルーを起こす等の素子特性の劣化が顕著
に現れることで、しかも、多数のそれらの素子で構成さ
れるＩＣとしては、特性のバラツキが増大して、不揃い
の品質のＩＣが作成されるようになることである。

さて、このようなショートチャネル効果を低減するため
には、シリコン基板の不純物濃度を高くする方法が都合
が好い。即ち、高濃度な基板を用いれば、チャネル領域
での空乏層の拡がりが少なくなり、急激なりｔｈの低下
やソース・ドレイン耐圧の低下は解消される。しかし、
一方で、高濃度な基板は基板とソース・ドレイン領域と
の寄生容量が増加して、且つ、ｖｔｈのバックバイアス
依存性が強（なる問題がある。後者のｖｔｈのバックバ
イアス依存性が強くなれば、ｖｔｈの変動が増大する欠
点がある。

そのため、従来、ショートチャネル対策として、第５図
に示すような？１０８半導体素子の構造が提案されてい
る。同図においては、第４図と同一の部位に同一記号を
付けであるが、その他の６はゲート絶縁膜に近接して表
層近くにチャネル領域Ｃに突出して設けた低濃度なｎ−
型のソース領域、ドレイン領域である。且−り、本例は
ゲート電極をタングステン膜３０（高融点金属膜）とし
た構造で、このように高融点金属膜をゲート電極とする
と導電性化シリコン膜よりも高い導電性が得られる。

なお、このｎ”型のソース、ドレイン領域を設けた第５
図の構造は、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅ
ｄ　Ｄｒａｉｎ）構造と称して良（知られているもので
ある。

且つ、第３図、第４図には、絶縁膜およびゲート電極以
外の電極配線を省略して図示している。

［発明が解決しようとする問題点コところで、第５図に示すＬＤＤ構造の？１０Ｓ半導体素
子の製造方法の工程順断面図を第６図（ａ）〜（ｄ）に
示している。その工程概要を説明すると、まず、同図（
ａ）に示すように、公知の製法によって、ｐ型シリコン
基板１上に、酸化シリコン（Ｓｉ０２）膜からなるフィ
ールド絶縁膜４を生成し、次に、ゲート絶縁膜２を介し
てタングステン膜３０と絶縁膜３１を被着し、それをパ
ターンニングした後、タンゲステン膜３０からなるゲー
ト電極３とその上の絶縁膜３１およびフィールド絶縁膜
４をマスクにして、上面から砒素イオンを注入し、ｎ−
型のソース領域およびドレイン領域６を形成する。ここ
に、絶縁膜３１をゲート電極上に被覆する理由は、タン
グステン膜は導電性が優れているものの、酸化し易い材
料であるためである。

次いで、第６図（ｂ）に示すように、化学気相成長（Ｃ
ＶＤ）法によって膜厚２０００人程度０サ）Ｓｉ０２膜
１）を被着する。次いで、同図（Ｃ）に示すように、そ
の５ｉ０２膜１）をリアクティブイオンエツチング（Ｒ
ＩＥ）して上面より垂直にエツチングし、ゲート電極３
の周囲側面にのみ５ｉ０２膜１）（サイドウオール）を
残存させる。次いで、同図（ｄ）に示すように、その５
ｉ０２膜１）を含むゲート電極３およびフィールド絶縁
膜４をマスクにして、上面から砒素イオンを注入し、ｎ
“型のソースおよびドレイン領域５を形成する。

しかし、この製造工程において、ＳｉＯ２膜１）をＲＩ
Ｅによって垂直に異方性エツチングして、サイドウオー
ル（Ｓｉｄｅ　Ｗａｌｌ）を形成する際に、エツチング
が過度になり易く、ゲート電極３やソースおよびドレイ
ン領域６をエツチングする問題が起こる。

その時、絶縁膜３１がＣＶ　Ｄ法によって被着した５ｉ
０２膜、あるいは、スピンオングラス（ＳＯＧ膜である
と、すぐにエツチングがオーバーになって、タングステ
ン膜３０からなるゲート電極３が露出する。そうして、
ゲート電極３が露出していると、ＣＶＤ法によって５ｉ
０２膜１）を被着する時、基板加熱（約８００℃に加熱
される）によって、そのタングステン膜が容易に酸化さ
れる。

且つ、重要なことは、ＣＶＤ法によって被着した５ｉ０
２膜は絶縁耐圧が良くなく、僅か膜厚２０００人程度０
サイドウオールでは不十分であり、従って、ソース・ド
レインからの電極配線を形成した場合（第１図参照）、
位置ずれが起こると、その電極配線とゲート電極配線間
に十分な絶縁耐圧が得られないと云う問題がある。

本発明は、このような問題点を除去した半導体装置とそ
の製造方法を提案するものである。

［問題点を解決するための手段］その目的は、高融点金属膜を含むゲート電極の周囲側面
に、窒化シリコン膜が設けられた半導体装置によって解
決される。

また、その製造方法として、一導電型半導体基板上にゲ
ート絶縁膜を介してゲート電極膜と絶縁膜とを積層する
工程、次いで、該ゲート電極膜と絶縁膜とをパターンニ
ングしてゲート電極にする工程、次いで、ソースおよび
ドレイン領域に異種導電型不純物を注入した後、全面に
窒化シリコン膜を被着する工程（または、全面に窒化シ
リコン膜を被着した後、ソースおよびドレイン領域に異
種導電型不純物を注入する工程）、次いで、全面に多結
晶シリコン膜または酸化シリコン膜を被着し、異方性エ
ツチングして前記ゲート電極の側面にのみ多結晶シリコ
ン膜または酸化シリコン膜を残存させる工程、次いで、
多結晶シリコン膜の場合は、熱酸化して酸化シリコン膜
に変成する工程、次いで、露出した前記窒化シリコン膜
を除去し、前記ソースおよびドレイン領域に再び異種導
電型不純物を高濃度に注入する工程を用いる。

［作用］即ち、本発明は、高融点金属膜を含むゲート電極の周囲
に窒化シリコン膜を密接して設けたＭＯＳ半導体素子（
半導体装置）の構造にする。この窒化シリコン膜は、製
造工程において、５ｉ０２膜１）膜着１被酸化阻止膜と
なり、また、サイドウオール形成時のエツチング制御膜
となり、更に、完成したＭＯＳ半導体素子の絶縁耐圧を
向上させる。

［実施例］以下、図面を参照して実施例によって詳細に説明する。

第１図は本発明にかかるＭＯＳ半導体素子（ＭＯＳ半導
体装置）の断面図を示しており、１はｐ型シリコン基板
、２はゲート絶縁膜、３はタングステン膜３０からなる
ゲート電極、４はフィールド絶縁膜、５はｎ＋型のソー
ス領域またはドレイン領域。

６はｎ−型のソース領域またはドレイン領域、３１はゲ
ート電極上の絶縁膜、　１）は５ｉ０２膜（サイドウオ
ール）、７は燐珪酸ガラス（Ｐ　Ｓ　Ｇ）膜、８はドレ
イン接続用アルミニウム電極配線、２０は窒化シリコン
（Ｓｉ３　Ｎ４）膜である。且つ、本例は高導電性を与
えるためにゲート電極３をタングステン膜３０とした例
である。

このように、Ｓｉ３Ｎ４膜２０によって、ゲート電極３
の周囲を被覆しておくと、製造の際に、Ｓｉ３Ｎ４膜２
０が５ｉ０２膜１）成長工程のゲート電極の酸化阻止膜
となり、また、ＲＩＥ法によるサイドウオール形成時の
エツチング制御膜となり、更に、完成した半導体素子の
絶縁耐圧を向上させることができる。

次に、第２図（ａｌ〜（ｆ）はその製造方法の工程順断
面図で、順を追って順次に説明すると、まず、同図（ａ
）に示すように、公知の製法によって、ｐ型シリコン基
板ｌ上にフィールド絶縁膜４　（１〜２μｍ程度）を生
成し、ゲート絶縁膜２（２００人）を介してタングステ
ン膜３０（ゲート電極膜３；膜厚２０００人）と絶縁膜
３１（Ｍ厚１０００人）を積層し、そのタングステン膜
３０と絶縁膜３１とをリソグラフィ技術によってパター
ンニングした後、このタングステン膜３０と絶縁膜３１
およびフィールド絶縁膜４をマスクにして、上面から砒
素イオンを注入し、ｎ−型のソース領域およびドレイン
領域６を形成する。砒素イオンのドーズ量は１０Ｉ４／
ＣＩ＋１程度にする。尚、絶縁膜３１はＣＶＤ法で被着
した５ｉ０２膜、あるいは、ＳＯＧ膜を用いる。

次いで、第２図（ｂ）に示すように、熱ＣＶＤ法によっ
て膜厚３００〜５００人のＳｉ３Ｎ４膜２０を成長し、
更に、その上にＣＶＤ法によって膜厚２００ｏ人の高純
度な多結晶シリコン膜２１を成長する。この時、５ｔ３
Ｎ４　ＭＡの成長法は、アンモニア（Ｎ）１３）とモノ
シラン（ＳｉＨ４）との反応ガスを用いて、基板温度を
８００℃にして分解成長させる。

また、上記形成工程において、Ｓｉ３Ｎ４膜２０を成長
した後、ｎ−型のソース領域およびドレイン領域６を形
成する逆工程を採ってもよい。

次いで、第２図ｔｃ＋に示すように、多結晶シリコン膜
２１をフレオン（ＣＦ４）に酸素を添加した反応ガスを
用いたＲＩＥ法によって、上面より垂直に異方性エツチ
ングして除去し、タングステン膜３０と絶縁膜３１の周
囲側面にのみ多結晶シリコン膜２１を残存させる。

この時、多結晶シリコン膜は５ｉ０２膜に比べて、エツ
チング選択比が太き（なるからエツチングが容易になる
。且つ、これらの多結晶シリコン膜の成長工程やＲＩＥ
工程において、Ｓｉ３Ｎ４膜２０が存在するために、絶
縁膜、タングステン膜やソース領域、ドレイン領域が保
護されて安定し、又、ＲＩＥ工程ではＳｉ３Ｎ４膜２０
がエツチング制御膜として働いて、精度良くエツチング
される。

次いで、第２図（ｄ）に示すように、約１０００℃の高
温度で酸化して、側面のみに被着している多結晶シリコ
ン膜２１を５ｉ０２膜２１゛に変成する。この酸化処理
によって、５ｉ０２膜２１′（サイドウオール）の厚み
は約２倍（４０００人）に厚くなる。

次イテ、第２図（ｅ）に示すように、Ｓｉ３Ｎ４膜２０
を熱燐酸でエツチング除去した後、５ｉ０２膜２１′を
含むタングステン膜３０と絶縁膜３１およびフィールド
絶縁膜４をマスクにして、上面から砒素イオンを注入し
、ソースおよびドレイン領域部分にｎ“型領域６を形成
する。この時、イトン注入した後、Ｓｉ３Ｎ４膜を除去
する工程を採っても横わない。且つ、サイドウオールで
被覆された部分のＳｉ３　Ｎ４膜は除去されないで残存
する。また、砒素イオンのドーズ量は３Ｘ１０”／−程
度にする。

次いで、第２図（ｆ）に示すように、ＣＶＤ法によって
膜厚１〜２μｍのＰＳＧ膜７を被着し、電極窓９を窓開
けする。しかる後、アルミニウム電極配線８を形成して
、第１図に示す断面図のように完成させる。このような
ＭＯ３半導体素子の構造にすれば、Ｓｉ３Ｎ４膜２０の
介在によって、ゲート電極３とアルミニウム電極配線８
との絶縁耐圧も十分に高（なる。

上記実施例は、多結晶シリコン膜２１を被着して５ｉ０
２膜２１′に変成し、サイドウオールを形成した例であ
るが、その代わりに、従来例の５ｉ０２膜１）と同様に
、５ｉ０２膜２１“をＣＶＤ法で成長して、それをサイ
ドウオールにパターンニングしても良い。第３図はその
工程図を示しており、第３図は第２図（ｂＬ　（Ｃ）に
代わる工程断面図である。上記実施例の多結晶シリコン
膜２１に比べて、ＲＩＥ法によるエツチングがやや難し
くなるが、Ｓｉ３Ｎ４膜２０の存在のためにエツチング
が過度になったりする問題は起こらない。

上記は高融点金属膜をゲート電極とした例で説明したが
、高融点金属膜と導電性多結晶シリコン膜との２層構造
のゲート電極にも適用できることは云うまでもないこと
である。

このように、本発明によれば、ＭＯＳ　Ｉ　Ｃが高性能
化、高品質化され、且つ、高融点金属膜からなる高導電
性のゲート電極を設けた半導体素子を安定して形成する
ことが可能になるものである。

［発明の効果］以上の説明から明らかなように、本発明によればＬＤＤ
構造のＭＯ３ＩＣにおいて、その品質・性能が向上し、
且つ、製造が容易になる利点があるものである。

【図面の簡単な説明】

第１図は本発明にかかる半導体装置の断面図、第２図（
ａｌ〜（ｆ）は本発明にかかる製造方法の工程順断面図
、第３図は本発明にかかる他の製造方法の工程断面図、第４図は従来のＭＯＳ半導体素子の断面図、第５図は従
来のＬＤＤ構造ＭＯＳ半導体素子の断面図、第６図（ａｌ〜（ｄ）は第５図の半導体素子の製造方法
の工程順断面図である。図において、１はｐ型シリコン基板、２はゲート絶縁膜、３はゲート電極、４はフィールド絶縁膜（Ｓｉ０２膜）、５はｎ“型領域
ソース・ドレイン領域、６はｎ−型のソース・ドレイン
領域）、７はＰＳＧ膜、８はアルミニウム電極配線、１）．２１’はＳｉｇｈ膜（サイドウオール）、２０は
Ｓｉ３Ｎ４膜、２１は多結晶シリコン膜、３０はタングステン膜（高融点金属膜）、３１は絶縁膜を示している。第２図、＄発儂月にａ−ｘｈ　３イ七の公道か＝のτ縫ｔなり
圏第３図３り′ニド１配イーｉ第４　図従＃＃ＬＤＤ講逢−ｈｏｓＪ４鐸責１帽咋面回第５図 ′３１汗！＆城従り梢公遣方Ｓ蚤めＩ村グを佐面凹第６図

Claims

【特許請求の範囲】

（１）高融点金属膜を含むゲート電極を有し、該ゲート
電極の周囲側面に、窒化シリコン膜が設けられているこ
とを特徴とする半導体装置。
（２）一導電型半導体基板上にゲート絶縁膜を介してゲ
ート電極膜と絶縁膜とを積層する工程、次いで、該ゲー
ト電極膜と絶縁膜とをパターンニングしてゲート電極を
形成する工程、次いで、ソースおよびドレイン領域に異種導電型不純物
を注入した後、全面に窒化シリコン膜を被着する工程、
または、全面に窒化シリコン膜を被着した後、ソースお
よびドレイン領域に異種導電型不純物を注入する工程、次いで、全面に多結晶シリコン膜を被着し、異方性エッ
チングして前記ゲート電極と絶縁膜との側面にのみ多結
晶シリコン膜を残存させる工程、次いで、多結晶シリコ
ン膜を熱酸化して酸化シリコン膜に変成する工程、次いで、露出した前記窒化シリコン膜を除去し、前記ソ
ースおよびドレイン領域に異種導電型不純物を高濃度に
注入する工程が含まれてなることを特徴とする半導体装
置の製造方法。
（３）一導電型半導体基板上にゲート絶縁膜を介してゲ
ート電極膜と絶縁膜とを積層する工程、次いで、該ゲー
ト電極膜と絶縁膜とをパターンニングしてゲート電極に
する工程、次いで、ソースおよびドレイン領域に異種導電型不純物
を注入した後、全面に窒化シリコン膜を被着する工程、
または、全面に窒化シリコン膜を被着した後、ソースお
よびドレイン領域に異種導電型不純物を注入する工程、次いで、全面に酸化シリコン膜を被着し、異方性エッチ
ングして前記ゲート電極と絶縁膜との側面にのみ多結晶
シリコン膜を残存させる工程、次いで、露出した前記窒
化シリコン膜を除去し、前記ソースおよびドレイン領域
に異種導電型不純物を高濃度に注入する工程が含まれて
なることを特徴とする半導体装置の製造方法。