JP3260485B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3260485B2 JP3260485B2 JP14386393A JP14386393A JP3260485B2 JP 3260485 B2 JP3260485 B2 JP 3260485B2 JP 14386393 A JP14386393 A JP 14386393A JP 14386393 A JP14386393 A JP 14386393A JP 3260485 B2 JP3260485 B2 JP 3260485B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に、ＬＤＤ（Lightly Doped Drain ）
構造を備えたＭＯＳ（Metal Oxide Semiconductor ）型
半導体装置及びその製造方法に関する。
造方法に係り、特に、ＬＤＤ（Lightly Doped Drain ）
構造を備えたＭＯＳ（Metal Oxide Semiconductor ）型
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来から、半導体装置の微細化及び高集
積化に伴い、半導体装置のゲート長が短くなってきてい
る。このゲート長が短くなると、同じ書き込み電圧でも
書き込み時のゲートの電界が極めて高くなり、そこを通
るキャリアが高いエネルギーを得て、衝突電離が起こる
ようになる。これは、ホットキャリア現象と呼ばれ、Ｍ
ＯＳトランジスタの特性劣化を引き起こしていた。
積化に伴い、半導体装置のゲート長が短くなってきてい
る。このゲート長が短くなると、同じ書き込み電圧でも
書き込み時のゲートの電界が極めて高くなり、そこを通
るキャリアが高いエネルギーを得て、衝突電離が起こる
ようになる。これは、ホットキャリア現象と呼ばれ、Ｍ
ＯＳトランジスタの特性劣化を引き起こしていた。
【０００３】そこで、『 IEEE Trans. Electron Device
s ED VOL.27, No.8, p1359〜1376 (August 1980 ) ；ア
イ・イー・イー・イー、トランザクション エレクトロ
ンディバイスズ イー・ディー、２７巻、ナンバー８、
第１３５９〜１３７６頁（１９８０年８月）』に、ソー
ス領域及びドレイン領域の端部での空乏層内の電界を弱
めることで、ホットキャリア現象を抑制するＬＤＤ構造
を備えたＭＯＳ型トランジスタが紹介されている。
s ED VOL.27, No.8, p1359〜1376 (August 1980 ) ；ア
イ・イー・イー・イー、トランザクション エレクトロ
ンディバイスズ イー・ディー、２７巻、ナンバー８、
第１３５９〜１３７６頁（１９８０年８月）』に、ソー
ス領域及びドレイン領域の端部での空乏層内の電界を弱
めることで、ホットキャリア現象を抑制するＬＤＤ構造
を備えたＭＯＳ型トランジスタが紹介されている。
【０００４】このＬＤＤ構造を備えたＭＯＳトランジス
タは、以下の方法で形成される。シリコン基板（半導体
基板）上に、ゲート酸化膜を介してゲート電極を形成し
た後、当該ゲート電極をマスクとして、シリコン基板に
低濃度の不純物をイオン注入し、ゲート電極下のソース
領域及びドレイン領域に、低濃度不純物拡散層を形成す
る。
タは、以下の方法で形成される。シリコン基板（半導体
基板）上に、ゲート酸化膜を介してゲート電極を形成し
た後、当該ゲート電極をマスクとして、シリコン基板に
低濃度の不純物をイオン注入し、ゲート電極下のソース
領域及びドレイン領域に、低濃度不純物拡散層を形成す
る。
【０００５】次に、前記ゲート電極の側面に、サイドウ
ォールを形成した後、全面に、高濃度不純物拡散層形成
のためのイオン注入用シリコン酸化膜として、熱酸化膜
を形成する。次いで、この熱酸化膜を、後にソース領域
及びドレイン領域に選択的に注入する高濃度の不純物の
イオン注入用シリコン酸化膜とし、ゲート電極及びサイ
ドウォールをマスクとして、シリコン基板に高濃度の不
純物をイオン注入し、ゲート電極下のソース領域及びド
レイン領域に、高濃度不純物拡散層を形成する。
ォールを形成した後、全面に、高濃度不純物拡散層形成
のためのイオン注入用シリコン酸化膜として、熱酸化膜
を形成する。次いで、この熱酸化膜を、後にソース領域
及びドレイン領域に選択的に注入する高濃度の不純物の
イオン注入用シリコン酸化膜とし、ゲート電極及びサイ
ドウォールをマスクとして、シリコン基板に高濃度の不
純物をイオン注入し、ゲート電極下のソース領域及びド
レイン領域に、高濃度不純物拡散層を形成する。
【０００６】次に、全面に、シリコン酸化膜を形成した
後、さらにＢＰＳＧ（Boron Phospharus Silicate Glas
s ）膜を形成し、９００℃、窒素ガス中でこれをリフロ
ーして、平坦化した後、全面にＳＯＧ（Spin on Glass
）膜を形成する。次いで、全面をエッチバックした
後、所望位置にコンタクト孔を開口し、配線材料膜をス
パッタして、前記コンタクト孔を埋め込むと共に、金属
配線膜を形成する。
後、さらにＢＰＳＧ（Boron Phospharus Silicate Glas
s ）膜を形成し、９００℃、窒素ガス中でこれをリフロ
ーして、平坦化した後、全面にＳＯＧ（Spin on Glass
）膜を形成する。次いで、全面をエッチバックした
後、所望位置にコンタクト孔を開口し、配線材料膜をス
パッタして、前記コンタクト孔を埋め込むと共に、金属
配線膜を形成する。
【０００７】次に、金属配線膜をパターニングし、全面
に、ＰＳＧ膜（Phosho Silicate Glass ；リンを含んだ
シリコン酸化膜）をＣＶＤ法により形成した後、保護膜
を形成して完成する。このＬＤＤ構造を備えたＭＯＳト
ランジスタは、ソース領域及びドレイン領域の端部に、
低濃度不純物拡散層が形成された構造を有している。そ
して、この低濃度不純物拡散層により、この部分での電
場が弱められて、ホットキャリアの注入が抑制され、素
子寿命が向上するという利点を備えている。
に、ＰＳＧ膜（Phosho Silicate Glass ；リンを含んだ
シリコン酸化膜）をＣＶＤ法により形成した後、保護膜
を形成して完成する。このＬＤＤ構造を備えたＭＯＳト
ランジスタは、ソース領域及びドレイン領域の端部に、
低濃度不純物拡散層が形成された構造を有している。そ
して、この低濃度不純物拡散層により、この部分での電
場が弱められて、ホットキャリアの注入が抑制され、素
子寿命が向上するという利点を備えている。
【０００８】
【発明が解決しようとする課題】しかしながら、近年で
は、半導体装置の微細化が益々進み、ゲート長が１μｍ
以下のＭＯＳトランジスタが頻繁に使用されるようにな
ってきている。このゲート長が１μｍ以下のＭＯＳトラ
ンジスタでは、ホットキャリア現象の発生が増加し、従
来のＬＤＤ構造だけでは、これを抑制することができな
いという問題があった。
は、半導体装置の微細化が益々進み、ゲート長が１μｍ
以下のＭＯＳトランジスタが頻繁に使用されるようにな
ってきている。このゲート長が１μｍ以下のＭＯＳトラ
ンジスタでは、ホットキャリア現象の発生が増加し、従
来のＬＤＤ構造だけでは、これを抑制することができな
いという問題があった。
【０００９】即ち、前記ＬＤＤ構造を備えたＭＯＳトラ
ンジスタは、高濃度拡散層を形成するためのイオン注入
用シリコン酸化膜として熱酸化膜を形成する際に、シリ
コン基板が熱酸化され、この部分に応力が発生し易い。
この応力の発生は、シリコン基板とシリコン酸化膜との
界面や、シリコン基板中に界面準位や結晶欠陥を発生さ
せ、ＬＤＤ構造におけるホットキャリア寿命を短くする
（ホットキャリア耐性を低下させる）という問題があっ
た。応力がホットキャリア耐性を劣化させる問題は、
『IEEE IEDMD Dig. Tech. Paper p60 (1980) ；アイ・
イー・イー・イーアイ・イー・ディー・エム・ディー
ダイジェスト テクニカル ペイパー、６０頁（１９８
５年）』にて報告されている。
ンジスタは、高濃度拡散層を形成するためのイオン注入
用シリコン酸化膜として熱酸化膜を形成する際に、シリ
コン基板が熱酸化され、この部分に応力が発生し易い。
この応力の発生は、シリコン基板とシリコン酸化膜との
界面や、シリコン基板中に界面準位や結晶欠陥を発生さ
せ、ＬＤＤ構造におけるホットキャリア寿命を短くする
（ホットキャリア耐性を低下させる）という問題があっ
た。応力がホットキャリア耐性を劣化させる問題は、
『IEEE IEDMD Dig. Tech. Paper p60 (1980) ；アイ・
イー・イー・イーアイ・イー・ディー・エム・ディー
ダイジェスト テクニカル ペイパー、６０頁（１９８
５年）』にて報告されている。
【００１０】本発明は、このような従来の問題点を解決
することを課題とするものであり、前記イオン注入用シ
リコン酸化膜とシリコン基板との界面に発生する応力を
小さくし、シリコン基板中に界面準位や結晶欠陥が発生
することを抑制することで、ＬＤＤ構造のホットキャリ
ア寿命を向上した半導体装置及びその製造方法を提供す
ることを目的とする。
することを課題とするものであり、前記イオン注入用シ
リコン酸化膜とシリコン基板との界面に発生する応力を
小さくし、シリコン基板中に界面準位や結晶欠陥が発生
することを抑制することで、ＬＤＤ構造のホットキャリ
ア寿命を向上した半導体装置及びその製造方法を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に、請求項１に係る発明は、半導体基板上に、ゲート酸
化膜を介して形成したゲート電極をマスクとして、当該
ゲート電極外のソース領域及びドレイン領域に、低濃度
不純物拡散層を形成する第１工程と、前記低濃度不純物
拡散層を形成した後、前記ゲート電極の側面にサイドウ
ォールを形成する第２工程と、前記サイドウォール形成
後、全面に、７５０℃以上且つ９００℃以下の温度で、
気相成長法を行い、前記ソース領域及びドレイン領域上
に直接、膜厚が３０Å以上且つ２００Å以下のシリコン
酸化膜を形成する第３工程と、を含むことを特徴とする
半導体装置の製造方法を提供するものである。また、請
求項２に係る発明は、上記請求項１に係る発明である半
導体装置の製造方法において、前記シリコン酸化膜の形
成後、該シリコン酸化膜を介し、前記ゲート電極及びサ
イドウォールをマスクとして、前記ソース領域及び前記
ドレイン領域にイオン注入を行って、高濃度不純物拡散
層を形成する第４工程を含むものである。 そして、請求
項３に係る発明は、上記請求項１又は２に係る発明であ
る半導体装置の製造方法において、前記シリコン酸化膜
をモノシランと亜酸化窒素の混合ガスを用いた気相成長
法で形成するものである。
に、請求項１に係る発明は、半導体基板上に、ゲート酸
化膜を介して形成したゲート電極をマスクとして、当該
ゲート電極外のソース領域及びドレイン領域に、低濃度
不純物拡散層を形成する第１工程と、前記低濃度不純物
拡散層を形成した後、前記ゲート電極の側面にサイドウ
ォールを形成する第２工程と、前記サイドウォール形成
後、全面に、７５０℃以上且つ９００℃以下の温度で、
気相成長法を行い、前記ソース領域及びドレイン領域上
に直接、膜厚が３０Å以上且つ２００Å以下のシリコン
酸化膜を形成する第３工程と、を含むことを特徴とする
半導体装置の製造方法を提供するものである。また、請
求項２に係る発明は、上記請求項１に係る発明である半
導体装置の製造方法において、前記シリコン酸化膜の形
成後、該シリコン酸化膜を介し、前記ゲート電極及びサ
イドウォールをマスクとして、前記ソース領域及び前記
ドレイン領域にイオン注入を行って、高濃度不純物拡散
層を形成する第４工程を含むものである。 そして、請求
項３に係る発明は、上記請求項１又は２に係る発明であ
る半導体装置の製造方法において、前記シリコン酸化膜
をモノシランと亜酸化窒素の混合ガスを用いた気相成長
法で形成するものである。
【００１２】
【００１３】
【作用】請求項１〜３記載の半導体装置の製造方法によ
れば、前記サイドウォール形成後、全面に、７５０℃以
上且つ９００℃以下の温度で、気相成長法（以下、『Ｃ
ＶＤ法』という）を行い、ソース領域及びドレイン領域
上に直接、膜厚が３０Å以上且つ２００Å以下のシリコ
ン酸化膜を形成するため、半導体基板と当該シリコン酸
化膜との界面に発生する応力を小さくすることができ
る。
れば、前記サイドウォール形成後、全面に、７５０℃以
上且つ９００℃以下の温度で、気相成長法（以下、『Ｃ
ＶＤ法』という）を行い、ソース領域及びドレイン領域
上に直接、膜厚が３０Å以上且つ２００Å以下のシリコ
ン酸化膜を形成するため、半導体基板と当該シリコン酸
化膜との界面に発生する応力を小さくすることができ
る。
【００１４】即ち、前記シリコン酸化膜は、 ＳｉＨ4 ＋４Ｎ2 Ｏ＋Ｈｅ→ＳｉＯ2 ＋４Ｎ2 ＋Ｈｅ＋
２Ｈ2 Ｏ に示す化学反応により形成された膜が、半導体基板上に
堆積する。従って、この化学反応により形成されたシリ
コン酸化膜は、半導体基板を熱酸化してシリコン酸化膜
を形成した場合に比べ、半導体基板に応力が加わりにく
い。このため、半導体基板中に界面準位や結晶欠陥が発
生することが抑制される。
２Ｈ2 Ｏ に示す化学反応により形成された膜が、半導体基板上に
堆積する。従って、この化学反応により形成されたシリ
コン酸化膜は、半導体基板を熱酸化してシリコン酸化膜
を形成した場合に比べ、半導体基板に応力が加わりにく
い。このため、半導体基板中に界面準位や結晶欠陥が発
生することが抑制される。
【００１５】ここで、前記シリコン酸化膜の膜厚が、３
０Å未満であると、ＬＤＤ構造における高濃度不純物拡
散層を形成するために行うイオン注入によるダメージが
大きくなり、半導体基板中に界面準位や結晶欠陥が発生
し易くなる。一方、前記シリコン酸化膜の膜厚が、２０
０Åを越えると、当該シリコン酸化膜内を不純物イオン
が通過しにくくなり、ソース及びドレインの抵抗が大き
くなって駆動力が低下してしまう。
０Å未満であると、ＬＤＤ構造における高濃度不純物拡
散層を形成するために行うイオン注入によるダメージが
大きくなり、半導体基板中に界面準位や結晶欠陥が発生
し易くなる。一方、前記シリコン酸化膜の膜厚が、２０
０Åを越えると、当該シリコン酸化膜内を不純物イオン
が通過しにくくなり、ソース及びドレインの抵抗が大き
くなって駆動力が低下してしまう。
【００１６】従って、前記シリコン酸化膜の膜厚を、３
０Å以上且つ２００Å以下に限定した。また、前記シリ
コン酸化膜の成膜温度が、７５０℃未満であると、前記
化学反応が起こり難くなり、形成されるシリコン酸化膜
の膜質がポーラスになる。そして、シリコン酸化膜の膜
質がポーラスになると、ここでアルカリ金属等の不純物
が拡散し易くなり、ディバイス特性を劣化させてしま
う。
０Å以上且つ２００Å以下に限定した。また、前記シリ
コン酸化膜の成膜温度が、７５０℃未満であると、前記
化学反応が起こり難くなり、形成されるシリコン酸化膜
の膜質がポーラスになる。そして、シリコン酸化膜の膜
質がポーラスになると、ここでアルカリ金属等の不純物
が拡散し易くなり、ディバイス特性を劣化させてしま
う。
【００１７】一方、前記シリコン酸化膜の成膜温度が、
９００℃を越えると、緻密な膜が得られる反面、温度勾
配が大きくなり、膜厚のばらつきが発生し、平坦化を悪
化させてしまう。従って、前記シリコン酸化膜の成膜温
度を、７５０℃以上且つ９００℃以下に限定した。
９００℃を越えると、緻密な膜が得られる反面、温度勾
配が大きくなり、膜厚のばらつきが発生し、平坦化を悪
化させてしまう。従って、前記シリコン酸化膜の成膜温
度を、７５０℃以上且つ９００℃以下に限定した。
【００１８】
【００１９】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図１ないし図８は、本発明の実施例
に係る半導体装置の製造工程の一部を示す部分断面図で
ある。図１に示す工程では、ｐ型シリコン基板１を酸化
して、５００Å程度のシリコン酸化膜を形成し、この上
にシリコン窒化膜をＣＶＤ法により形成する。次に、前
記シリコン窒化膜をエッチングして、ｎ型ＭＯＳトラン
ジスタを形成する領域には、１．２×１０13ｃｍ-2程度
のドーズ量のボロン（Ｂ）を注入してｐウエル２を形成
し、ｐ型ＭＯＳトランジスタを形成する領域（図示せ
ず）には、１．３５×１０13ｃｍ-2程度のドーズ量のリ
ン（Ｐ）をイオン注入してｎウエルを形成する。
参照して説明する。図１ないし図８は、本発明の実施例
に係る半導体装置の製造工程の一部を示す部分断面図で
ある。図１に示す工程では、ｐ型シリコン基板１を酸化
して、５００Å程度のシリコン酸化膜を形成し、この上
にシリコン窒化膜をＣＶＤ法により形成する。次に、前
記シリコン窒化膜をエッチングして、ｎ型ＭＯＳトラン
ジスタを形成する領域には、１．２×１０13ｃｍ-2程度
のドーズ量のボロン（Ｂ）を注入してｐウエル２を形成
し、ｐ型ＭＯＳトランジスタを形成する領域（図示せ
ず）には、１．３５×１０13ｃｍ-2程度のドーズ量のリ
ン（Ｐ）をイオン注入してｎウエルを形成する。
【００２０】次に、前記ｐ型シリコン基板１に熱処理を
行い、Ｂ及びＰを拡散してｐウエル２領域及びｎウエル
領域を広げる。次いで、前記シリコン酸化膜をエッチン
グして、パッド酸化膜を形成した後、この上にシリコン
窒化膜をＣＶＤ法により形成する。次に、素子活性領域
（トランジスタ形成領域）以外の領域に形成されたシリ
コン窒化膜を選択的に除去する。
行い、Ｂ及びＰを拡散してｐウエル２領域及びｎウエル
領域を広げる。次いで、前記シリコン酸化膜をエッチン
グして、パッド酸化膜を形成した後、この上にシリコン
窒化膜をＣＶＤ法により形成する。次に、素子活性領域
（トランジスタ形成領域）以外の領域に形成されたシリ
コン窒化膜を選択的に除去する。
【００２１】次いで、前記ｐ型シリコン基板１の非活性
領域に、選択的にチャネルストッパイオンをイオン注入
し、チャネルストッパ３を形成する。次に、前記素子活
性化領域上に形成されたシリコン窒化膜をマスクとし
て、前記ｐ型シリコン基板１に熱酸化を行い、非活性領
域に厚さ６０００Å程度のフィールド酸化膜４を形成
し、素子間分離を行う。その後、前記シリコン窒化膜を
除去する。
領域に、選択的にチャネルストッパイオンをイオン注入
し、チャネルストッパ３を形成する。次に、前記素子活
性化領域上に形成されたシリコン窒化膜をマスクとし
て、前記ｐ型シリコン基板１に熱酸化を行い、非活性領
域に厚さ６０００Å程度のフィールド酸化膜４を形成
し、素子間分離を行う。その後、前記シリコン窒化膜を
除去する。
【００２２】次いで、図２に示す工程では、図１に示す
工程で得たｐ型シリコン基板１のチャネル領域に、しき
い値調整用のフッ化ボロン（ＢＦ2 ）を、３．３×１０
12ｃｍ-2程度のドーズ量でイオン注入する。次に、ｐ型
シリコン基板１上に、ゲート酸化膜５を形成する。次い
で、ゲート酸化膜５上に、ゲート電極形成材料として多
結晶シリコン膜６をＣＶＤ法により形成する。次に、多
結晶シリコン膜６に、Ｐをドープして、多結晶シリコン
膜６の抵抗を下げる。
工程で得たｐ型シリコン基板１のチャネル領域に、しき
い値調整用のフッ化ボロン（ＢＦ2 ）を、３．３×１０
12ｃｍ-2程度のドーズ量でイオン注入する。次に、ｐ型
シリコン基板１上に、ゲート酸化膜５を形成する。次い
で、ゲート酸化膜５上に、ゲート電極形成材料として多
結晶シリコン膜６をＣＶＤ法により形成する。次に、多
結晶シリコン膜６に、Ｐをドープして、多結晶シリコン
膜６の抵抗を下げる。
【００２３】次に、図３に示す工程では、図２に示す工
程で得た多結晶シリコン膜６を選択的にエッチングし
て、ゲート電極７を形成する。次いで、ゲート電極７を
マスクとして、ｐウエル２の全面に、２．０×１０13ｃ
ｍ-2程度のドーズ量のＰをイオン注入し、ｎ- 拡散層１
０及び１１を形成する。また、図示しないが、ｎウエル
の全面に、５．０×１０12ｃｍ-2程度のドーズ量のＢＦ
2 をイオン注入し、ｐ-拡散層を形成する。
程で得た多結晶シリコン膜６を選択的にエッチングし
て、ゲート電極７を形成する。次いで、ゲート電極７を
マスクとして、ｐウエル２の全面に、２．０×１０13ｃ
ｍ-2程度のドーズ量のＰをイオン注入し、ｎ- 拡散層１
０及び１１を形成する。また、図示しないが、ｎウエル
の全面に、５．０×１０12ｃｍ-2程度のドーズ量のＢＦ
2 をイオン注入し、ｐ-拡散層を形成する。
【００２４】次いで、図４に示す工程では、図３に示す
工程で得たゲート電極７をマスクとして、ゲート酸化膜
５にエッチングを行い、ｐ型シリコン基板１のソース領
域及びドレイン領域を露出する。次に、ＣＶＤ法によ
り、全面にシリコン酸化膜を形成し、これをエッチバッ
クして、ゲート電極７の側面にサイドウォール８を形成
する。
工程で得たゲート電極７をマスクとして、ゲート酸化膜
５にエッチングを行い、ｐ型シリコン基板１のソース領
域及びドレイン領域を露出する。次に、ＣＶＤ法によ
り、全面にシリコン酸化膜を形成し、これをエッチバッ
クして、ゲート電極７の側面にサイドウォール８を形成
する。
【００２５】次に、図５に示す工程では、モノシラン
（ＳｉＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）の混合ガスを用
い、７５０〜９００℃の条件でＣＶＤ法を行い、図４に
示す工程で得たウエハの全面に、膜厚が３０〜２００Å
のシリコン酸化膜（ＨＴＯ（HighTemperature Oxide）
−ＣＶＤ膜）９を形成する。このシリコン酸化膜９は、
ＳｉＨ4 ＋４Ｎ2 Ｏ＋Ｈｅ→ＳｉＯ2 ＋４Ｎ2 ＋Ｈｅ＋
２Ｈ2 Ｏで示す化学反応により形成される。
（ＳｉＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）の混合ガスを用
い、７５０〜９００℃の条件でＣＶＤ法を行い、図４に
示す工程で得たウエハの全面に、膜厚が３０〜２００Å
のシリコン酸化膜（ＨＴＯ（HighTemperature Oxide）
−ＣＶＤ膜）９を形成する。このシリコン酸化膜９は、
ＳｉＨ4 ＋４Ｎ2 Ｏ＋Ｈｅ→ＳｉＯ2 ＋４Ｎ2 ＋Ｈｅ＋
２Ｈ2 Ｏで示す化学反応により形成される。
【００２６】次いで、図６に示す工程では、図５に示す
工程で得たシリコン酸化膜９を、高濃度不純物拡散層
（本実施例では、『ｎ+ 拡散層』または『ｐ+ 拡散層』
という）を形成するためのイオン注入用シリコン酸化膜
とし、このシリコン酸化膜９を介すると共に、ゲート電
極７及びサイドウォール８をマスクとして、ｐウェル２
の全面に、３×１０15ｃｍ-2程度のドーズ量のヒ素（Ａ
ｓ）をイオン注入する。このようにして、ｐウエル２
に、ｎ+ 拡散層１２及び１４を形成し、ｎ- 拡散層１０
及びｎ+ 拡散層１２からなるソース１３、ｎ- 拡散層１
１及びｎ+ 拡散層１４からなるドレイン１５を形成し
た。
工程で得たシリコン酸化膜９を、高濃度不純物拡散層
（本実施例では、『ｎ+ 拡散層』または『ｐ+ 拡散層』
という）を形成するためのイオン注入用シリコン酸化膜
とし、このシリコン酸化膜９を介すると共に、ゲート電
極７及びサイドウォール８をマスクとして、ｐウェル２
の全面に、３×１０15ｃｍ-2程度のドーズ量のヒ素（Ａ
ｓ）をイオン注入する。このようにして、ｐウエル２
に、ｎ+ 拡散層１２及び１４を形成し、ｎ- 拡散層１０
及びｎ+ 拡散層１２からなるソース１３、ｎ- 拡散層１
１及びｎ+ 拡散層１４からなるドレイン１５を形成し
た。
【００２７】一方、図示しないが、同様にしてｎウエル
の全面には、１．５×１０15ｃｍ-2程度のドーズ量のＢ
Ｆ2 をイオン注入し、ｐ- 拡散層及びｐ+ 拡散層からな
るソース、ｐ- 拡散層及びｐ+ 拡散層からなるドレイン
を形成した。次に、図７に示す工程では、シリコン酸化
膜９上に、低温でシリコン酸化膜１６を形成する。次い
で、シリコン酸化膜１６上に、ＢＰＳＧ膜１７を形成し
た後、９００℃で１５分間の熱処理を行い、ＢＰＳＧ膜
１７の平坦化を行う。次に、ＢＰＳＧ膜１７、シリコン
酸化膜１６及びシリコン酸化膜９を選択的にエッチング
し、トランジスタへのコンタクト孔１８を開口する。
の全面には、１．５×１０15ｃｍ-2程度のドーズ量のＢ
Ｆ2 をイオン注入し、ｐ- 拡散層及びｐ+ 拡散層からな
るソース、ｐ- 拡散層及びｐ+ 拡散層からなるドレイン
を形成した。次に、図７に示す工程では、シリコン酸化
膜９上に、低温でシリコン酸化膜１６を形成する。次い
で、シリコン酸化膜１６上に、ＢＰＳＧ膜１７を形成し
た後、９００℃で１５分間の熱処理を行い、ＢＰＳＧ膜
１７の平坦化を行う。次に、ＢＰＳＧ膜１７、シリコン
酸化膜１６及びシリコン酸化膜９を選択的にエッチング
し、トランジスタへのコンタクト孔１８を開口する。
【００２８】次いで、図８に示す工程では、図７に示す
工程で得たウエハの全面に、スパッタ法により、コンタ
クト孔１８内に、アルミニウム（Ａｌ）合金を埋め込む
と共に、アルミニウム（Ａｌ）合金からなる金属配線膜
を形成する。次に、前記金属配線膜にパターニングを行
い、配線１９を形成する。次いで、全面に、ＣＶＤ法に
より、ＰＳＧ膜２０を形成した後、この上に、シリコン
窒化膜を形成する。次に、このシリコン窒化膜にエッチ
ングを行い、所定膜厚のパッシベーション膜２０を形成
する。
工程で得たウエハの全面に、スパッタ法により、コンタ
クト孔１８内に、アルミニウム（Ａｌ）合金を埋め込む
と共に、アルミニウム（Ａｌ）合金からなる金属配線膜
を形成する。次に、前記金属配線膜にパターニングを行
い、配線１９を形成する。次いで、全面に、ＣＶＤ法に
より、ＰＳＧ膜２０を形成した後、この上に、シリコン
窒化膜を形成する。次に、このシリコン窒化膜にエッチ
ングを行い、所定膜厚のパッシベーション膜２０を形成
する。
【００２９】このようにして、ＬＤＤ構造を有するＭＯ
Ｓトランジスタを備えた半導体装置を得た。次に、前記
実施例と同様の工程により、ゲート長＝０．５μｍ、ゲ
ート幅＝１５μｍの半導体装置を形成した。この時、ｎ
+ 拡散層１２及び１４を形成するためのイオン注入用シ
リコン酸化膜（シリコン酸化膜９）の膜厚を表１に示す
ように設定して半導体装置を形成した。
Ｓトランジスタを備えた半導体装置を得た。次に、前記
実施例と同様の工程により、ゲート長＝０．５μｍ、ゲ
ート幅＝１５μｍの半導体装置を形成した。この時、ｎ
+ 拡散層１２及び１４を形成するためのイオン注入用シ
リコン酸化膜（シリコン酸化膜９）の膜厚を表１に示す
ように設定して半導体装置を形成した。
【００３０】
【表１】
【００３１】次に、比較として、実施例で形成したシリ
コン酸化膜９の代わりに、熱酸化膜を形成した半導体装
置（従来品）を製造した。但し、熱酸化膜形成の他は、
実施例及び表１に示す条件に準じた。次に、発明品と従
来品に、ＤＣストレスを一定時間印加した後、Ｖｄ＝
０．１Ｖで、相互コンダクタンス（Ｇｍ）を測定して、
その最大値を求め、このＧｍの最大値が、無負荷時の値
の９０％になるまでのＤＣストレスの印加時間を測定す
ることで、ホットキャリア寿命を算出した。
コン酸化膜９の代わりに、熱酸化膜を形成した半導体装
置（従来品）を製造した。但し、熱酸化膜形成の他は、
実施例及び表１に示す条件に準じた。次に、発明品と従
来品に、ＤＣストレスを一定時間印加した後、Ｖｄ＝
０．１Ｖで、相互コンダクタンス（Ｇｍ）を測定して、
その最大値を求め、このＧｍの最大値が、無負荷時の値
の９０％になるまでのＤＣストレスの印加時間を測定す
ることで、ホットキャリア寿命を算出した。
【００３２】次いで、各ＤＣストレスにおける電圧での
ホットキャリア寿命と、ＤＣストレス電圧の逆数との関
係から、実動作電圧である３．６Ｖでのホットキャリア
寿命を算出した。次に、この発明品のホットキャリア寿
命とシリコン酸化膜９との関係、及び従来品のホットキ
ャリア寿命と熱酸化膜の膜厚との関係を調査した。
ホットキャリア寿命と、ＤＣストレス電圧の逆数との関
係から、実動作電圧である３．６Ｖでのホットキャリア
寿命を算出した。次に、この発明品のホットキャリア寿
命とシリコン酸化膜９との関係、及び従来品のホットキ
ャリア寿命と熱酸化膜の膜厚との関係を調査した。
【００３３】この結果を図９に示す。図９から、発明品
のホットキャリア寿命は、従来品のホットキャリア寿命
と比べ、２倍以上向上していることが判る。これは、本
発明に係る方法でイオン注入用シリコン酸化膜（シリコ
ン酸化膜９）を形成したことにより、シリコン基板１に
加わる応力が低減され、シリコン基板１中に界面準位や
結晶欠陥が発生することが抑制されたためである。
のホットキャリア寿命は、従来品のホットキャリア寿命
と比べ、２倍以上向上していることが判る。これは、本
発明に係る方法でイオン注入用シリコン酸化膜（シリコ
ン酸化膜９）を形成したことにより、シリコン基板１に
加わる応力が低減され、シリコン基板１中に界面準位や
結晶欠陥が発生することが抑制されたためである。
【００３４】また、図９から、シリコン酸化膜９の膜厚
が、３０Å未満であると、ホットキャリア寿命が極端に
低下することが判る。これは、ＬＤＤ構造におけるｎ+
拡散層１２及び１４（ｐ+ 拡散層も同様）を形成するた
めに行うイオン注入によるダメージが大きくなり、シリ
コン基板１中に界面準位や結晶欠陥が発生し易くなるた
めである。
が、３０Å未満であると、ホットキャリア寿命が極端に
低下することが判る。これは、ＬＤＤ構造におけるｎ+
拡散層１２及び１４（ｐ+ 拡散層も同様）を形成するた
めに行うイオン注入によるダメージが大きくなり、シリ
コン基板１中に界面準位や結晶欠陥が発生し易くなるた
めである。
【００３５】一方、シリコン酸化膜９の膜厚が、２００
Åを越えても、ホットキャリア寿命は長くなるが、飽和
電流値が小さくなり過ぎて駆動力が低下してしまう。こ
のため、シリコン酸化膜９の膜厚は、３０Å以上且つ２
００Å以下に限定することが必要である。次に、発明品
について、１００Åの膜厚で形成すべきシリコン酸化膜
９の成膜温度と、実際の膜厚との関係を調査した。
Åを越えても、ホットキャリア寿命は長くなるが、飽和
電流値が小さくなり過ぎて駆動力が低下してしまう。こ
のため、シリコン酸化膜９の膜厚は、３０Å以上且つ２
００Å以下に限定することが必要である。次に、発明品
について、１００Åの膜厚で形成すべきシリコン酸化膜
９の成膜温度と、実際の膜厚との関係を調査した。
【００３６】この結果を表２に示す。
【００３７】
【表２】
【００３８】表２から、７５０℃以上且つ９００℃以下
の成膜温度で形成したシリコン酸化膜９は、膜厚のばら
つきが、±３〜８Åであり、優れた平坦性を備えている
ことが判る。一方、９００℃を越える成膜温度で形成し
たシリコン酸化膜９は、膜厚のばらつきが、±１５Å以
上であり、平坦性が悪く、実使用に適さないことが判
る。
の成膜温度で形成したシリコン酸化膜９は、膜厚のばら
つきが、±３〜８Åであり、優れた平坦性を備えている
ことが判る。一方、９００℃を越える成膜温度で形成し
たシリコン酸化膜９は、膜厚のばらつきが、±１５Å以
上であり、平坦性が悪く、実使用に適さないことが判
る。
【００３９】また、７５０℃未満の成膜温度で形成した
シリコン酸化膜９は、膜質がポーラスであり、実使用に
適さない。以上から、シリコン酸化膜９の成膜温度は、
７５０℃以上且つ９００℃以下に限定する必要がある。
なお、本実施例で、シリコン基板１にイオン注入した各
種不純物、及びそのドーズ量は一例であり、不純物の種
類及びそのドーズ量は、所望により決定してよい。
シリコン酸化膜９は、膜質がポーラスであり、実使用に
適さない。以上から、シリコン酸化膜９の成膜温度は、
７５０℃以上且つ９００℃以下に限定する必要がある。
なお、本実施例で、シリコン基板１にイオン注入した各
種不純物、及びそのドーズ量は一例であり、不純物の種
類及びそのドーズ量は、所望により決定してよい。
【００４０】また、本発明は、ｎ型ＭＯＳトランジスタ
及びｐ型ＭＯＳトランジスタの両方において同様の効果
を発揮できることは勿論である。
及びｐ型ＭＯＳトランジスタの両方において同様の効果
を発揮できることは勿論である。
【００４１】
【発明の効果】以上説明したように、請求項１〜３記載
の半導体装置の製造方法によれば、ゲート電極の側面に
サイドウォール形成後、その全面に、７５０℃以上且つ
９００℃以下の温度で、ＣＶＤ法を行い、ソース領域及
びドレイン領域上に直接、膜厚が３０Å以上且つ２００
Å以下のシリコン酸化膜を形成するため、半導体基板と
当該シリコン酸化膜との界面に発生する応力を小さくす
ることができる。この結果、半導体基板中に界面準位や
結晶欠陥が発生することを抑制することができ、ホット
キャリア寿命を大幅に向上することができるという効果
がある。
の半導体装置の製造方法によれば、ゲート電極の側面に
サイドウォール形成後、その全面に、７５０℃以上且つ
９００℃以下の温度で、ＣＶＤ法を行い、ソース領域及
びドレイン領域上に直接、膜厚が３０Å以上且つ２００
Å以下のシリコン酸化膜を形成するため、半導体基板と
当該シリコン酸化膜との界面に発生する応力を小さくす
ることができる。この結果、半導体基板中に界面準位や
結晶欠陥が発生することを抑制することができ、ホット
キャリア寿命を大幅に向上することができるという効果
がある。
【００４２】
【図１】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図２】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図３】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図４】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図５】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図６】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図７】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図８】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図９】本発明の一実施例にかかる半導体装置のホット
キャリア寿命とシリコン酸化膜との関係、及び従来のホ
ットキャリア寿命と半導体装置の熱酸化膜の膜厚との関
係を示す図である。
キャリア寿命とシリコン酸化膜との関係、及び従来のホ
ットキャリア寿命と半導体装置の熱酸化膜の膜厚との関
係を示す図である。
１ シリコン基板 ２ ｐウエル ３ チャネルストッパ ４ フィールド酸化膜 ５ ゲート酸化膜 ６ 多結晶シリコン膜 ７ ゲート電極 ８ サイドウォール ９ シリコン酸化膜 １０ ｎ- 拡散層 １１ ｎ- 拡散層 １２ ｎ+ 拡散層 １３ ソース １４ ｎ+ 拡散層 １５ ドレイン １６ シリコン酸化膜 １７ ＢＰＳＧ膜 １８ コンタクト孔 １９ 配線 ２０ ＰＳＧ膜 ２１ パッシベーション膜
Claims (3)
- 【請求項１】 半導体基板上に、ゲート酸化膜を介して
形成したゲート電極をマスクとして、当該ゲート電極外
のソース領域及びドレイン領域に、低濃度不純物拡散層
を形成する第１工程と、前記低濃度不純物拡散層を形成
した後、前記ゲート電極の側面にサイドウォールを形成
する第２工程と、前記サイドウォール形成後、全面に、
７５０℃以上且つ９００℃以下の温度で、気相成長法を
行い、前記ソース領域及びドレイン領域上に直接、膜厚
が３０Å以上且つ２００Å以下のシリコン酸化膜を形成
する第３工程と、を含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記シリコン酸化膜の形成後、該シリコ
ン酸化膜を介し、前記ゲート電極及びサイドウォールを
マスクとして、前記ソース領域及び前記ドレイン領域に
イオン注入を行って、高濃度不純物拡散層を形成する第
４工程を含む請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記シリコン酸化膜をモノシランと亜酸
化窒素の混合ガスを用いた気相成長法で形成する請求項
１又は２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14386393A JP3260485B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14386393A JP3260485B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130993A JPH07130993A (ja) | 1995-05-19 |
| JP3260485B2 true JP3260485B2 (ja) | 2002-02-25 |
Family
ID=15348739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14386393A Expired - Fee Related JP3260485B2 (ja) | 1993-06-15 | 1993-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3260485B2 (ja) |
-
1993
- 1993-06-15 JP JP14386393A patent/JP3260485B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130993A (ja) | 1995-05-19 |
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