JPH113935A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 分離絶縁膜に窪みが形成されることを抑制可
能な半導体装置およびその製造方法を提供する。 【解決手段】 シリコン基板１のトレンチ２内からシリ
コン基板１上に突出するように分離絶縁膜４を形成す
る。この分離絶縁膜４の突出部４ａを窒化することによ
り窒化部６を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、半導体基板に形成された
複数の素子間の分離を行なう半導体装置およびその製造
方法に関するものである。

【０００２】

【従来の技術】図１１に、従来の半導体装置の一例を示
す。この図１１に示される半導体装置は、トレンチ２を
有するシリコン基板１と、トレンチ２の表面に形成され
たシリコン酸化膜３と、分離絶縁膜４と、ゲート電極８
と、ゲート絶縁膜９とを備える。分離絶縁膜４は、シリ
コン基板１上に突出する突出部４ａを有する。

【０００３】次に、図１１に示される従来の半導体装置
の製造方法について図１２〜図１６を用いて説明する。
図１２〜図１６は、図１１に示される従来の半導体装置
の製造工程の第１工程〜第５工程を示す断面図である。

【０００４】図１２に示されるように、ｐ型シリコン基
板１上にシリコン酸化膜５とシリコン窒化膜７とを順次
形成し、写真製版とドライエッチングによりシリコン酸
化膜５とシリコン窒化膜７とをパターニングし活性な素
子領域部分上にのみ選択的にこれらを残余させる。次
に、図１３に示されるように、シリコン窒化膜７とシリ
コン酸化膜５とをマスクとして用いてシリコン基板１を
選択的にエッチングすることによりトレンチ２を形成す
る。

【０００５】次に、図１４に示されるように、熱酸化に
よってトレンチ２の表面にシリコン酸化膜３を形成す
る。その後、図１５に示されるように、ＣＶＤ（Chemic
al Vapor Deposition ）法等を用いて、トレンチ２内に
充填されかつシリコン窒化膜７を覆うように絶縁膜４を
堆積する。

【０００６】次に、図１６に示されるように、エッチバ
ックや化学的機械研磨（ＣＭＰ（Chemical Mechanical
Polishing ））処理等を絶縁膜４に施すことにより、活
性な素子領域間を分離する分離領域にのみ分離絶縁膜４
を形成する。その後、マスクとして使用したシリコン窒
化膜７とシリコン酸化膜５とをエッチングにより除去す
る。それ以降は、活性な素子領域に、ＭＯＳトランジス
タ、ダイオード、バイポーラトランジスタ、容量、抵
抗、配線等の素子を形成する。以上のような工程を経て
図１１に示される半導体装置が形成されることとなる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
従来の半導体装置には、次に説明するような問題があっ
た。その問題について図１７を用いて説明する。

【０００８】上述のように、図１６に示される段階でシ
リコン窒化膜７とシリコン酸化膜５とがエッチングによ
り除去されるが、シリコン酸化膜５を除去するには通常
フッ酸を用いたエッチングを行なう。フッ酸に対するエ
ッチング速度はシリコン酸化膜５と分離絶縁膜４とでは
異なるが、分離絶縁膜４がＣＶＤシリコン酸化膜である
場合にはたとえば熱酸化により形成されるシリコン酸化
膜５と比べ分離絶縁膜４のエッチング速度の方が大きく
なる。さらに、ＣＶＤにより均一に形成されたシリコン
酸化膜にはシームと呼ばれる成膜時の界面が形成され
る。このため、シームに沿ってエッチングが進行し、図
１７に示されるような深い窪み１１が分離絶縁膜４の中
央部に形成される。このような窪み１１が形成されるこ
とにより、分離絶縁膜４上に延在するようにゲート電極
８を形成した際にゲート電極８の材料が窪み１１内に残
余し、素子間でショート（短絡）を引き起こすという問
題が生じる。

【０００９】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、分離絶
縁膜４に上述のような窪み１１が形成されることを抑制
することが可能となる半導体装置およびその製造方法を
提供することにある。

【００１０】

【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板に形成された素子を分離する分離絶縁
膜を備える。分離絶縁膜は、半導体基板上に突出する突
出部を有し、該突出部は変質部を含む。同一条件下での
変質部のエッチング速度と、変質部以外の分離絶縁膜内
の部分のエッチング速度とは異なる。ここで、本願明細
書において「変質部」とは、何らかの処理が施されるこ
とにより他の部分と異なる性質を有するに至った部分の
ことを称し、特に、同一条件下において分離絶縁膜内の
他の部分とエッチング速度が異なる性質を少なくとも有
する部分のことを称するものと定義する。

【００１１】なお、突出部の表層は、好ましくは、変質
部により構成される。また、変質部以外の分離絶縁膜は
シリコン酸化膜により構成されてもよく、この場合に変
質部は窒素を含むことが好ましい。

【００１２】また、変質部内に含まれる窒素の濃度は、
突出部の内部側よりも表層側で相対的に高くなることが
好ましい。

【００１３】また、分離絶縁膜は、好ましくは、半導体
基板に設けられたトレンチ内に形成される。

【００１４】また、半導体基板には第１導電型のソース
／ドレイン領域と第２導電型のチャネル形成領域とを有
するＭＯＳ（Metal Oxide Semiconductor ）トランジス
タが形成されてもよく、この場合には、チャネル形成領
域にドープされる第２導電型の不純物の濃度よりも高濃
度の第２導電型の不純物を含む不純物領域がトレンチの
壁面に沿って形成されることが好ましい。

【００１５】この発明に係る半導体装置の製造方法は、
以下の工程を備える。素子が形成される素子領域を有す
る半導体基板の素子領域上にマスクを形成する。マスク
を用いて半導体基板を選択的にエッチングすることによ
りトレンチを形成する。トレンチを充填しかつ半導体基
板上に突出する突出部を有する分離絶縁膜を形成する。
マスクを用いて突出部の少なくとも一部を変質させる。
マスクを除去する。

【００１６】なお、上記の突出部を変質させる工程は、
突出部を窒化する工程を含むことが好ましい。

【００１７】また、突出部を窒化する工程は、突出部に
窒素イオンを注入する工程と、窒素イオンが注入された
後の突出部に熱処理を施す工程とを含むものであっても
よい。

【００１８】また、突出部を窒化する工程は、窒素ある
いはアンモニア雰囲気中で突出部に熱処理を施す工程を
含むものであってもよい。

【００１９】また、上記の熱処理は、ランプアニールに
より行なわれることが好ましい。

【００２０】

【発明の実施の形態】以下、図１〜図１０を用いて、こ
の発明の実施の形態について説明する。

【００２１】（実施の形態１）まず、図１〜図８を用い
て、この発明の実施の形態１における半導体装置とその
製造方法とについて説明する。図１は、この発明の実施
の形態１における半導体装置を示す断面図である。

【００２２】図１を参照して、ｐ型シリコン基板１の主
表面にはトレンチ２が形成され、このトレンチ２の表面
にはシリコン酸化膜３が形成される。トレンチ２を充填
しかつシリコン基板１上に突出する突出部４ａを有し、
たとえばシリコン酸化膜などからなる分離絶縁膜４が形
成される。シリコン基板１の主表面からの突出部４ａの
突出高さは、たとえば１ギガビットのＤＲＡＭ（Dynami
c Rondom Access Memory）では約０．１μｍ程度であ
る。なお、分離絶縁膜４は、シリコン酸化膜以外の絶縁
膜により構成されてもよく、材質の異なる複数の絶縁膜
により構成されるものであってもよい。

【００２３】本願発明では、少なくとも上記の突出部４
ａの一部が変質している。図１に示される場合では、突
出部４ａのほぼ全体が窒化されることにより窒化部（変
質部）６が形成されている。この窒化部６と窒化部６以
外の分離絶縁膜４内の部分とでは、同一条件下でのエッ
チング速度は異なるものとなる。そのため、窒化部６以
外の分離絶縁膜４内の部分と同一の材質により構成され
る部分をエッチングする際に、窒化部６を有することに
より分離絶縁膜４を保護することが可能となる。その結
果、図１７に示されるような窪み１１が分離絶縁膜４に
形成されることを効果的に抑制することが可能となる。
同様に分離領域の側面からのエッチングも抑制できる。

【００２４】図２には、分離絶縁膜４の表面から内部に
向かう方向における窒素元素濃度分布の一例が示されて
いる。この図２に示されるように、窒化部６の表層部に
おける窒素元素濃度が窒化部６の内部側における窒素元
素濃度よりも相対的に高くなることが好ましい。それに
より、より効果的に窪みの形成を抑制することが可能と
なる。なお、本実施の形態では、変質部の一例として窒
化部６を挙げたが、分離絶縁膜４内の他の部分と同一条
件下でのエッチング速度が異なるように変質されるもの
であれば窒化以外の手法を採用することも可能であると
考えられる。

【００２５】次に、図３〜図８を用いて、図１に示され
る半導体装置の製造方法について説明する。図３〜図８
は、図１に示される半導体装置の製造工程の第１工程〜
第６工程を示す断面図である。

【００２６】まず図３を参照して、ｐ型シリコン基板１
の主表面上にシリコン酸化膜５とシリコン窒化膜７とを
順次形成する。そして、写真製版とドライエッチングと
によりシリコン酸化膜５とシリコン窒化膜７とをパター
ニングする。それにより、活性な素子が形成される素子
領域上にのみシリコン酸化膜５とシリコン窒化膜７とで
構成されるマスク１２を残余させる。

【００２７】次に、図４に示されるように、シリコン窒
化膜７とシリコン酸化膜５との積層構造であるマスク１
２を用いてシリコン基板１を選択的にエッチングするこ
とによりトレンチ２を形成する。このトレンチ２の表面
を熱酸化することにより、図５に示されるように、トレ
ンチ２の表面にシリコン酸化膜３を形成する。

【００２８】次に、図６に示されるように、たとえばＣ
ＶＤ法等を用いて、トレンチ２内に充填されるとともに
マスク１２上に延在するようにシリコン酸化膜等からな
る絶縁膜４を堆積する。この絶縁膜４に、その上面から
厚みを減じる処理を施す。具体的には、エッチバックや
化学的機械研磨等を挙げることができる。それにより、
図７に示されるように、マスク１２の表面（シリコン窒
化膜７の表面）を露出させるとともに分離絶縁膜４が形
成される。このとき、分離絶縁膜４の上面はシリコン基
板１の主表面よりも上方に配置され、それにより突出部
４ａが形成される。なお、シリコン基板１の主表面から
の突出部４ａの高さは、シリコン窒化膜７の厚みを制御
することにより最適化することが可能である。

【００２９】次に、図８に示されるように、マスク１２
を用いて、突出部４ａに窒素元素をイオン注入する。こ
の窒素元素の注入量は、突出部４ａの少なくとも一部を
窒化できる量であり、具体的には、たとえば１×１０¹⁴
〜１×１０¹⁶ｃｍ^-3程度である。その後、たとえば９０
０℃〜１１００℃，３０〜６０分程度の熱処理を施すこ
とにより図１に示されるような窒化部６を形成する。な
お、窒素元素の注入量や注入エネルギを適切に調整する
ことにより、図２に示される場合とは異なる種々の窒素
元素濃度分布を得ることは可能である。

【００３０】次に、マスク１２として機能したシリコン
窒化膜７とシリコン酸化膜５とをエッチングにより除去
する。シリコン窒化膜７は熱リン酸等を用いた化学的な
エッチングにより除去され得るが、窒化部６ａはシリコ
ン窒化膜７と比較するとシリコン酸化膜に近い組成を有
するため熱リン酸の溶液では容易にエッチングされな
い。また、シリコン酸化膜５を除去するにはフッ酸等を
用いた化学的なエッチングを使用するが、窒化部６ａは
シリコン酸化膜５と比較すると窒化膜に近い組成を有す
るためフッ酸等の溶液では容易にエッチングされない。
つまり、窒化部６ａは、マスク１２として機能したシリ
コン窒化膜７とシリコン酸化膜５との双方に対しエッチ
ング選択比を確保できるものとなる。そのため、図１７
に示される従来例のように窪み１１が分離絶縁膜４に形
成されることを効果的に抑制でき、窪み１１の存在に起
因して発生する素子間のショートを効果的に抑制するこ
とが可能となる。

【００３１】上記のようにしてマスク１２を除去した
後、活性な素子領域にＭＯＳトランジスタ、ダイオー
ド、バイポーラトランジスタ、容量、抵抗、配線等の素
子を形成する。以上の工程を経て図１に示される半導体
装置が形成されることとなる。なお、上記の実施の形態
１では、ｐ型シリコン基板１を用いたがｎ型シリコン基
板を用いてもよい。また、ｐウェルあるいはｎウェルを
形成し、ｎチャネルＭＯＳトランジスタあるいはｐチャ
ネルＭＯＳトランジスタを形成してもよい。これは、以
下の各実施の形態についても同様である。

【００３２】（実施の形態２）次に、図９を用いて、こ
の発明の実施の形態２について説明する。本実施の形態
２では、窒化部６ａを形成する手法が上述の実施の形態
１の場合とは異なる。具体的には、実施の形態１と同様
の工程を経て図７に示される分離絶縁膜４までを形成
し、その後マスク１２を用いてアンモニア雰囲気中で突
出部４ａに熱処理を施す。具体的には、たとえば１２０
０℃，１時間程度の熱処理を施す。それにより、図９に
示されるように、窒化部６ａが形成される。なお、上記
の熱処理時間を適切に調整することにより突出部４ａの
窒化量を制御することが可能である。

【００３３】上記のような窒化部６ａを形成することに
より、上記の実施の形態１の場合と同様に、分離絶縁膜
４に窪み１１が形成されることを効果的に抑制すること
が可能となる。それに加え、本実施の形態２では、窒素
元素の注入工程を省略することが可能となるため、実施
の形態１の場合よりも工程数を削減することが可能とな
る。なお、窒素雰囲気中で上記のような熱処理を行なっ
た場合にも窒化部６ａは形成可能であると考えられる。

【００３４】（実施の形態３）次に、この発明の実施の
形態３について説明する。本実施の形態３では、上記の
窒化部６，６ａの形成のためにランプアニールを用いる
ことを特徴としている。具体的には、図８に示される窒
素元素注入の後の熱処理あるいは図９に示される窒化部
６ａの形成の際の熱処理の代わりにランプアニールを用
いる。それにより、処理時間を大幅に短縮することが可
能となるとともに熱処理を施した場合と同等の効果を得
ることができる。

【００３５】（実施の形態４）次に、図１０を用いて、
この発明の実施の形態４について説明する。図１０は、
この発明の実施の形態４における半導体装置を示す断面
図である。

【００３６】図１０を参照して、本実施の形態４では、
トレンチ２の壁面に沿って延在するように不純物領域１
０が形成されている。それ以外の構造に関しては図１に
示される半導体装置と同様である。

【００３７】ｐ型シリコン基板１の素子領域にはたとえ
ばｎチャネルＭＯＳトランジスタ等が形成されるが、ｎ
チャネルＭＯＳトランジスタのチャネル形成領域には通
常ボロン等のｐ型の不純物がドープされている。本実施
の形態２では、このようにチャネル形成領域にドープさ
れているｐ型の不純物濃度よりも高い濃度のｐ型の不純
物を不純物領域１０に導入する。それにより、分離領域
端部における電界集中を効果的に緩和でき、ＭＯＳトラ
ンジスタの特性劣化を効果的に抑制することが可能とな
る。また、不純物領域１０によりＭＯＳトランジスタの
ソースあるいはドレインからの空乏層の伸びを抑制する
ことができ、分離特性を向上させることにも役立つ。な
お、シリコン基板１の主表面にｐチャネルＭＯＳトラン
ジスタが形成された場合には、ｎ型の不純物を不純物領
域１０に導入すればよい。

【００３８】次に、本実施の形態４における半導体装置
の製造方法について説明する。上記の実施の形態１の場
合と同様の工程を経てシリコン酸化膜３までを形成し、
不純物領域１０の形成に必要な量のｐ型あるいはｎ型の
不純物を絶縁膜４にドープする。そして、実施の形態１
の場合と同様の工程を経て分離領域を形成した後、熱処
理を行なうことにより分離絶縁膜４からシリコン基板１
中に上記の不純物を拡散して不純物領域１０を形成す
る。それ以降は再び実施の形態１の場合と同様の工程を
経て図１０に示される半導体装置が形成されることとな
る。

【００３９】以上のように本発明の実施の形態について
説明を行なったが、各実施の形態の思想を適宜組合せて
もよい。また、今回開示された実施の形態はすべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれることが意図される。

【００４０】

【発明の効果】この発明に係る半導体装置では、突出部
内に変質部が含まれている。この変質部のエッチング速
度と変質部以外の分離絶縁膜内の部分のエッチング速度
とは同一条件下において異なるものであるので、分離絶
縁膜と同じ材質の絶縁膜をマスクの一部として用いて分
離領域を形成した後にマスクをエッチング除去する際に
分離絶縁膜がエッチングされて深い窪みが分離絶縁膜に
形成されることを効果的に抑制することが可能となる。
それにより、たとえば分離絶縁膜上に延在するようにゲ
ート電極を形成した場合に、上記の窪み内にゲート電極
材料が残余することに起因してゲート電極がショート
（短絡）することを効果的に抑制することが可能とな
る。また、半導体基板上の活性領域とコンタクトをとる
べく形成されるコンタクトホールがアライメントのずれ
により分離絶縁膜上に形成された場合でも、上記のよう
な変質部が形成されることにより、コンタクトホール直
下に位置する分離絶縁膜にコンタクトホールの形成のた
めのエッチングにより深い窪みが形成されることを効果
的に抑制することが可能となる。それにより、分離特性
の劣化を効果的に抑制することができるとともに、写真
製版時の重ね合わせマージンの拡大やコンタクトホール
の形成のためのエッチングマージンを拡大することも可
能となる。

【００４１】なお、突出部の表層が変質部により構成さ
れた場合には、より効果的に分離絶縁膜に上記のような
窪みが形成されることを抑制することが可能となる。

【００４２】また、変質部内に含まれる窒素元素の濃度
が突出部の内部側よりも表層側で相対的に高くなる場合
にも、上記の場合と同様に、分離絶縁膜に深い窪みが形
成されることを効果的に抑制することが可能となる。

【００４３】上記の分離絶縁膜がトレンチ内に形成され
た場合には、たとえば１ギガビットＤＲＡＭのように高
集積化が進んだデバイスについても本発明を適用するこ
とが可能となる。つまり、高集積化に適した分離領域を
有する半導体装置が得られることとなる。

【００４４】また、半導体基板に第１導電型のソース／
ドレイン領域と第２導電型のチャネル形成領域とを有す
るＭＯＳトランジスタが形成され、そのチャネル形成領
域にドープされる第２導電型の不純物の濃度よりも高濃
度の第２導電型の不純物を含む不純物領域がトレンチ壁
面に沿って形成された場合には、分離領域の端部での電
界集中を効果的に緩和でき、ＭＯＳトランジスタの特性
劣化を抑制することが可能となる。また、上記のような
不純物領域を形成することにより、ソース／ドレイン領
域からの空乏層の伸びを抑制することができ、分離特性
を向上させることも可能となる。

【００４５】この発明に係る半導体装置の製造方法で
は、トレンチを形成する際に使用したマスクを用いて分
離絶縁膜の突出部の少なくとも一部を変質させている。
それにより、新たにマスクを形成することなく突出部内
に変質部を形成することができ、この変質部の存在によ
りマスクを除去する際に分離絶縁膜に深い窪みが形成さ
れることを効果的に抑制することが可能となる。それに
より、信頼性の高い半導体装置が得られる。

【００４６】なお、突出部を変質させる処理の一例とし
て突出部を窒化する窒化処理を挙げることができ、この
場合にも上記の場合と同様に、分離絶縁膜に深い窪みが
形成されることを効果的に抑制することが可能となる。

【００４７】また、上記の窒化処理が窒素イオンを注入
する工程と、その後に熱処理を施す工程とを含む場合に
は、窒素イオンの注入量や注入エネルギにより突出部内
に含まれる窒素元素濃度分布を適宜調整することが可能
となる。それにより、突出部の表層のみならず突出部の
内部における窒素元素濃度をも容易に高めることが可能
となり、分離絶縁膜に窪みが形成されることをより確実
に抑制することが可能となる。

【００４８】また、上記の窒化処理は窒素あるいはアン
モニア雰囲気内で熱処理を施すことにより行なわれても
よく、この場合には少なくとも突出部の表層が窒化され
る。それにより、この場合も、分離絶縁膜に窪みが形成
されることを効果的に抑制することが可能となる。

【００４９】また、上記の熱処理をランプアニールによ
り行なった場合には、処理時間を大幅に短縮できるばか
りでなく熱処理の場合とほぼ同様の効果が期待できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１における半導体装置
を示す断面図である。

【図２】 分離絶縁膜に含まれる窒素元素濃度分布の一
例を示す図である。

【図３】 図１に示される半導体装置の製造工程の第１
工程を示す断面図である。

【図４】 図１に示される半導体装置の製造工程の第２
工程を示す断面図である。

【図５】 図１に示される半導体装置の製造工程の第３
工程を示す断面図である。

【図６】 図１に示される半導体装置の製造工程の第４
工程を示す断面図である。

【図７】 図１に示される半導体装置の製造工程の第５
工程を示す断面図である。

【図８】 図１に示される半導体装置の製造工程の第６
工程を示す断面図である。

【図９】 この発明の実施の形態２における半導体装置
の特徴的な製造工程を示す断面図である。

【図１０】 この発明の実施の形態４における半導体装
置を示す断面図である。

【図１１】 従来の半導体装置の一例を示す断面図であ
る。

【図１２】 図１１に示される半導体装置の製造工程の
第１工程を示す断面図である。

【図１３】 図１１に示される半導体装置の製造工程の
第２工程を示す断面図である。

【図１４】 図１１に示される半導体装置の製造工程の
第３工程を示す断面図である。

【図１５】 図１１に示される半導体装置の製造工程の
第４工程を示す断面図である。

【図１６】 図１１に示される半導体装置の製造工程の
第５工程を示す断面図である。

【図１７】 従来の半導体装置において生じ得る問題を
示す断面図である。

【符号の説明】

１ シリコン基板、２ トレンチ、３，５ シリコン酸
化膜、４ 分離絶縁膜、４ａ 突出部、６，６ａ 窒化
部、７ シリコン窒化膜、８ ゲート電極、９ゲート絶
縁膜、１０ 不純物領域、１２ マスク。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成された素子を分離する
   分離絶縁膜を備えた半導体装置であって、 前記分離絶縁膜は、前記半導体基板上に突出する突出部
   を有し、該突出部は変質部を含み、 同一条件下での前記変質部のエッチング速度と、前記変
   質部以外の前記分離絶縁膜内の部分のエッチング速度と
   は異なる、半導体装置。
2. 【請求項２】 前記突出部の表層は前記変質部により構
   成される、請求項１に記載の半導体装置。
3. 【請求項３】 前記変質部以外の前記分離絶縁膜はシリ
   コン酸化膜により構成され、前記変質部は窒素を含む、
   請求項１または２に記載の半導体装置。
4. 【請求項４】 前記変質部内に含まれる前記窒素の濃度
   は、前記突出部の内部側よりも表層側で相対的に高くな
   る、請求項３に記載の半導体装置。
5. 【請求項５】 前記分離絶縁膜は、前記半導体基板に設
   けられたトレンチ内に形成される、請求項１から４のい
   ずれかに記載の半導体装置。
6. 【請求項６】 前記半導体基板には、第１導電型のソー
   ス／ドレイン領域と第２導電型のチャネル形成領域とを
   有するＭＯＳ（Metal Oxide Semiconductor）トランジ
   スタが形成され、 前記チャネル形成領域にドープされる第２導電型の不純
   物の濃度よりも高濃度の第２導電型の不純物を含む不純
   物領域が、前記トレンチの壁面に沿って形成される、請
   求項５に記載の半導体装置。
7. 【請求項７】 素子が形成される素子領域を有する半導
   体基板の前記素子領域上にマスクを形成する工程と、 前記マスクを用いて前記半導体基板を選択的にエッチン
   グすることによりトレンチを形成する工程と、 前記トレンチを充填しかつ前記半導体基板上に突出する
   突出部を有する分離絶縁膜を形成する工程と、 前記マスクを用いて前記突出部の少なくとも一部を変質
   させる工程と、 前記マスクを除去する工程と、を備えた、半導体装置の
   製造方法。
8. 【請求項８】 前記突出部を変質させる工程は、前記突
   出部を窒化する工程を含む、請求項７に記載の半導体装
   置の製造方法。
9. 【請求項９】 前記突出部を窒化する工程は、 前記突出部に窒素イオンを注入する工程と、 前記窒素イオンが注入された後の前記突出部に熱処理を
   施す工程とを含む、請求項８に記載の半導体装置の製造
   方法。
10. 【請求項１０】 前記突出部を窒化する工程は、窒素を
    含む雰囲気中あるいはアンモニア雰囲気中で前記突出部
    に熱処理を施す工程を含む、請求項８に記載の半導体装
    置の製造方法。
11. 【請求項１１】 前記熱処理は、ランプアニールにより
    行なわれる、請求項９または１０に記載の半導体装置の
    製造方法。