JP4538978B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4538978B2 JP4538978B2 JP2001112206A JP2001112206A JP4538978B2 JP 4538978 B2 JP4538978 B2 JP 4538978B2 JP 2001112206 A JP2001112206 A JP 2001112206A JP 2001112206 A JP2001112206 A JP 2001112206A JP 4538978 B2 JP4538978 B2 JP 4538978B2
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- gate electrode
- rhenium
- film
- titanium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはレニウムおよびレニウム合金を用いたゲート電極を持つ半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）のゲート電極は、一般的に多結晶シリコンを用いて形成されていた。最近では消費電力を低減したいという要求から、ＮＭＯＳトランジスタのゲート電極にはＮ型多結晶シリコンを用い、ＰＭＯＳトランジスタのゲート電極にはＰ型多結晶シリコンを用いる、いわゆるデュアルゲート構造とすることが一般的となっている。
【０００３】
上記デュアルゲート構造では、Ｐ型多結晶シリコン中に含まれるホウ素がゲート絶縁膜を通してシリコン基板に拡散する、いわゆるホウ素の突き抜けの問題が存在している。また、多結晶シリコンは、ゲート絶縁膜との界面に空乏層が必ず生じるため、ゲート絶縁膜の容量換算膜厚は実寸の膜厚よりも厚くなる。このため、デバイスの微細化のためにゲート絶縁膜を薄膜化するには、この空乏層を見込んで０．５ｎｍ〜１．０ｎｍ程度、余分に薄くする必要が生じる。このようにゲート絶縁膜を薄くすることによって、トンネルリーク電流が増加するという問題が生じてきている。
【０００４】
このような多結晶シリコンの問題を解決する方法として、ゲート電極材料として高融点金属を用いることが考えられている。金属ゲート電極には、上記ホウ素の突き抜けの問題や空乏層の発生の問題が存在しない。一方、金属ゲート電極は、しきい値電圧が多結晶シリコンゲート電極と比較して高くなるという新たな問題を持っている。
【０００５】
例えば、ゲート電極材料に窒化チタンを用いた場合には、シリコン基板表面の不純物分布を調整しても、しきい値電極は０．４Ｖ以下には下げられないことが、Nishinohara et al.,Extended Abstracts of the 2000 International Conference on Solid State Devices and Materials, B-1-4 (2000) p.46-47 に開示されている。その理由は、窒化チタンの仕事関数は４．５ｅＶ程度であり、シリコンの禁制帯のミッドギャップ付近に位置するため、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両方に対しても仕事関数差がおよそ０．５ｅＶ程度になるためである。
【０００６】
そこで、ＰＭＯＳトランジスタのゲート電極とＮＭＯＳトランジスタのゲート電極とで異なる種類の金属を用いて形成するという考え方が、例えばThe International Technology Roadmap for Semiconductors, (1999) p.128に示されている。すなわち、ＰＭＯＳトランジスタのゲート電極には仕事関数が５．０ｅＶ程度でシリコン基板の価電子帯上端付近に位置するレニウムやイリジウムを用い、ＮＭＯトランジスタのゲート電極には仕事関数が４．０ｅＶ程度のシリコン基板の伝導帯下端付近に位置するニオブやジルコニウムを用いるという考え方である。
【０００７】
【発明が解決しようとする課題】
しかしながら、ＰＭＯＳトランジスタのゲート電極とＮＭＯＳトランジスタのゲート電極とに異なる種類の金属を用いるには、それぞれのゲート電極の成膜を別工程で行わなければならない。例えば、ＮＭＯＳトランジスタのゲート絶縁膜を多結晶シリコン等のダミー膜で隠した状態で全面にＰＭＯＳトランジスダのゲート電極材料として例えばイリジウムを成膜した後、ＰＭＯＳトランジスタの形成領域以外のイリジウムを除去する。次に、ＮＭＯＳトランジスタの形成領域の前記ダミー膜を除去した後、全面にＮＭＯＳトランジスダのゲート電極材料として例えばジルコニウムを成膜する。その後、ＮＭＯＳトランジスタの形成領域以外のジルコニウムを除去する。このように、２回の成膜工程と２回のリソグラフィー（例えばマスク）工程と２回の除去（例えばエッチング）工程が必要になるので、工程数が大幅に増加して工程が大変長くなり、その形成方法も複雑で難しいものとなる。そこで、簡単な製造方法によって形成することができるような異なる種類の金属ゲート電極が求められていた。
【０００８】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【０００９】
本発明の半導体装置は、ＰチャネルトランジスタとＮチャネルトランジスタとを有する半導体装置であって、前記Ｐチャネルトランジスタのゲート電極はレニウムからなり、前記Ｎチャネルトランジスタのゲート電極はレニウムチタン合金からなるものである。
【００１０】
上記半導体装置では、Ｐチャネルトランジスタのゲート電極はレニウムからなり、その仕事関数は４．７５ｅＶとなる。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が近い値となるため、ＰＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、Ｎチャネルトランジスタのゲート電極はレニウムチタン合金からなり、その仕事関数は例えばチタンが１７原子％のとき４．１８ｅＶとなる。レニウムチタン合金の仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編II」（平５―９―３０）丸善 II−４９０に記載されている。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、ＮＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００１１】
本発明の半導体装置の製造方法は、半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極をレニウムで形成する工程と、前記Ｎチャネルトランジスタのゲート電極に選択的にチタンを導入してレニウムチタン合金化する工程とを備えた製造方法である。
【００１２】
上記半導体装置の製造方法では、Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極をレニウムで形成する工程と、前記Ｎチャネルトランジスタのゲート電極に選択的にチタンを導入してレニウムチタン合金化する工程を有することから、Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を、レニウムの一回の成膜工程と、チタンの導入にマスクを用いるならば成膜したレニウムをゲート電極にパターニングする際に用いるレジストマスク形成工程と併せて２回のリソグラフィー工程と、成膜したレニウムをゲート電極にパターニングする一回の除去（例えばエッチング）工程とですむため、工程数が少なく簡便になる。
【００１３】
【発明の実施の形態】
本発明の半導体装置に係る第１の実施の形態を、図１の概略構成断面図によって説明する。
【００１４】
図１に示すように、シリコン基板１１には、Ｐチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２が、例えばＳＴＩ（Shallow Trench Isolation ）技術により形成されている。この素子分離領域１２はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成されたものであってもよい。上記Ｎチャネルトランジスタの形成領域にはＰウエル１３が形成され、上記Ｐチャネルトランジスタの形成領域にはＮウエル１４が形成されている。また、上記Ｐウエル１３およびＮウエル１４の上層にはしきい値電圧を調整するための不純物が導入されている。
【００１５】
上記シリコン基板１１上には、ゲート絶縁膜１５が、例えば２．５ｎｍの厚さの酸化シリコン膜で形成されている。さらに、上記Ｐチャネルトランジスタの形成領域における上記シリコン基板１１上には上記ゲート絶縁膜１５を介してゲート電極２１が、例えば１００ｎｍの厚さのレニウム膜で形成されている。また、Ｎチャネルトランジスタの形成領域における上記シリコン基板１１上には上記ゲート絶縁膜１５を介してゲート電極３１が形成されている。このゲート電極３１は、例えば前記ゲート電極２１と同一層のレニウム膜に、チタンが１２原子％以上、２２原子％以下となるように導入されたものからなる。このチタンの導入方法は、例えばイオン注入法による。
【００１６】
上記チタン濃度は、１２原子％よりも低い場合および２２原子％よりも高い場合にはレニウムチタン合金の仕事関数がシリコンの伝導帯下端の仕事関数（４．０５ｅＶ）よりもずれるために好ましくない。よって、上記のようにレニウム膜中のチタン濃度は１２原子％以上、２２原子％以下とすることが好ましい。
【００１７】
上記ゲート電極２１の両側における上記Ｎウエル領域１４上層にはＰチャネルトランジスタの低濃度拡散層２２、２３が形成されている。また上記ゲート電極２１の側壁にはサイドウォール２４が、例えば窒化シリコン膜で形成されている。さらに上記ゲート電極２１の両側における上記Ｎウエル領域１４上層には、上記低濃度拡散層２２、２３を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６が形成されている。
【００１８】
一方、上記ゲート電極３１の両側における上記Ｐウエル領域１３上層にはＮチャネルトランジスタの低濃度拡散層３２、３３が形成されている。また上記ゲート電極３１の各側壁にはサイドウォール３４が、例えば窒化シリコン膜で形成されている。さらに上記ゲート電極３１の両側における上記Ｐウエル領域１３上層には、上記低濃度拡散層３２、３３を介してＰチャネルトランジスタのソース・ドレイン拡散層３５、３６が形成されている。
【００１９】
上記の如く、Ｐチャネルトランジスタ１とＮチャネルトランジスタ２とが形成されている。
【００２０】
上記半導体装置では、Ｐチャネルトランジスタ１のゲート電極２１はレニウムからなり、その仕事関数は４．７５ｅＶとなる。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が近い値となるため、Ｐチャネルトランジスタ１のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、Ｎチャネルトランジスタ２のゲート電極３１はレニウムチタン合金からなり、その仕事関数は例えばチタンが１７原子％のとき４．１８ｅＶとなる。レニウムチタン合金の仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編II」（平５―９―３０）丸善 II−４９０に記載されている。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、Ｎチャネルトランジスタ２のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００２１】
次に、本発明の半導体装置に係る第２の実施の形態を、図２の概略構成断面図によって説明する。図２では、前記図１によって説明した構成部品と同様のものには同一符号を付与する。
【００２２】
図２に示すように、シリコン基板１１には、Ｐチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２が、例えばＳＴＩ（Shallow Trench Isolation ）技術により形成されている。この素子分離領域１２はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成されたものであってもよい。上記Ｎチャネルトランジスタの形成領域にはＰウエル１３が形成され、上記Ｐチャネルトランジスタの形成領域にはＮウエル１４が形成されている。また、上記Ｐウエル１３およびＮウエル１４の上層にはしきい値電圧を調整するための不純物が導入されている。
【００２３】
上記シリコン基板１１上には層間絶縁膜４５が、例えば酸化シリコン膜で形成されている。Ｐチャネルトランジスタの形成領域およびＮチャネルトランジスタの形成領域における上記層間絶縁膜４５には、ゲート溝４６、４７が形成されている。各ゲート溝４６、４７の側壁はサイドウォール２４、３４で形成されている。また各ゲート溝４６、４７の内面にはゲート絶縁膜４８を例えば７ｎｍの厚さの酸化アルミニウム膜で形成されている。さらにＰチャネルトランジスタの形成領域のゲート溝４６には上記ゲート絶縁膜４８を介してレニウム膜４９からなるゲート電極２１が形成されている。また、Ｎチャネルトランジスダの形成領域のゲート溝４７には、上記ゲート絶縁膜４８を介してゲート電極３１が形成されている。このゲート電極３１は、例えば前記ゲート電極２１と同一層のレニウム膜４９に、チタンが１２原子％以上、２２原子％以下となるように導入したものからなる。このチタンの導入方法は、例えばイオン注入法による。
【００２４】
上記チタン濃度は、１２原子％よりも低い場合および２２原子％よりも高い場合にはレニウムチタン合金の仕事関数がシリコンの伝導帯下端の仕事関数（４．０５ｅＶ）よりもずれるために好ましくない。よって、上記のようにレニウム膜中のチタン濃度は１２原子％以上、２２原子％以下とすることが好ましい。
【００２５】
上記ゲート電極２１の両側における上記Ｎウエル領域１４上層にはＰチャネルトランジスタの低濃度拡散層２２、２３が形成されている。さらに上記ゲート電極２１の両側における上記Ｎウエル領域１４上層には、上記低濃度拡散層２２、２３を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６が形成されている。
【００２６】
一方、上記ゲート電極３１の両側における上記Ｐウエル領域１３上層にはＮチャネルトランジスタの低濃度拡散層３２、３３が形成されている。さらに上記ゲート電極３１の両側における上記Ｐウエル領域１３上層には、上記低濃度拡散層３２、３３を介してＰチャネルトランジスタのソース・ドレイン拡散層３５、３６が形成されている。
【００２７】
上記の如く、Ｐチャネルトランジスタ３とＮチャネルトランジスタ４とが形成されている。
【００２８】
上記第２の実施の形態においても前記第１の実施の形態と同様の作用、効果が得られる。
【００２９】
本発明の半導体装置の製造方法に係る第１の実施の形態を、図３、図４の概略構成断面図によって説明する。図３、図４では、前記図１によって説明した構成部品と同様のものには同一符号を付与する。
【００３０】
図３の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２を、例えばＳＴＩ（Shallow Trench Isolation ）技術により形成する。この素子分離領域１２はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成することも可能である。次いで、Ｎチャネルトランジスタの形成領域にＰウエル１３を形成し、Ｐチャネルトランジスタの形成領域にＮウエル１４を形成する。これらＰウエル１３、Ｎウエル１４は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により形成することができる。
【００３１】
次いでＰウエル１３およびＮウエル１４にしきい値電圧を調整するために不純物を導入する。この不純物導入は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により行うことができる。次に、図３の（２）に示すように、シリコン基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５は、窒素希釈のパイロジェニック酸化法により、例えば７５０℃の酸化雰囲気で２．５ｎｍの厚さの酸化シリコン膜を成膜して形成する。
【００３２】
次いで、図３の（３）に示すように、ＰＶＤ（Physical Vapor Deposition ）法により、上記処理を行ったシリコン基板１１上にレニウム膜１６を例えば１００ｎｍの厚さに形成する。続いて、塗布法により上記レニウム膜１６上にレジスト膜１７を形成する。その後リソグラフィー技術によりＮチャネルトランジスタの形成領域上に開口部が形成されるように上記レジスト膜を露光した後、現像、ベーキング等を行ってレジストマスクにパターニングする。このパターニングされたレジスト膜１７をマスクに用いてイオン注入法によりチタンをＮチャネルトランジスダの形成領域上の上記レニウム膜に導入する。このイオン注入法では、レニウム膜１６中のチタン濃度が１２原子％以上、２２原子％以下となるように、例えばドーズ量を６×１０14／ｃｍ2 以上、１．１×１０15／ｃｍ2 以下となるようにイオン注入を行う。
【００３３】
上記チタン濃度は、１２原子％よりも低い場合および２２原子％よりも高い場合にはレニウムチタン合金の仕事関数がシリコンの伝導帯下端の仕事関数（４．０５ｅＶ）よりもずれるために好ましくない。よって、上記のようにレニウム膜中のチタン濃度は１２原子％以上、２２原子％以下とすることが好ましい。
【００３４】
その後、上記レジスト膜１７を除去した後、熱処理を行い、Ｎチャネルトランジスタ形成領域上のレニウム膜をレニウムチタン合金化して、レニウムチタン合金膜１８を形成する。この熱処理では、例えば雰囲気を窒素とし、処理温度を８００℃〜１１００℃、処理時間を０．００１分〜１０分に設定する。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。また、この熱処理は後に行う不純物の活性化熱処理と兼ねることも可能である。その場合にはここで上記合金化の熱処理を行わなくてもよい。
【００３５】
次いで、塗布法により上記レニウム膜１６上にレジスト膜を形成した後、通常のリソグラフィー技術によりレジスト膜を加工して、ゲート電極を形成するためのレジストパターン（図示せず）を形成する。続いてこのレジストパターンをマスクに用いたエッチング、例えば反応性イオンエッチング（ＲＩＥ）によって、上記レニウム膜１６およびレニウムチタン合金膜１８をパターニングして、図４の（４）に示すように、レニウム膜１６でＰチャネルトランジスタのゲート電極２１を形成し、レニウムチタン合金膜１８でＮチャネルトランジスタのゲート電極３１を形成する。その後、エッチングマスクに用いた上記レジストパターンを除去する。
【００３６】
次いで、図４の（５）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極２１をマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタの低濃度拡散層２２、２３を形成する。その後、上記レジスト膜を除去する。
【００３７】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極３１をマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタの低濃度拡散層３２、３３を形成する。その後、上記レジスト膜を除去する。
【００３８】
なお、上記低濃度拡散層２２、２３と上記低濃度拡散層３２、３３の形成はどちらを先に行っても差し支えはない。
【００３９】
次いで、上記ゲート電極２１、３１を覆う状態に絶縁膜を例えば化学的気相成長法により窒化シリコンを堆積して形成した後、その絶縁膜をエッチバックして、上記ゲート電極２１、３１の各側壁にサイドウォール２４、３４を形成する。
【００４０】
次いで、図４の（６）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極２１と上記サイドウォール２４とをマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタのソース・ドレイン拡散層２５、２６を、ゲート電極２１の両側における上記Ｎウエル領域１４に上記低濃度拡散層２２，２３を介して形成する。その後、上記レジスト膜を除去する。
【００４１】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極３１と上記サイドウォール３４とをマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタのソース・ドレイン拡散層３５、３６を、ゲート電極３１の両側における上記Ｐウエル領域１３に上記低濃度拡散層３２、３３を介して形成する。
その後、上記レジスト膜を除去する。
【００４２】
なお、上記ソース・ドレイン拡散層２５、２６と上記ソース・ドレイン拡散層３５、３６の形成はどちらを先に行っても差し支えはない。
【００４３】
その後、不純物の活性化の熱処理を行う。この熱処理によって、各ソース・ドレイン２５，２６，３５，３６、各低濃度拡散層２２，２３，３２，３３、Ｐウエル領域１３、Ｎウエル領域１４の不純物が活性化される。この熱処理条件としては、例えば、雰囲気を窒素とし、処理温度を８００℃〜１１００℃、処理時間を０．００１分〜１０分に設定する。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。また、レニウム膜１６へのチタンのイオン注入後に熱処理を行っていない場合には、上記活性化のための熱処理によって、レニウム膜１６中にチタンを拡散してレニウムチタン合金化を促進させることも可能である。このようにして、Ｐチャネルトランジスタ１とＮチャネルトランジスタ２とが完成する。
【００４４】
上記第１の実施の形態の製造方法では、Ｐチャネルトランジスタ１のゲート電極２１とＮチャネルトランジスタ２のゲート電極３１をレニウム膜１６で形成した後、Ｎチャネルトランジスタ２のゲート電極３１に選択的にチタンを導入してレニウム膜１６をレニウムチタン合金化してレニウムチタン合金膜１８を形成することから、Ｐチャネルトランジスタ１のゲート電極２１とＮチャネルトランジスタ２のゲート電極３１を、レニウム膜１６の一回の成膜工程と、チタンの導入にマスクを用いるならば成膜したレニウム膜１６をゲート電極２１、３１にパターニングする際に用いるレジストマスク形成工程と併せて２回のリソグラフィー工程と、成膜したレニウム膜１６をゲート電極２１、３１にパターニングする一回の除去（例えばエッチング）工程とですむため、工程数が少なく簡便になる。
【００４５】
また、上記第１の実施の形態の製造方法では、Ｐチャネルトランジスタ１のゲート電極２１をレニウム膜１６で形成することから、その仕事関数は４．７５ｅＶとなる。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が近い値となるため、Ｐチャネルトランジスタ１のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、レニウム膜１６にチタンをイオン注入してレニウムチタン合金膜１８を形成し、このレニウムチタン合金膜１８をＮチャネルトランジスタ２のゲート電極３１に用いることから、その仕事関数は例えばチタンが１７原子％のとき４．１８ｅＶとなる。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、Ｎチャネルトランジスタ２のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００４６】
次に、本発明の半導体装置の製造方法に係る第２の実施の形態を、図５、図６の概略構成断面図によって説明する。図５、図６では、前記図２によって説明した構成部品と同様のものには同一符号を付与する。
【００４７】
図５の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２を、例えばＳＴＩ（Shallow Trench Isolation ）技術により形成する。この素子分離領域１２はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成することも可能である。次いで、Ｎチャネルトランジスタの形成領域にＰウエル１３を形成し、Ｐチャネルトランジスタの形成領域にＮウエル１４を形成する。これらＰウエル１３、Ｎウエル１４は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により形成することができる。
【００４８】
次いでＰウエル１３およびＮウエル１４にしきい値電圧を調整するために不純物を導入する。この不純物導入は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により行うことができる。次に、図５の（２）に示すように、シリコン基板１１上にダミーゲート絶縁膜４１を例えば１０ｎｍの厚さの酸化シリコン膜で形成する。次いで、例えば化学的気相成長法によって、ダミーゲート電極膜４２を例えば１００ｎｍの多結晶シリコン膜で形成する。
【００４９】
次に、塗布法により上記ダミーゲート電極膜４２上にレジスト膜を形成した後、通常のリソグラフィー技術によりレジスト膜を加工して、ダミーゲート電極を形成するためのレジストパターン（図示せず）を形成する。続いてこのレジストパターンをマスクに用いたエッチング、例えば反応性イオンエッチング（ＲＩＥ）によって、上記ダミーゲート電極膜４２をパターニングして、図５の（３）に示すように、ダミーゲート電極膜４２でＰチャネルトランジスタのダミーゲート電極４３とＮチャネルトランジスタのダミーゲート電極４４とを形成する。その後、エッチングマスクに用いた上記レジストパターンを除去する。
【００５０】
次いで、図５の（４）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４３をマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタの低濃度拡散層２２、２３を形成する。その後、上記レジスト膜を除去する。
【００５１】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４４をマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタの低濃度拡散層３２、３３を形成する。その後、上記レジスト膜を除去する。
【００５２】
なお、上記低濃度拡散層２２、２３と上記低濃度拡散層３２、３３の形成はどちらを先に行っても差し支えはない。
【００５３】
次いで、全面に絶縁膜形成した後、その絶縁膜をエッチバックして、上記ダミーゲート電極４３、４４の各側壁にサイドウォール２４、３４を形成する。上記絶縁膜は、例えば化学的気相成長法により窒化シリコンを堆積して形成する。
【００５４】
次いで、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４３と上記サイドウォール２４とをマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、ダミーゲート電極４３の両側における上記Ｎウエル領域１４に上記低濃度拡散層２２、２３を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６を形成する。その後、上記レジスト膜を除去する。
【００５５】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４４と上記サイドウォール３４とをマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、ダミーゲート電極４４の両側における上記Ｐウエル領域１３に上記低濃度拡散層３２、３３を介してＮチャネルトランジスタのソース・ドレイン拡散層３５、３６を形成する。その後、上記レジスト膜を除去する。
【００５６】
なお、上記ソース・ドレイン拡散層２５、２６と上記ソース・ドレイン拡散層３５、３６の形成はどちらを先に行っても差し支えはない。
【００５７】
次に、化学的気相成長法によって上記ダミーゲート電極４３、４４を覆うように層間絶縁膜４５を例えば酸化シリコン膜で形成する。この層間絶縁膜４５は少なくとも上記ダミーゲート電極４３、４４よりも高く形成される。
【００５８】
その後、図６の（５）に示すように、平坦化技術によって上記層間絶縁膜４５表面を平坦化するとともに上記ダミーゲート電極４３、４４〔前記図６の（４）参照〕の上部を露出させる。この平坦化技術としては、例えば化学的機械研磨を用いることができる。もしくはエッチング法によってもよい。次いで、上記ダミーゲート電極４３、４４〔前記図６の（４）参照〕およびその下部のダミーゲート絶縁膜４１を例えばエッチングにより除去して、ゲート溝４６、４７を形成する。このダミーゲート絶縁膜４１のエッチングでは層間絶縁膜４５の上層もエッチングされる。
【００５９】
次に、図６の（６）に示すように、ＰＶＤ（Physical Vapor Deposition ）法によって、上記ゲート溝４６、４７の内面にゲート絶縁膜４８を例えば酸化アルミニウムを７ｎｍの厚さに堆積して形成する。このとき、層間絶縁膜４５上にもゲート絶縁膜４８が形成される。さらにＰＶＤ法によって、上記ゲート溝４６、４７を埋め込むようにレニウム膜４９を形成する。
【００６０】
次いで、図６の（７）に示すように、化学的機械研磨によって上記層間絶縁膜４５上に形成されている上記レニウム膜４９および上記ゲート絶縁膜４８〔前記図６の（６）参照〕を除去する。このようにして、ゲート溝４６、４７内にゲート絶縁膜４８を介してレニウム膜４９が埋め込まれる。
【００６１】
続いて、塗布法により上記層間絶縁膜４５上にレジスト膜５０を形成する。その後リソグラフィー技術によりＮチャネルトランジスタの形成領域上に開口部５１が形成されるように上記レジスト膜５０を露光した後、現像、ベーキング等を行ってレジストマスクにパターニングする。このパターニングされたレジスト膜５０をマスクに用いてイオン注入法によりチタンをＮチャネルトランジスダの形成領域上の上記レニウム膜４９に導入する。このイオン注入法では、レニウム膜１６中のチタン濃度が１２原子％以上、２２原子％以下となるように、例えばドーズ量を６×１０14／ｃｍ2 以上、１．１×１０15／ｃｍ2 以下となるようにイオン注入を行う。
【００６２】
上記チタン濃度は、１２原子％よりも低い場合および２２原子％よりも高い場合にはレニウムチタン合金の仕事関数がシリコンの伝導帯下端の仕事関数（４．０５ｅＶ）よりもずれるために好ましくない。よって、上記のようにレニウム膜中のチタン濃度は１２原子％以上、２２原子％以下とすることが好ましい。
【００６３】
その後、図６の（８）に示すように、熱処理を行う。この熱処理条件としては、例えば、雰囲気を窒素とし、処理温度を８００℃〜１１００℃、処理時間を０．００１分〜１０分に設定する。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。この熱処理によって、各ソース・ドレイン２５、２６、３５、３６、各低濃度拡散層２２、２３、３２、３３、Ｐウエル領域１３、Ｎウエル領域１４の不純物が活性化される。また、レニウム膜４９中にチタンを拡散してレニウムチタン合金化を促進させる。このようにして、ゲート溝４６にはゲート絶縁膜４８を介してレニウム膜４９からなるゲート電極２１が形成され、ゲート溝４７にはゲート絶縁膜４８を介してレニウムチタン合金膜からなるゲート電極３１が形成されて、Ｐチャネルトランジスタ３とＮチャネルトランジスタ４とが完成する。
【００６４】
上記第２の実施の形態の製造方法では、Ｐチャネルトランジスタ３のゲート電極２１とＮチャネルトランジスタ４のゲート電極３１をレニウム膜４９で形成した後、Ｎチャネルトランジスタ２のゲート電極３１に選択的にチタンを導入してレニウム膜４９をレニウムチタン合金化してレニウムチタン合金膜を形成することから、Ｐチャネルトランジスタ３のゲート電極２１とＮチャネルトランジスタ４のゲート電極３１を、レニウム膜４９の一回の成膜工程と、チタンの導入にマスクを用いるならば成膜したレニウム膜４９を埋め込むダミーゲート電極４３、４４にパターニングする際に用いるレジストマスク形成工程と併せて２回のリソグラフィー工程と、ダミーゲート電極４３、４４にパターニングする際と除去する際の２回の除去（例えばエッチング）工程とですむため、従来のようにＰチャネルトランジスタのゲート電極を形成する金属膜とＮチャネルトランジスタのゲート電極を形成する金属膜とを別々に成膜する製造方法よりも工程数が少なく簡便になる。
【００６５】
また、上記第２の実施の形態の製造方法では、Ｐチャネルトランジスタ３のゲート電極２１をレニウム膜４９で形成することから、その仕事関数は４．７５ｅＶとなる。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が近い値となるため、Ｐチャネルトランジスタ３のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、レニウム膜４９にチタンをイオン注入してレニウムチタン合金膜を形成し、このレニウムチタン合金膜をＮチャネルトランジスタ４のゲート電極３１に用いることから、その仕事関数は例えばチタンが１７原子％のとき４．１８ｅＶとなる。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、Ｎチャネルトランジスタ４のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００６６】
上記各実施の形態において記載した、ゲート絶縁膜１５、４８の材質や膜厚、レニウム膜１６、４９の成膜方法や膜厚、チタンの導入方法や導入量、トランジスタの構造等は、一例示であって、Ｐチャネルトランジスタのゲート電極の仕事関数値がシリコンの荷電子帯上端の仕事関数値に近い値であり、Ｎチャネルトランジスタのゲート電極の仕事関数値がシリコンの伝導帯下端の仕事関数値に近い値となるのであれば、適宜変更することが可能である。
【００６７】
【発明の効果】
以上、説明したように本発明の半導体装置によれば、Ｐチャネルトランジスタのゲート電極の仕事関数をシリコンの価電子帯上端に近づけることができ、Ｎチャネルトランジスタのゲート電極との仕事関数をシリコンの伝導帯下端に近づけることができるため、従来から問題となっていた金属ゲート電極の高いしきい値電圧を０．３Ｖ程度以下に低減することが可能になる。
【００６８】
本発明の半導体装置の製造方法によれば、ＮチャネルトランジスタとＰチャネルトランジスタとに仕事関数の異なる金属ゲート電極を形成する際に、レニウム膜を全面に形成した後、Ｎチャネルトランジスタの形成領域側のレニウム膜にのみ不純物を導入して合金化することによって、仕事関数を変化させている。よって、ＮチャネルトランジスタとＰチャネルトランジスタとに異種の金属を成膜する場合と比較して工程数が少なくなる。またＰチャネルトランジスタのゲート電極の仕事関数をシリコンの価電子帯上端に近づけることができ、Ｎチャネルトランジスタのゲート電極との仕事関数をシリコンの伝導帯下端に近づけることができるため、従来から問題となっていた金属ゲート電極の高いしきい値電圧を０．３Ｖ程度以下に低減することが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る第１の実施の形態を示す概略構成断面図である。
【図２】本発明の半導体装置に係る第２の実施の形態を示す概略構成断面図である。
【図３】本発明の半導体装置の製造方法に係る第１の実施の形態を示す概略構成断面図（１）〜（３）である。
【図４】本発明の半導体装置の製造方法に係る第１の実施の形態を示す概略構成断面図（４）〜（６）である。
【図５】本発明の半導体装置の製造方法に係る第２の実施の形態を示す概略構成断面図（１）〜（４）である。
【図６】本発明の半導体装置の製造方法に係る第２の実施の形態を示す概略構成断面図（５）〜（８）である。
【符号の説明】
１…Ｐチャネルトランジスタ、２…Ｎチャネルトランジスタ、２１，３１…ゲート電極
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはレニウムおよびレニウム合金を用いたゲート電極を持つ半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）のゲート電極は、一般的に多結晶シリコンを用いて形成されていた。最近では消費電力を低減したいという要求から、ＮＭＯＳトランジスタのゲート電極にはＮ型多結晶シリコンを用い、ＰＭＯＳトランジスタのゲート電極にはＰ型多結晶シリコンを用いる、いわゆるデュアルゲート構造とすることが一般的となっている。
【０００３】
上記デュアルゲート構造では、Ｐ型多結晶シリコン中に含まれるホウ素がゲート絶縁膜を通してシリコン基板に拡散する、いわゆるホウ素の突き抜けの問題が存在している。また、多結晶シリコンは、ゲート絶縁膜との界面に空乏層が必ず生じるため、ゲート絶縁膜の容量換算膜厚は実寸の膜厚よりも厚くなる。このため、デバイスの微細化のためにゲート絶縁膜を薄膜化するには、この空乏層を見込んで０．５ｎｍ〜１．０ｎｍ程度、余分に薄くする必要が生じる。このようにゲート絶縁膜を薄くすることによって、トンネルリーク電流が増加するという問題が生じてきている。
【０００４】
このような多結晶シリコンの問題を解決する方法として、ゲート電極材料として高融点金属を用いることが考えられている。金属ゲート電極には、上記ホウ素の突き抜けの問題や空乏層の発生の問題が存在しない。一方、金属ゲート電極は、しきい値電圧が多結晶シリコンゲート電極と比較して高くなるという新たな問題を持っている。
【０００５】
例えば、ゲート電極材料に窒化チタンを用いた場合には、シリコン基板表面の不純物分布を調整しても、しきい値電極は０．４Ｖ以下には下げられないことが、Nishinohara et al.,Extended Abstracts of the 2000 International Conference on Solid State Devices and Materials, B-1-4 (2000) p.46-47 に開示されている。その理由は、窒化チタンの仕事関数は４．５ｅＶ程度であり、シリコンの禁制帯のミッドギャップ付近に位置するため、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両方に対しても仕事関数差がおよそ０．５ｅＶ程度になるためである。
【０００６】
そこで、ＰＭＯＳトランジスタのゲート電極とＮＭＯＳトランジスタのゲート電極とで異なる種類の金属を用いて形成するという考え方が、例えばThe International Technology Roadmap for Semiconductors, (1999) p.128に示されている。すなわち、ＰＭＯＳトランジスタのゲート電極には仕事関数が５．０ｅＶ程度でシリコン基板の価電子帯上端付近に位置するレニウムやイリジウムを用い、ＮＭＯトランジスタのゲート電極には仕事関数が４．０ｅＶ程度のシリコン基板の伝導帯下端付近に位置するニオブやジルコニウムを用いるという考え方である。
【０００７】
【発明が解決しようとする課題】
しかしながら、ＰＭＯＳトランジスタのゲート電極とＮＭＯＳトランジスタのゲート電極とに異なる種類の金属を用いるには、それぞれのゲート電極の成膜を別工程で行わなければならない。例えば、ＮＭＯＳトランジスタのゲート絶縁膜を多結晶シリコン等のダミー膜で隠した状態で全面にＰＭＯＳトランジスダのゲート電極材料として例えばイリジウムを成膜した後、ＰＭＯＳトランジスタの形成領域以外のイリジウムを除去する。次に、ＮＭＯＳトランジスタの形成領域の前記ダミー膜を除去した後、全面にＮＭＯＳトランジスダのゲート電極材料として例えばジルコニウムを成膜する。その後、ＮＭＯＳトランジスタの形成領域以外のジルコニウムを除去する。このように、２回の成膜工程と２回のリソグラフィー（例えばマスク）工程と２回の除去（例えばエッチング）工程が必要になるので、工程数が大幅に増加して工程が大変長くなり、その形成方法も複雑で難しいものとなる。そこで、簡単な製造方法によって形成することができるような異なる種類の金属ゲート電極が求められていた。
【０００８】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【０００９】
本発明の半導体装置は、ＰチャネルトランジスタとＮチャネルトランジスタとを有する半導体装置であって、前記Ｐチャネルトランジスタのゲート電極はレニウムからなり、前記Ｎチャネルトランジスタのゲート電極はレニウムチタン合金からなるものである。
【００１０】
上記半導体装置では、Ｐチャネルトランジスタのゲート電極はレニウムからなり、その仕事関数は４．７５ｅＶとなる。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が近い値となるため、ＰＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、Ｎチャネルトランジスタのゲート電極はレニウムチタン合金からなり、その仕事関数は例えばチタンが１７原子％のとき４．１８ｅＶとなる。レニウムチタン合金の仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編II」（平５―９―３０）丸善 II−４９０に記載されている。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、ＮＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００１１】
本発明の半導体装置の製造方法は、半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極をレニウムで形成する工程と、前記Ｎチャネルトランジスタのゲート電極に選択的にチタンを導入してレニウムチタン合金化する工程とを備えた製造方法である。
【００１２】
上記半導体装置の製造方法では、Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極をレニウムで形成する工程と、前記Ｎチャネルトランジスタのゲート電極に選択的にチタンを導入してレニウムチタン合金化する工程を有することから、Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を、レニウムの一回の成膜工程と、チタンの導入にマスクを用いるならば成膜したレニウムをゲート電極にパターニングする際に用いるレジストマスク形成工程と併せて２回のリソグラフィー工程と、成膜したレニウムをゲート電極にパターニングする一回の除去（例えばエッチング）工程とですむため、工程数が少なく簡便になる。
【００１３】
【発明の実施の形態】
本発明の半導体装置に係る第１の実施の形態を、図１の概略構成断面図によって説明する。
【００１４】
図１に示すように、シリコン基板１１には、Ｐチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２が、例えばＳＴＩ（Shallow Trench Isolation ）技術により形成されている。この素子分離領域１２はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成されたものであってもよい。上記Ｎチャネルトランジスタの形成領域にはＰウエル１３が形成され、上記Ｐチャネルトランジスタの形成領域にはＮウエル１４が形成されている。また、上記Ｐウエル１３およびＮウエル１４の上層にはしきい値電圧を調整するための不純物が導入されている。
【００１５】
上記シリコン基板１１上には、ゲート絶縁膜１５が、例えば２．５ｎｍの厚さの酸化シリコン膜で形成されている。さらに、上記Ｐチャネルトランジスタの形成領域における上記シリコン基板１１上には上記ゲート絶縁膜１５を介してゲート電極２１が、例えば１００ｎｍの厚さのレニウム膜で形成されている。また、Ｎチャネルトランジスタの形成領域における上記シリコン基板１１上には上記ゲート絶縁膜１５を介してゲート電極３１が形成されている。このゲート電極３１は、例えば前記ゲート電極２１と同一層のレニウム膜に、チタンが１２原子％以上、２２原子％以下となるように導入されたものからなる。このチタンの導入方法は、例えばイオン注入法による。
【００１６】
上記チタン濃度は、１２原子％よりも低い場合および２２原子％よりも高い場合にはレニウムチタン合金の仕事関数がシリコンの伝導帯下端の仕事関数（４．０５ｅＶ）よりもずれるために好ましくない。よって、上記のようにレニウム膜中のチタン濃度は１２原子％以上、２２原子％以下とすることが好ましい。
【００１７】
上記ゲート電極２１の両側における上記Ｎウエル領域１４上層にはＰチャネルトランジスタの低濃度拡散層２２、２３が形成されている。また上記ゲート電極２１の側壁にはサイドウォール２４が、例えば窒化シリコン膜で形成されている。さらに上記ゲート電極２１の両側における上記Ｎウエル領域１４上層には、上記低濃度拡散層２２、２３を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６が形成されている。
【００１８】
一方、上記ゲート電極３１の両側における上記Ｐウエル領域１３上層にはＮチャネルトランジスタの低濃度拡散層３２、３３が形成されている。また上記ゲート電極３１の各側壁にはサイドウォール３４が、例えば窒化シリコン膜で形成されている。さらに上記ゲート電極３１の両側における上記Ｐウエル領域１３上層には、上記低濃度拡散層３２、３３を介してＰチャネルトランジスタのソース・ドレイン拡散層３５、３６が形成されている。
【００１９】
上記の如く、Ｐチャネルトランジスタ１とＮチャネルトランジスタ２とが形成されている。
【００２０】
上記半導体装置では、Ｐチャネルトランジスタ１のゲート電極２１はレニウムからなり、その仕事関数は４．７５ｅＶとなる。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が近い値となるため、Ｐチャネルトランジスタ１のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、Ｎチャネルトランジスタ２のゲート電極３１はレニウムチタン合金からなり、その仕事関数は例えばチタンが１７原子％のとき４．１８ｅＶとなる。レニウムチタン合金の仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編II」（平５―９―３０）丸善 II−４９０に記載されている。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、Ｎチャネルトランジスタ２のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００２１】
次に、本発明の半導体装置に係る第２の実施の形態を、図２の概略構成断面図によって説明する。図２では、前記図１によって説明した構成部品と同様のものには同一符号を付与する。
【００２２】
図２に示すように、シリコン基板１１には、Ｐチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２が、例えばＳＴＩ（Shallow Trench Isolation ）技術により形成されている。この素子分離領域１２はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成されたものであってもよい。上記Ｎチャネルトランジスタの形成領域にはＰウエル１３が形成され、上記Ｐチャネルトランジスタの形成領域にはＮウエル１４が形成されている。また、上記Ｐウエル１３およびＮウエル１４の上層にはしきい値電圧を調整するための不純物が導入されている。
【００２３】
上記シリコン基板１１上には層間絶縁膜４５が、例えば酸化シリコン膜で形成されている。Ｐチャネルトランジスタの形成領域およびＮチャネルトランジスタの形成領域における上記層間絶縁膜４５には、ゲート溝４６、４７が形成されている。各ゲート溝４６、４７の側壁はサイドウォール２４、３４で形成されている。また各ゲート溝４６、４７の内面にはゲート絶縁膜４８を例えば７ｎｍの厚さの酸化アルミニウム膜で形成されている。さらにＰチャネルトランジスタの形成領域のゲート溝４６には上記ゲート絶縁膜４８を介してレニウム膜４９からなるゲート電極２１が形成されている。また、Ｎチャネルトランジスダの形成領域のゲート溝４７には、上記ゲート絶縁膜４８を介してゲート電極３１が形成されている。このゲート電極３１は、例えば前記ゲート電極２１と同一層のレニウム膜４９に、チタンが１２原子％以上、２２原子％以下となるように導入したものからなる。このチタンの導入方法は、例えばイオン注入法による。
【００２４】
上記チタン濃度は、１２原子％よりも低い場合および２２原子％よりも高い場合にはレニウムチタン合金の仕事関数がシリコンの伝導帯下端の仕事関数（４．０５ｅＶ）よりもずれるために好ましくない。よって、上記のようにレニウム膜中のチタン濃度は１２原子％以上、２２原子％以下とすることが好ましい。
【００２５】
上記ゲート電極２１の両側における上記Ｎウエル領域１４上層にはＰチャネルトランジスタの低濃度拡散層２２、２３が形成されている。さらに上記ゲート電極２１の両側における上記Ｎウエル領域１４上層には、上記低濃度拡散層２２、２３を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６が形成されている。
【００２６】
一方、上記ゲート電極３１の両側における上記Ｐウエル領域１３上層にはＮチャネルトランジスタの低濃度拡散層３２、３３が形成されている。さらに上記ゲート電極３１の両側における上記Ｐウエル領域１３上層には、上記低濃度拡散層３２、３３を介してＰチャネルトランジスタのソース・ドレイン拡散層３５、３６が形成されている。
【００２７】
上記の如く、Ｐチャネルトランジスタ３とＮチャネルトランジスタ４とが形成されている。
【００２８】
上記第２の実施の形態においても前記第１の実施の形態と同様の作用、効果が得られる。
【００２９】
本発明の半導体装置の製造方法に係る第１の実施の形態を、図３、図４の概略構成断面図によって説明する。図３、図４では、前記図１によって説明した構成部品と同様のものには同一符号を付与する。
【００３０】
図３の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２を、例えばＳＴＩ（Shallow Trench Isolation ）技術により形成する。この素子分離領域１２はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成することも可能である。次いで、Ｎチャネルトランジスタの形成領域にＰウエル１３を形成し、Ｐチャネルトランジスタの形成領域にＮウエル１４を形成する。これらＰウエル１３、Ｎウエル１４は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により形成することができる。
【００３１】
次いでＰウエル１３およびＮウエル１４にしきい値電圧を調整するために不純物を導入する。この不純物導入は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により行うことができる。次に、図３の（２）に示すように、シリコン基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５は、窒素希釈のパイロジェニック酸化法により、例えば７５０℃の酸化雰囲気で２．５ｎｍの厚さの酸化シリコン膜を成膜して形成する。
【００３２】
次いで、図３の（３）に示すように、ＰＶＤ（Physical Vapor Deposition ）法により、上記処理を行ったシリコン基板１１上にレニウム膜１６を例えば１００ｎｍの厚さに形成する。続いて、塗布法により上記レニウム膜１６上にレジスト膜１７を形成する。その後リソグラフィー技術によりＮチャネルトランジスタの形成領域上に開口部が形成されるように上記レジスト膜を露光した後、現像、ベーキング等を行ってレジストマスクにパターニングする。このパターニングされたレジスト膜１７をマスクに用いてイオン注入法によりチタンをＮチャネルトランジスダの形成領域上の上記レニウム膜に導入する。このイオン注入法では、レニウム膜１６中のチタン濃度が１２原子％以上、２２原子％以下となるように、例えばドーズ量を６×１０14／ｃｍ2 以上、１．１×１０15／ｃｍ2 以下となるようにイオン注入を行う。
【００３３】
上記チタン濃度は、１２原子％よりも低い場合および２２原子％よりも高い場合にはレニウムチタン合金の仕事関数がシリコンの伝導帯下端の仕事関数（４．０５ｅＶ）よりもずれるために好ましくない。よって、上記のようにレニウム膜中のチタン濃度は１２原子％以上、２２原子％以下とすることが好ましい。
【００３４】
その後、上記レジスト膜１７を除去した後、熱処理を行い、Ｎチャネルトランジスタ形成領域上のレニウム膜をレニウムチタン合金化して、レニウムチタン合金膜１８を形成する。この熱処理では、例えば雰囲気を窒素とし、処理温度を８００℃〜１１００℃、処理時間を０．００１分〜１０分に設定する。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。また、この熱処理は後に行う不純物の活性化熱処理と兼ねることも可能である。その場合にはここで上記合金化の熱処理を行わなくてもよい。
【００３５】
次いで、塗布法により上記レニウム膜１６上にレジスト膜を形成した後、通常のリソグラフィー技術によりレジスト膜を加工して、ゲート電極を形成するためのレジストパターン（図示せず）を形成する。続いてこのレジストパターンをマスクに用いたエッチング、例えば反応性イオンエッチング（ＲＩＥ）によって、上記レニウム膜１６およびレニウムチタン合金膜１８をパターニングして、図４の（４）に示すように、レニウム膜１６でＰチャネルトランジスタのゲート電極２１を形成し、レニウムチタン合金膜１８でＮチャネルトランジスタのゲート電極３１を形成する。その後、エッチングマスクに用いた上記レジストパターンを除去する。
【００３６】
次いで、図４の（５）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極２１をマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタの低濃度拡散層２２、２３を形成する。その後、上記レジスト膜を除去する。
【００３７】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極３１をマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタの低濃度拡散層３２、３３を形成する。その後、上記レジスト膜を除去する。
【００３８】
なお、上記低濃度拡散層２２、２３と上記低濃度拡散層３２、３３の形成はどちらを先に行っても差し支えはない。
【００３９】
次いで、上記ゲート電極２１、３１を覆う状態に絶縁膜を例えば化学的気相成長法により窒化シリコンを堆積して形成した後、その絶縁膜をエッチバックして、上記ゲート電極２１、３１の各側壁にサイドウォール２４、３４を形成する。
【００４０】
次いで、図４の（６）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極２１と上記サイドウォール２４とをマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタのソース・ドレイン拡散層２５、２６を、ゲート電極２１の両側における上記Ｎウエル領域１４に上記低濃度拡散層２２，２３を介して形成する。その後、上記レジスト膜を除去する。
【００４１】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極３１と上記サイドウォール３４とをマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタのソース・ドレイン拡散層３５、３６を、ゲート電極３１の両側における上記Ｐウエル領域１３に上記低濃度拡散層３２、３３を介して形成する。
その後、上記レジスト膜を除去する。
【００４２】
なお、上記ソース・ドレイン拡散層２５、２６と上記ソース・ドレイン拡散層３５、３６の形成はどちらを先に行っても差し支えはない。
【００４３】
その後、不純物の活性化の熱処理を行う。この熱処理によって、各ソース・ドレイン２５，２６，３５，３６、各低濃度拡散層２２，２３，３２，３３、Ｐウエル領域１３、Ｎウエル領域１４の不純物が活性化される。この熱処理条件としては、例えば、雰囲気を窒素とし、処理温度を８００℃〜１１００℃、処理時間を０．００１分〜１０分に設定する。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。また、レニウム膜１６へのチタンのイオン注入後に熱処理を行っていない場合には、上記活性化のための熱処理によって、レニウム膜１６中にチタンを拡散してレニウムチタン合金化を促進させることも可能である。このようにして、Ｐチャネルトランジスタ１とＮチャネルトランジスタ２とが完成する。
【００４４】
上記第１の実施の形態の製造方法では、Ｐチャネルトランジスタ１のゲート電極２１とＮチャネルトランジスタ２のゲート電極３１をレニウム膜１６で形成した後、Ｎチャネルトランジスタ２のゲート電極３１に選択的にチタンを導入してレニウム膜１６をレニウムチタン合金化してレニウムチタン合金膜１８を形成することから、Ｐチャネルトランジスタ１のゲート電極２１とＮチャネルトランジスタ２のゲート電極３１を、レニウム膜１６の一回の成膜工程と、チタンの導入にマスクを用いるならば成膜したレニウム膜１６をゲート電極２１、３１にパターニングする際に用いるレジストマスク形成工程と併せて２回のリソグラフィー工程と、成膜したレニウム膜１６をゲート電極２１、３１にパターニングする一回の除去（例えばエッチング）工程とですむため、工程数が少なく簡便になる。
【００４５】
また、上記第１の実施の形態の製造方法では、Ｐチャネルトランジスタ１のゲート電極２１をレニウム膜１６で形成することから、その仕事関数は４．７５ｅＶとなる。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が近い値となるため、Ｐチャネルトランジスタ１のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、レニウム膜１６にチタンをイオン注入してレニウムチタン合金膜１８を形成し、このレニウムチタン合金膜１８をＮチャネルトランジスタ２のゲート電極３１に用いることから、その仕事関数は例えばチタンが１７原子％のとき４．１８ｅＶとなる。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、Ｎチャネルトランジスタ２のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００４６】
次に、本発明の半導体装置の製造方法に係る第２の実施の形態を、図５、図６の概略構成断面図によって説明する。図５、図６では、前記図２によって説明した構成部品と同様のものには同一符号を付与する。
【００４７】
図５の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２を、例えばＳＴＩ（Shallow Trench Isolation ）技術により形成する。この素子分離領域１２はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成することも可能である。次いで、Ｎチャネルトランジスタの形成領域にＰウエル１３を形成し、Ｐチャネルトランジスタの形成領域にＮウエル１４を形成する。これらＰウエル１３、Ｎウエル１４は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により形成することができる。
【００４８】
次いでＰウエル１３およびＮウエル１４にしきい値電圧を調整するために不純物を導入する。この不純物導入は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により行うことができる。次に、図５の（２）に示すように、シリコン基板１１上にダミーゲート絶縁膜４１を例えば１０ｎｍの厚さの酸化シリコン膜で形成する。次いで、例えば化学的気相成長法によって、ダミーゲート電極膜４２を例えば１００ｎｍの多結晶シリコン膜で形成する。
【００４９】
次に、塗布法により上記ダミーゲート電極膜４２上にレジスト膜を形成した後、通常のリソグラフィー技術によりレジスト膜を加工して、ダミーゲート電極を形成するためのレジストパターン（図示せず）を形成する。続いてこのレジストパターンをマスクに用いたエッチング、例えば反応性イオンエッチング（ＲＩＥ）によって、上記ダミーゲート電極膜４２をパターニングして、図５の（３）に示すように、ダミーゲート電極膜４２でＰチャネルトランジスタのダミーゲート電極４３とＮチャネルトランジスタのダミーゲート電極４４とを形成する。その後、エッチングマスクに用いた上記レジストパターンを除去する。
【００５０】
次いで、図５の（４）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４３をマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタの低濃度拡散層２２、２３を形成する。その後、上記レジスト膜を除去する。
【００５１】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４４をマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタの低濃度拡散層３２、３３を形成する。その後、上記レジスト膜を除去する。
【００５２】
なお、上記低濃度拡散層２２、２３と上記低濃度拡散層３２、３３の形成はどちらを先に行っても差し支えはない。
【００５３】
次いで、全面に絶縁膜形成した後、その絶縁膜をエッチバックして、上記ダミーゲート電極４３、４４の各側壁にサイドウォール２４、３４を形成する。上記絶縁膜は、例えば化学的気相成長法により窒化シリコンを堆積して形成する。
【００５４】
次いで、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４３と上記サイドウォール２４とをマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、ダミーゲート電極４３の両側における上記Ｎウエル領域１４に上記低濃度拡散層２２、２３を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６を形成する。その後、上記レジスト膜を除去する。
【００５５】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４４と上記サイドウォール３４とをマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、ダミーゲート電極４４の両側における上記Ｐウエル領域１３に上記低濃度拡散層３２、３３を介してＮチャネルトランジスタのソース・ドレイン拡散層３５、３６を形成する。その後、上記レジスト膜を除去する。
【００５６】
なお、上記ソース・ドレイン拡散層２５、２６と上記ソース・ドレイン拡散層３５、３６の形成はどちらを先に行っても差し支えはない。
【００５７】
次に、化学的気相成長法によって上記ダミーゲート電極４３、４４を覆うように層間絶縁膜４５を例えば酸化シリコン膜で形成する。この層間絶縁膜４５は少なくとも上記ダミーゲート電極４３、４４よりも高く形成される。
【００５８】
その後、図６の（５）に示すように、平坦化技術によって上記層間絶縁膜４５表面を平坦化するとともに上記ダミーゲート電極４３、４４〔前記図６の（４）参照〕の上部を露出させる。この平坦化技術としては、例えば化学的機械研磨を用いることができる。もしくはエッチング法によってもよい。次いで、上記ダミーゲート電極４３、４４〔前記図６の（４）参照〕およびその下部のダミーゲート絶縁膜４１を例えばエッチングにより除去して、ゲート溝４６、４７を形成する。このダミーゲート絶縁膜４１のエッチングでは層間絶縁膜４５の上層もエッチングされる。
【００５９】
次に、図６の（６）に示すように、ＰＶＤ（Physical Vapor Deposition ）法によって、上記ゲート溝４６、４７の内面にゲート絶縁膜４８を例えば酸化アルミニウムを７ｎｍの厚さに堆積して形成する。このとき、層間絶縁膜４５上にもゲート絶縁膜４８が形成される。さらにＰＶＤ法によって、上記ゲート溝４６、４７を埋め込むようにレニウム膜４９を形成する。
【００６０】
次いで、図６の（７）に示すように、化学的機械研磨によって上記層間絶縁膜４５上に形成されている上記レニウム膜４９および上記ゲート絶縁膜４８〔前記図６の（６）参照〕を除去する。このようにして、ゲート溝４６、４７内にゲート絶縁膜４８を介してレニウム膜４９が埋め込まれる。
【００６１】
続いて、塗布法により上記層間絶縁膜４５上にレジスト膜５０を形成する。その後リソグラフィー技術によりＮチャネルトランジスタの形成領域上に開口部５１が形成されるように上記レジスト膜５０を露光した後、現像、ベーキング等を行ってレジストマスクにパターニングする。このパターニングされたレジスト膜５０をマスクに用いてイオン注入法によりチタンをＮチャネルトランジスダの形成領域上の上記レニウム膜４９に導入する。このイオン注入法では、レニウム膜１６中のチタン濃度が１２原子％以上、２２原子％以下となるように、例えばドーズ量を６×１０14／ｃｍ2 以上、１．１×１０15／ｃｍ2 以下となるようにイオン注入を行う。
【００６２】
上記チタン濃度は、１２原子％よりも低い場合および２２原子％よりも高い場合にはレニウムチタン合金の仕事関数がシリコンの伝導帯下端の仕事関数（４．０５ｅＶ）よりもずれるために好ましくない。よって、上記のようにレニウム膜中のチタン濃度は１２原子％以上、２２原子％以下とすることが好ましい。
【００６３】
その後、図６の（８）に示すように、熱処理を行う。この熱処理条件としては、例えば、雰囲気を窒素とし、処理温度を８００℃〜１１００℃、処理時間を０．００１分〜１０分に設定する。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。この熱処理によって、各ソース・ドレイン２５、２６、３５、３６、各低濃度拡散層２２、２３、３２、３３、Ｐウエル領域１３、Ｎウエル領域１４の不純物が活性化される。また、レニウム膜４９中にチタンを拡散してレニウムチタン合金化を促進させる。このようにして、ゲート溝４６にはゲート絶縁膜４８を介してレニウム膜４９からなるゲート電極２１が形成され、ゲート溝４７にはゲート絶縁膜４８を介してレニウムチタン合金膜からなるゲート電極３１が形成されて、Ｐチャネルトランジスタ３とＮチャネルトランジスタ４とが完成する。
【００６４】
上記第２の実施の形態の製造方法では、Ｐチャネルトランジスタ３のゲート電極２１とＮチャネルトランジスタ４のゲート電極３１をレニウム膜４９で形成した後、Ｎチャネルトランジスタ２のゲート電極３１に選択的にチタンを導入してレニウム膜４９をレニウムチタン合金化してレニウムチタン合金膜を形成することから、Ｐチャネルトランジスタ３のゲート電極２１とＮチャネルトランジスタ４のゲート電極３１を、レニウム膜４９の一回の成膜工程と、チタンの導入にマスクを用いるならば成膜したレニウム膜４９を埋め込むダミーゲート電極４３、４４にパターニングする際に用いるレジストマスク形成工程と併せて２回のリソグラフィー工程と、ダミーゲート電極４３、４４にパターニングする際と除去する際の２回の除去（例えばエッチング）工程とですむため、従来のようにＰチャネルトランジスタのゲート電極を形成する金属膜とＮチャネルトランジスタのゲート電極を形成する金属膜とを別々に成膜する製造方法よりも工程数が少なく簡便になる。
【００６５】
また、上記第２の実施の形態の製造方法では、Ｐチャネルトランジスタ３のゲート電極２１をレニウム膜４９で形成することから、その仕事関数は４．７５ｅＶとなる。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が近い値となるため、Ｐチャネルトランジスタ３のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、レニウム膜４９にチタンをイオン注入してレニウムチタン合金膜を形成し、このレニウムチタン合金膜をＮチャネルトランジスタ４のゲート電極３１に用いることから、その仕事関数は例えばチタンが１７原子％のとき４．１８ｅＶとなる。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、Ｎチャネルトランジスタ４のしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００６６】
上記各実施の形態において記載した、ゲート絶縁膜１５、４８の材質や膜厚、レニウム膜１６、４９の成膜方法や膜厚、チタンの導入方法や導入量、トランジスタの構造等は、一例示であって、Ｐチャネルトランジスタのゲート電極の仕事関数値がシリコンの荷電子帯上端の仕事関数値に近い値であり、Ｎチャネルトランジスタのゲート電極の仕事関数値がシリコンの伝導帯下端の仕事関数値に近い値となるのであれば、適宜変更することが可能である。
【００６７】
【発明の効果】
以上、説明したように本発明の半導体装置によれば、Ｐチャネルトランジスタのゲート電極の仕事関数をシリコンの価電子帯上端に近づけることができ、Ｎチャネルトランジスタのゲート電極との仕事関数をシリコンの伝導帯下端に近づけることができるため、従来から問題となっていた金属ゲート電極の高いしきい値電圧を０．３Ｖ程度以下に低減することが可能になる。
【００６８】
本発明の半導体装置の製造方法によれば、ＮチャネルトランジスタとＰチャネルトランジスタとに仕事関数の異なる金属ゲート電極を形成する際に、レニウム膜を全面に形成した後、Ｎチャネルトランジスタの形成領域側のレニウム膜にのみ不純物を導入して合金化することによって、仕事関数を変化させている。よって、ＮチャネルトランジスタとＰチャネルトランジスタとに異種の金属を成膜する場合と比較して工程数が少なくなる。またＰチャネルトランジスタのゲート電極の仕事関数をシリコンの価電子帯上端に近づけることができ、Ｎチャネルトランジスタのゲート電極との仕事関数をシリコンの伝導帯下端に近づけることができるため、従来から問題となっていた金属ゲート電極の高いしきい値電圧を０．３Ｖ程度以下に低減することが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る第１の実施の形態を示す概略構成断面図である。
【図２】本発明の半導体装置に係る第２の実施の形態を示す概略構成断面図である。
【図３】本発明の半導体装置の製造方法に係る第１の実施の形態を示す概略構成断面図（１）〜（３）である。
【図４】本発明の半導体装置の製造方法に係る第１の実施の形態を示す概略構成断面図（４）〜（６）である。
【図５】本発明の半導体装置の製造方法に係る第２の実施の形態を示す概略構成断面図（１）〜（４）である。
【図６】本発明の半導体装置の製造方法に係る第２の実施の形態を示す概略構成断面図（５）〜（８）である。
【符号の説明】
１…Ｐチャネルトランジスタ、２…Ｎチャネルトランジスタ、２１，３１…ゲート電極
Claims (6)
- ＰチャネルトランジスタとＮチャネルトランジスタとを有する半導体装置であって、
前記Ｐチャネルトランジスタのゲート電極はレニウムからなり、
前記Ｎチャネルトランジスタのゲート電極はレニウムチタン合金からなる
ことを特徴とする半導体装置。 - 前記レニウムチタン合金はレニウムに１２原子％以上２２原子％以下のチタンを添加したものからなる
ことを特徴とする請求項１記載の半導体装置。 - 前記レニウムチタン合金はレニウムに１２原子％以上２２原子％以下のチタンをイオン注入したものからなる
ことを特徴とする請求項１記載の半導体装置。 - 半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極をレニウムで形成する工程と、
前記Ｎチャネルトランジスタのゲート電極に選択的にチタンを導入してレニウムチタン合金化する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 前記レニウムチタン合金はレニウムに１２原子％以上２２原子％以下のチタンを添加して形成される
ことを特徴とする請求項４記載の半導体装置の製造方法。 - 前記レニウムチタン合金はレニウムに１２原子％以上２２原子％以下のチタンをイオン注入して形成される
ことを特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001112206A JP4538978B2 (ja) | 2001-04-11 | 2001-04-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001112206A JP4538978B2 (ja) | 2001-04-11 | 2001-04-11 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002313943A JP2002313943A (ja) | 2002-10-25 |
| JP4538978B2 true JP4538978B2 (ja) | 2010-09-08 |
Family
ID=18963661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001112206A Expired - Fee Related JP4538978B2 (ja) | 2001-04-11 | 2001-04-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4538978B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4300017B2 (ja) * | 2002-11-12 | 2009-07-22 | 富士通株式会社 | 半導体装置の製造方法 |
| KR100937650B1 (ko) | 2002-12-30 | 2010-01-19 | 동부일렉트로닉스 주식회사 | 반도체 장치의 트랜지스터 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000252370A (ja) * | 1999-03-01 | 2000-09-14 | Nec Corp | 相補型集積回路とその製造方法 |
| JP2000315789A (ja) * | 1999-04-30 | 2000-11-14 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2001
- 2001-04-11 JP JP2001112206A patent/JP4538978B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000252370A (ja) * | 1999-03-01 | 2000-09-14 | Nec Corp | 相補型集積回路とその製造方法 |
| JP2000315789A (ja) * | 1999-04-30 | 2000-11-14 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002313943A (ja) | 2002-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59138379A (ja) | 半導体装置の製造方法 | |
| JP2000332237A (ja) | 半導体装置の製造方法 | |
| US5296387A (en) | Method of providing lower contact resistance in MOS transistor structures | |
| US7015107B2 (en) | Method of manufacturing semiconductor device | |
| US5924001A (en) | Ion implantation for preventing polycide void | |
| US6670226B2 (en) | Planarizing method for fabricating gate electrodes | |
| TWI492278B (zh) | Manufacturing method of semiconductor device | |
| JP4538978B2 (ja) | 半導体装置およびその製造方法 | |
| US6110788A (en) | Surface channel MOS transistors, methods for making the same, and semiconductor devices containing the same | |
| US6040238A (en) | Thermal annealing for preventing polycide void | |
| JP2004228547A (ja) | 半導体装置およびその製造方法 | |
| JP3166911B2 (ja) | 半導体装置の製造方法 | |
| JP2000353670A (ja) | 半導体装置の製造方法 | |
| JP4146121B2 (ja) | 半導体装置の製造方法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JP2850813B2 (ja) | 半導体装置の製造方法 | |
| JP2746100B2 (ja) | 半導体装置の製造方法 | |
| JP3348071B2 (ja) | 半導体装置の製造方法 | |
| JP3855638B2 (ja) | 半導体装置の製造方法 | |
| JP3060948B2 (ja) | 半導体装置の製造方法 | |
| JPH113935A (ja) | 半導体装置およびその製造方法 | |
| JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
| KR100514516B1 (ko) | 듀얼 게이트 절연막 제조 방법 | |
| JPH04246862A (ja) | 半導体集積回路及び半導体集積回路製造方法 | |
| TWI451531B (zh) | 降低閘極漏電流並控制啟始電壓偏移量之方法及互補式金氧半導體裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080129 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20091009 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091027 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100524 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100601 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100614 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |