TWI451531B - 降低閘極漏電流並控制啟始電壓偏移量之方法及互補式金氧半導體裝置 - Google Patents

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降低閘極漏電流並控制啟始電壓偏移量之方法及互補式金氧半導體裝置
本發明有關一種互補式金氧半導體(complementary metal-oxide-semiconductor，CMOS)裝置技術，特別是有關一種降低互補式金氧半導體裝置之閘極漏電流並控制啟始電壓(threshold voltage，Vt)偏移量(shift)之方法，及利用此方法所製得之互補式金氧半導體裝置。
隨著MOS(metal-oxide-semiconductor，MOS)裝置小型化，閘極介電層已縮小許多，但當閘極介電層厚度一直在變薄時，其閘極漏電流卻有增加的趨勢。因此，發展出藉由去偶合電漿氮化(decoupled plasma nitridation，DPN)處理而在SiON閘極介電層增加氮化物含量的技術，可製得薄而且具低漏電流的閘極介電層。換言之，可利用DPN處理以增進超薄閘極介電層的堅實性，不但可更有效地減少閘極之漏電流，亦能提供較佳之硼阻斷功能。但是，SiON閘極介電層的高氮化物含量，會使得N型MOS(NMOS)或P型MOS(PMOS)電晶體的Vt嚴重偏移。為抑制此Vt的偏移，曾有許多解決方法提出，例如，在沉積多晶矽閘極之後，藉由進行佈植製程植入氟離子，以抑制Vt的偏移。
在其他方面，美國專利第6,358,865號則揭示一種將氟植入矽晶格中，再進行氧化，例如利用熱氧化製程，以形成氧化區，例如場氧化區(field oxide region)。氧化區的成長可依氟的植入的量、植入深度、及植入能量而定，因此控制此等因素則可獲得所欲的氧化區的厚度。進一步，將具有氟植入的區域與沒有氟植入的區域一起進行氧化，同時形成氧化區，如此，可同時獲得厚度不同的氧化區，例如有氟植入的區域生成厚度厚的氧化區，可做為場氧化區；而閘極氧化層的預定區並不植入氟，同時生成的薄的氧化層。其並未討論與降低閘極漏電流或佈植氟以抑制Vt偏移的相關議題。
雖然習知進行佈植製程植入氟離子，以抑制Vt的偏移，但是，本發明之發明人發現此方法引起新的問題，即，PMOS電晶體的閘極介電層的等效氧化層厚度(equivalent oxide thickness，EOT)與NMOS電晶體的閘極介電層的等效氧化層厚度之間的差異，會隨著氟離子植入的量的增加而增加。因此，仍需一種新穎的方法以降低閘極漏電流及控制Vt，特別是在45nm節點或更小的技術領域中更是需要。
本發明之主要目的是提供一種降低閘極漏電流並控制Vt偏移量之方法，可有效降低因極薄的閘極介電層所可能導致的閘極漏電流，並抑制因閘極介電層氮化所導致的Vt偏移，同時可解決PMOS電晶體與NMOS電晶體的等效氧化層厚度差異的問題。
依據本發明之降低閘極漏電流並控制Vt偏移量之方法，包含有下述步驟。首先，提供一半導體基底，半導體基底具有一PMOS區及一NMOS區。於半導體基底上形成一閘極介電層。於閘極介電層上形成一閘極材料層。進行一第一離子佈植製程，以於PMOS區與NMOS區的閘極介電層內或半導體基底內植入選自氟離子及碳離子所組成之組群之至少一者。形成一遮罩層覆蓋PMOS區，而進行一第二離子佈植製程，以於NMOS區之閘極介電層內或半導體基底內植入選自氟離子及碳離子所組成之組群之至少一者。
依據本發明之另一方面，提供一種互補式金氧半導體裝置，其包含有：一半導體基底，其具有一PMOS區及一NMOS區；一第一閘極介電層及一第二閘極介電層分別位於PMOS區及NMOS區之半導體基底上；及一第一閘極結構及一第二閘極結構分別位於第一閘極介電層及第二閘極介電層上；其中，第一閘極介電層及其下方之半導體基底一起包含有一第一濃度的一第一摻質，第二閘極介電層及其下方之半導體基底一起包含有一第二濃度的一第二摻質，第一摻質與第二摻質各獨立的選自氟離子及碳離子所組成之組群之至少一者，及第一濃度與第二濃度不相同。
本發明之特徵在於PMOS區及NMOS區上同時進行一次的佈植製程，再僅於NMOS區上進行第二次佈植製程，如此，PMOS區及NMOS區所得到的佈植劑量即不相同，使得NMOS區的佈植劑量大於PMOS區的佈植劑量，因此，在製造具低漏電流或沒有漏電流的CMOS時，在解決閘極氧化層的DPN處理所致的Vt偏移問題的同時，能對NMOS電晶體與PMOS電晶體的等效氧化層厚度差異提供補償。
請一起參閱第1至3圖，其分別顯示依據本發明之降低閘極漏電流並控制Vt偏移量之方法之流程圖及截面示意圖。如圖所示，依據本發明之降低閘極漏電流並控制Vt偏移量之方法，包含有步驟102、104、106、108、及110。
請參閱第1及2圖，步驟102是提供一半導體基底10，其具有一PMOS區202及一NMOS區204。半導體基底可為矽晶圓、絕緣層覆矽(silicon on insulator，SOI)，氧化鋁覆矽(silicon on sapphire，SOS)，氧化鋯覆矽(silicon on zirconia，SOZ)、經摻雜或未經摻雜的半導體、半導體基底支撐的矽磊晶層等等。半導體並不限於矽，亦可為矽-鍺、鍺、或砷化鍺。(100)、(111)的晶面均可。PMOS區202的半導體基底可進一步包括一N井，NMOS區204的半導體基底可進一步包括一P井。
步驟104是於半導體基底10上形成一閘極介電層12。閘極介電層12的材料並無特別限制，可為例如氧化矽或SiON，其可進一步經過一DPN處理而將氮離子植入閘極氧化層中。利用DPN處理，加上退火製程，可產生等效氧化層厚度例如小於11埃(angstrom，)的氧化層。或者，直接使用一具有高介電常數(High-K)之介電材料，例如氧化鉿(HfO2 )介電材料、HfO2 SiN介電材料、或HfsiON介電材料，製造閘極介電層12。如此可製造極薄的閘極介電層，以適用在45nm或以下的半導體裝置與製程。
步驟106是於閘極介電層12上形成一閘極材料層14。閘極材料層14可為例如多晶矽層。可利用習知之沉積方法形成。厚度可依所需而定。
步驟108是進行一第一離子佈植製程302，無須形成圖案化光阻，而以全面性於PMOS區與NMOS區的閘極介電層12內或半導體基底10內植入選自氟離子及碳離子所組成之組群之至少一者。例如植入於閘極介電層12與半導體基底10之界面及其附近的位置，但不限於此。由於進行第一離子佈植製程時，閘極材料層14已形成於閘極介電層12上，所佈植的氟離子或碳離子需能穿過此層以到達閘極介電層12內或半導體基底10內。氟離子佈植所使用的佈植能量可為例如15KeV，可依閘極材料層14厚度而定，佈植劑量可為例如2×1015 至3×1015 原子/cm2 。碳離子佈植所使用的佈植能量亦可依閘極材料層14厚度而定。因此，在經過第一離子佈植製程之後，閘極介電層12或半導體基底10內可含有氟離子、或碳離子、或其二者。氟離子可為例如F+ 。碳離子可為例如C+ 。
然後，請參閱第1及3圖，步驟110是先形成一遮罩層16覆蓋PMOS區202，再進行一第二離子佈植製程304，以於NMOS區204之閘極介電層12內或半導體基底10內植入選自氟離子及碳離子所組成之組群之至少一者。如此，使得只有NMOS區204之閘極介電層12內或半導體基底10內再一次被佈植氟離子、或碳離子、或其二者，PMOS區則因遮罩層的遮蓋而不會被佈植。於第二離子佈植製程中，若使用氟離子，其佈植能量可為例如15KeV，可依閘極材料層14厚度而定，佈植劑量可為例如1×1015 至2×1015 原子/cm2 ；若使用碳離子，其佈植能量可依閘極材料層14厚度而定。氟離子可為例如F+ 。碳離子可為例如C+ 。第二離子佈植製程所使用的離子可與第一離子佈植製程所使用的離子相同或不同。第二離子佈植的位置可與第一離子佈植的位置儘量相同。
在進行第二離子佈植製程後，NMOS區204之閘極介電層12內或半導體基底10內最後所得的佈植物的濃度A，會比在PMOS區202之閘極介電層12內或半導體基底10內最後所得的佈植物的濃度B為高。NMOS區與PMOS區的濃度A及B的差可依NMOS區閘極氧化層厚度與PMOS區閘極氧化層厚度來決定。例如，於本發明的一實例中，在NMOS區每增加1×1015 原子/cm2 的氟離子佈植劑量，可對應提高6.7mV的Vt值；而在PMOS區每增加1×1015 原子/cm2 的氟離子佈植劑量，可對應提高20mV的Vt值。因此，經過適當的調整第一離子佈植製程的佈植劑量與第二離子佈植製程的佈植劑量的差，可有效的對等效氧化層厚度做補償。例如，可使濃度A較佳較濃度B高約1×1015 原子/cm2 至2×1015 原子/cm2 ，以適當的補償NMOS區較低的等效氧化層厚度。
遮罩層16可為例如光阻層，其在進行第二離子佈植製程時遮蔽PMOS區，使第二離子佈植製程僅對於NMOS區有作用。遮罩層16可與NMOS電晶體的閘極材料層進行摻雜時所用以遮蔽PMOS區的遮罩層為同一個，如此不需增加額外的遮罩層(例如光阻層)，製程便利。即，如第4圖所示之一具體實施例的流程圖，於本發明中，在進行第二離子佈植製程的步驟110之後，可使用同一遮罩層16遮蔽PMOS區，進一步對NMOS區的閘極材料層14進行一N+ 型摻雜製程的步驟112，其後才進行步驟114以移除遮罩層16。
最後，請參閱第5圖，進一步以例如習知之製程對閘極材料層14進行圖案化，以形成PMOS電晶體之閘極22與NMOS電晶體之閘極22，及後續可進一步以習知之技術形成輕摻雜閘極區(light doped drain，LDD)26、源/汲極區(S/D)28、側壁子24等，而製得包括PMOS電晶體與NMOS電晶體的CMOS。如此，在所得之CMOS裝置中，NMOS區204之閘極介電層12內或半導體基底10內最後所得的佈植物濃度A，比在PMOS區202之閘極介電層12內或半導體基底10內最後所得的佈植物濃度B為高。
或者，請參閱第6圖所示之另一具體實施例的流程圖，在形成遮罩層16覆蓋PMOS區202之後，可先對NMOS區的閘極材料層進行步驟112的N+ 型摻雜製程，然後再進行步驟110之第二離子佈植製程304，以經由閘極材料層14於NMOS區204之閘極介電層12內或半導體基底10內植入選自氟離子及碳離子所組成之組群之至少一者。然後進行步驟114以移除遮罩層16。最後，對閘極材料層14進行PMOS電晶體之閘極20與NMOS電晶體之閘極22的圖案化，及後續LDD 26、源/汲極區(S/D)28、側壁子24等之形成，製得包括PMOS電晶體與NMOS電晶體的CMOS裝置。
或者，可在進行第一離子佈植製程的步驟之後，形成遮罩層遮蔽PMOS區，對NMOS區的基底進行一P型摻雜製程形成P井，再使用同一遮罩層進行第二次離子佈植製程，其後才移除遮罩層。如此也不需增加額外的遮罩層，製程便利。
前述之具體實施例的閘極圖案化是在進行步驟110之第二離子佈植製程304之後才進行，但是於本發明之範疇中並不限於此，亦可在進行第二離子佈植製程304或是進行第一離子佈植製程302之前進行閘極之圖案化。第7圖顯示依據本發明之另一具體實施例之流程圖，其係在步驟108之第一離子佈植製程之後，及步驟110之形成遮罩層覆蓋PMOS區以進行第二離子佈植製程之前，進行步驟116，以將位於PMOS區的閘極材料層及位於NMOS區的閘極材料層圖案化，而分別形成PMOS電晶體之閘極及NMOS電晶體之閘極。
或者，如第8圖顯示之依據本發明之另一具體實施例之流程圖，在步驟106之形成閘極介電層之後，及步驟108之進行第一離子佈植製程之前，進行步驟116，以將位於PMOS區的閘極材料層及位於NMOS區的閘極材料層圖案化，而分別形成PMOS電晶體之閘極及NMOS電晶體之閘極。
實例
使用本發明之方法，在分別編號為1至6號的六片晶圓上製造CMOS裝置。於編號為#1至#5的晶圓上形成厚度為16埃的閘極氧化層及於#6晶圓上形成厚度為15埃的閘極氧化層後，進行DPN處理。#6晶圓的處理條件是：壓力為10毫托耳(mTorr)，功率1000瓦(W)(有效功率為200W(200W Eff))，工作週期(duty cycle，DC)：20%，氮劑量為4.0×1015 原子/cm2 ，進行80秒。#1至#5號晶圓的處理條件是：壓力為10毫托耳，功率2500W(500W Eff)，DC：20%，氮劑量為4.5×1015 原子/cm2 。接著，六片晶圓均再進行氮化後退火(post nitridation annealing，PNA)處理，溫度為1100℃，氮氣與氧氣的流量比為6/2.4L/L，壓力50托耳，時間35秒。然後原位使用二矽烷於各片晶圓上進行多晶矽層的形成，厚度為800埃。在形成多晶矽層之後，對#2、#3、#4、及#5號晶圓進行氟離子佈植製程，佈植能量為15KeV，佈植劑量分別為2×1015 、2.5×1015 、2.5×1015 、及3×1015 原子/cm2 。然後，對#1至#6號晶圓的NMOS區進行N+ 摻雜，接著分別對#2、#3、及#4號晶圓的NMOS區進行另一次的氟離子佈植製程，佈植能量為15KeV，佈植劑量分別為2×1015 、1×1015 、及2×1015 原子/cm2 。然後陸續進行閘極、間隙壁、及源/汲極等部件的製作，完成NMOS及PMOS電晶體。各製作條件可參閱第9圖的表格。
使用CV量測方法，分別測定#1至#6號晶圓的NMOS電晶體的閘極氧化層在反轉(inversion)時的等效氧化層厚度(Toxinv_N)(埃)及電流密度(Jginv_N)(A/cm2 )，及PMOS電晶體的閘極氧化層在反轉時的等效氧化層厚度(Toxinv_P)(埃)及電流密度(Jginv_P)(A/cm2 )。此電流密度的大小可表示漏電流的大小。並以Jginv_N對Toxinv_N作圖，如第10圖所示；以Jginv_P對Toxinv_P作圖，如第11圖所示；及以Toxinv_P對Toxinv_N作圖，如第12圖所示。
由第10圖可發現，對於NMOS區而言，當摻雜的氮劑量由4.0×1015 原子/cm2 增加至4.5×1015 原子/cm2 時，Jg值由0.25A/cm2 減少至0.15A/cm2 。Toxinv_N則隨著氟離子的共植入劑量的增加而增加，靈敏度(sensitivity)為0.43A/1×1015 原子/cm2 。斜線表示在不佈植氟離子時，NMOS電晶體閘極介電層之厚度對應電流密度的作圖。
由第11圖可發現，對於PMOS區而言，當摻雜的氮劑量由4.0×1015 原子/cm2 增加至4.5×1015 原子/cm2 時，Jg值由0.05A/cm2 減少至0.04A/cm2 。Toxinv_P隨著氟離子共植入的劑量的增加而增加，靈敏度為0.71A/1×1015 原子/cm2 。斜線表示在不佈植氟離子時，PMOS電晶體閘極介電層之厚度對應電流密度的作圖。
由第12圖可發現，NMOS區的氟離子共植入比PMOS區的氟離子共植入需要約多2×1015 原子/cm2 的劑量，才能補償Toxinv_N與Toxinv_P的差異所引發的效應。斜線表示在不佈植氟離子時，PMOS電晶體閘極介電層之厚度對NMOS電晶體閘極介電層之厚度的作圖。
進一步分別測量各晶圓的NMOS電晶體的Vt值(記為Vt_N)及PMOS電晶體的Vt值(記為Vt_P)。將各晶圓的NMOS電晶體的Vt值對晶圓編號作圖，如第13圖所示；及將各晶圓的PMOS電晶體的Vt值對晶圓編號作圖，如第14圖所示。由第13圖可發現，當摻雜的氮劑量由4.0×1015 原子/cm2 增加至4.5×1015 原子/cm2 時，Vt_N值減少約10mV。而佈植氟離子時，可增加Vt_N，靈敏度為6.7mV/1×1015 原子/cm2 。由第14圖可發現，當摻雜的氮劑量由4.0× 1015 原子/cm2 增加至4.5×1015 原子/cm2 時，Vt_P值增加約30mV。而佈植氟離子，可增加Vt_P，靈敏度為20mV/1×1015 原子/cm2 。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．半導體基底
12．．．閘極介電層
14．．．閘極材料層
16．．．遮罩層
22．．．閘極
24．．．側壁子
26．．．LDD
28．．．源/汲極
202．．．PMOS區
204．．．NMOS區
302．．．第一佈植製程
304．．．第二佈植製程
A、B．．．濃度
102、104、106、108、110、112、114、116．．．步驟
第1圖顯示依據本發明之降低閘極漏電流並控制Vt偏移量之方法之流程圖。
第2及3圖顯示依據本發明之降低閘極漏電流並控制Vt偏移量之方法之截面示意圖。
第4圖顯示一依據本發明之降低閘極漏電流並控制Vt偏移量之方法之具體實施例的流程圖。
第5圖顯示依據本發明之降低閘極漏電流並控制Vt偏移量之方法所製得之CMOS裝置之一具體實施例之截面示意圖。
第6圖顯示之依據本發明之降低閘極漏電流並控制Vt偏移量之方法之另一具體實施例的流程圖。
第7圖顯示依據本發明之降低閘極漏電流並控制Vt偏移量之方法之又一具體實施例之流程圖。
第8圖顯示依據本發明之降低閘極漏電流並控制Vt偏移量之方法之仍又一具體實施例之流程圖。
第9圖為一表格，其顯示依據本發明之一實例中製作CMOS裝置的製作條件。
第10圖為依據本發明之一實例中所得的CMOS裝置中各NMOS電晶體的電流密度對閘極介電層Toxinv的作圖。
第11圖為依據本發明之一實例中所得的CMOS裝置中各PMOS電晶體的電流密度對閘極介電層Toxinv的作圖。
第12圖為依據本發明之一實例中所得的CMOS裝置中各PMOS電晶體閘極介電層的Toxinv各NMOS電晶體閘極介電層的Toxinv的作圖。
第13圖為依據本發明之一實例中各晶圓的CMOS裝置中NMOS電晶體的Vt值對其晶圓編號的作圖。
第14圖為依據本發明之一實例中各晶圓的CMOS裝置中PMOS電晶體的Vt值對其晶圓編號的作圖。
102、104、106、108、110．．．步驟

Claims (20)

  1. 一種降低閘極漏電流並控制啟始電壓偏移量之方法，包含有：提供一半導體基底，該半導體基底具有一P型金氧半導體(PMOS)區及一N型金氧半導體(NMOS)區；於該半導體基底上形成一閘極介電層；於該閘極介電層上形成一閘極材料層；進行一第一離子佈植製程，以於該PMOS區與該NMOS區之該閘極介電層內或該半導體基底內植入選自氟離子及碳離子所組成之組群之至少一者；及形成一遮罩層覆蓋該PMOS區，而進行一第二離子佈植製程，以於該NMOS區之該閘極介電層內或該半導體基底內植入選自氟離子及碳離子所組成之組群之至少一者。
  2. 如請求項1所述之方法，其中，該閘極介電層是經過一去偶合電漿氮化(decoupled plasma nitridation,DPN)處理而氮化的SiON層。
  3. 如請求項1所述之方法，其中該閘極介電層包含有一具有高介電常數之介電材料。
  4. 如請求項1所述之方法，其中該遮罩層包含有一光阻層。
  5. 如請求項1所述之方法，在進行該第二離子佈植製程之後，進一步包含有：對該NMOS區之該閘極材料層進行一N+ 型摻雜製程；及在進行該N+ 型摻雜製程之後，移除該遮罩層。
  6. 如請求項5所述之方法，在移除該遮罩層之後，進一步包含有將位於該PMOS區的該閘極材料層及位於該NMOS區的該閘極材料層分別形成一第一閘極及一第二閘極。
  7. 如請求項1所述之方法，在形成該遮罩之後，及進行該第二離子佈植製程之前，進一步包含對該NMOS區之該半導體基底進行一P型摻雜製程以形成一P井或對該NMOS區之該閘極材料層進行一N+ 型摻雜製程。
  8. 如請求項1所述之方法，在進行第二離子佈植製程之前，進一步包含將位於該PMOS區的該閘極材料層及位於該NMOS區的該閘極材料層分別形成一第一閘極及一第二閘極。
  9. 如請求項1所述之方法，在進行第一離子佈植製程之前，進一步包含將位於該PMOS區的該閘極材料層及位於該NMOS區的該閘極材料層分別形成一第一閘極及一第二閘極。
  10. 一種互補式金氧半導體(CMOS)裝置，包含有：一半導體基底，該半導體基底具有一P型金氧半導體(PMOS)區及一N型金氧半導體(NMOS)區；一第一閘極介電層及一第二閘極介電層分別位於該PMOS區及該NMOS區之該半導體基底上；及一第一閘極結構及一第二閘極結構分別位於該第一閘極介電層及該第二閘極介電層上；其中，該第一閘極介電層及其下方之該半導體基底一起包含有一第一濃度的一第一摻質，該第二閘極介電層及其下方之該半導體基底一起包含有一第二濃度的一第二摻質，該第一摻質與該第二摻質各獨立的選自氟離子及碳離子所組成之組群之至少一者，及該第一濃度與該第二濃度不相同。
  11. 如請求項10所述之CMOS裝置，其中該第一濃度小於該第二濃度。
  12. 如請求項10所述之CMOS裝置，其中該第一摻質與該第二摻質均包括氟離子，及該第一濃度小於該第二濃度。
  13. 如請求項10所述之CMOS裝置，其中該第一摻質與該第二摻質均包括碳離子，及該第一濃度小於該第二濃度。
  14. 如請求項10所述之CMOS裝置，其中該第一摻質與該第二摻質均包括氟離子及碳離子，及該第一濃度小於該第二濃度。
  15. 如請求項10所述之CMOS裝置，其中該第一摻質包括氟離子，該第二摻質包括碳離子，及該第一濃度小於該第二濃度。
  16. 如請求項10所述之CMOS裝置，其中該第一摻質包括碳離子，該第二摻質包括氟離子，及該第一濃度小於該第二濃度。
  17. 如請求項10所述之CMOS裝置，其中該閘極介電層包括SiON，並經過一去偶合電漿氮化(decoupled plasma nitridation，DPN)處理而氮化。
  18. 如請求項17所述之CMOS裝置，其中該第一摻質與該第二摻質均包括氟離子，及該第一濃度小於該第二濃度。
  19. 如請求項10所述之CMOS裝置，其中該閘極介電層包含有一具有高介電常數之介電材料。
  20. 如請求項19所述之CMOS裝置，其中該第一摻質與該第二摻質均包括氟離子，及該第一濃度小於該第二濃度。
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* Cited by examiner, † Cited by third party
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US6436783B1 (en) * 1999-09-17 2002-08-20 Nec Corporation Method of forming MOS transistor
TW200516716A (en) * 2003-11-13 2005-05-16 Taiwan Semiconductor Mfg Co Ltd Method of fabricating NMOS and CMOS transistors
TW200832618A (en) * 2007-01-23 2008-08-01 Taiwan Semiconductor Mfg Semiconductor structure
TW200836296A (en) * 2007-02-27 2008-09-01 United Microelectronics Corp Method of forming strained CMOS transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6436783B1 (en) * 1999-09-17 2002-08-20 Nec Corporation Method of forming MOS transistor
TW200516716A (en) * 2003-11-13 2005-05-16 Taiwan Semiconductor Mfg Co Ltd Method of fabricating NMOS and CMOS transistors
TW200832618A (en) * 2007-01-23 2008-08-01 Taiwan Semiconductor Mfg Semiconductor structure
TW200836296A (en) * 2007-02-27 2008-09-01 United Microelectronics Corp Method of forming strained CMOS transistor

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