KR100514516B1 - 듀얼 게이트 절연막 제조 방법 - Google Patents

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Abstract

본 발명은 고전압과 저전압용 트랜지스터가 동시에 형성될 때, 고전압과 저전압용 게이트 절연막의 두께를 조절하여 게이트 절연막의 특성을 개선한 듀얼 게이트 절연막 형성에 관한 것이다.
본 발명의 듀얼 게이트 절연막 제조 방법은 소자분리가 형성된 기판상에 패턴이 오픈된 얇은 게이트 절연막이 사용되는 저전압 소자 영역과 패턴이 닫혀 있고 상대적으로 두꺼운 게이트 절연막이 사용되는 고전압 소자 영역을 형성하는 단계; 상기 패턴이 오픈된 저전압 소자영역에만 질소이온을 주입하는 단계; 및 상기 오픈된 저전압 소자영역에 염화수소가 포함된 혼합가스로 산화공정을 실시하여 게이트 절연막을 성장시키는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 듀얼 게이트 절연막 제조 방법은 듀얼 게이트 구조를 형성하기 위하여 게이트 절연막의 산화공정을 두번으로 나누어 진행하지 않음으로써 공정을 단순화하여 생산원가를 절감할 수 있을 뿐만 아니라 열공정이 줄어듦에 따라 이온 불순물의 확산을 예방하며, 저전압 영역의 얇은 게이트 절연막은 옥시나이트로전(Oxynitrogen)이 형성됨으로써 저전압 영역에 보론 침투를 방지할 수 있는 효과가 있다.

Description

듀얼 게이트 절연막 제조 방법{Method for fabricating dual gate insulator}
본 발명은 듀얼 게이트 절연막(Dual Gate Insulator) 제조 방법에 관한 것으로, 보다 자세하게는 소정의 소자가 형성된 기판을 저전압 영역의 패턴을 오픈(Open)하여 질소 이온을 주입하고 염화수소(HCl)가 포함된 게이트 절연막을 성장시켜, 게이트 절연막을 제조하는 방법에 관한 것이다.
종래에는, 고전압 소자는 높은 전압이 인가되기 때문에 고전압용 게이트 절연막을 두껍게 형성하고, 저전압 소자는 낮은 전압이 인가되기 때문에 저전압용 게이트 절연막을 얇게 형성하고 있다. 이러한 고전압 및 저전압 소자를 동시에 구현시킬 때, 통상 두 번의 산화 공정을 실시하여 고전압용 게이트 절연막을 두껍게, 저전압용 게이트 절연막을 얇게 형성시킨다.
도 1a 내지 도 1d는 종래 기술에 의한 듀얼 게이트 제조 공정 단면도이다.
먼저, 도 1a는 STI(Shallow Trench Isolation, 이하 STI)(11)와 같은 소자가 형성된 기판(12)상에 포토레지스터를 패턴(13)하여 고전압 영역(14)은 오픈하고 저전압 영역(15)은 산화 공정에서 하부의 기판이 산화되지 않도록 패턴으로 보호하는 것을 보여 준다.
다음, 도 1b는 패턴이 오픈되어 있는 고전압 영역에 제1산화 공정으로 인하여 산화막이 성장하여 제1게이트 절연막(16)이 형성된 것을 보여 주고 있다.
다음, 도 1c는 상기에서 형성한 패턴을 제거하고 제2산화 공정을 실시하여 제2게이트 절연막(17)이 형성된 것을 알 수 있다. 상기와 같이 형성된 게이트 절연막은 도에서 보는 바와 같이 고전압 영역의 게이트 절연막이 저전압 영역의 게이트 절연막 보다 제1게이트 절연막만큼 두꺼운 것을 알 수 있다. 그러므로 제1게이트 절연막은 고전압과 저전압의 차이만큼의 두께가 필요하다는 것을 알 수 있다.
다음, 도 1d는 게이트 형성 물질을 증착하고 패턴하여 게이트(18)를 형성하고, 소오스(Source)/드레인(Drain)(19)을 이온주입하여 형성함으로써 듀얼 게이트를 형성한 것을 보여 주고 있다.
한국공개특허 제2003-0002743호는 패드 산화막 및 패드 질화막을 형성하여 패드 산화막은 두꺼운 게이트 절연막의 제1두께 패드 산화막으로 이용하고, 패드 질화막은 소정 영역의 패드 산화막을 제거할 때 식각 방지막으로 이용하여 두께 차가 있는 듀얼 게이트 산화막을 형성하는 기술이고, 미합중국 등록특허 제6,262,455호는 기판상에 제1산화층, 질화층 및 제2산화층을 순차적으로 증착하고 패턴하여 제2산화층 및 질화층의 일부를 식각하고, 노출된 제1산화층 및 제2산화층을 식각한 후, 전면에 다시 산화층을 형성하여 두께가 다른 게이트 절연막을 형성하는 기술이다.
그러나, 상기와 같은 종래의 방법은 적어도 두 번 이상의 산화공정이 필요함으로써, 공정 시간이 길어져 하부의 실리콘 기판 내의 불순물의 재분포를 초래하여 디바이스의 특성을 저하시킬 뿐만 아니라 불순물 이온이 게이트 절연막을 침투하여 보론침투(Boron penetration) 현상이 발생하여 게이트 절연막의 특성을 나쁘게 하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 저전압 영역에 질소 이온을 주입하고 염화수소가 포함된 가스로 산화 공정을 실시하여 게이트 절연막을 형성함으로써 한 번의 산화공정으로 두께가 다른 게이트 절연막을 형성할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소자분리가 형성된 기판상에 패턴이 오픈된 얇은 게이트 절연막이 사용되는 저전압 소자 영역과 패턴이 닫혀 있고 상대적으로 두꺼운 게이트 절연막이 사용되는 고전압 소자 영역을 형성하는 단계; 상기 패턴이 오픈된 저전압 소자영역에만 질소이온을 주입하는 단계; 및 상기 오픈된 저전압 소자영역에 염화수소가 포함된 혼합가스로 산화공정을 실시하여 게이트 절연막을 성장시키는 단계를 포함하여 이루어진 듀얼 게이트 절연막 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2d는 본 발명에 의한 듀얼 게이트 절연막 형성 공정도의 단면도이다.
먼저, 도 2a는 STI(21)와 같은 소정의 소자가 형성된 기판(22)상에 N-Well 및 P-Well(23)를 형성하기 위한 불순물을 이온 주입한 후, 어닐링 공정한다. 그리고 포토레지스트(Photoresist)를 전면에 형성하고, 패턴(24)하여 상대적으로 얇은 게이트 절연막이 사용되는 저전압 소자 영역은 오픈하고, 상대적으로 두꺼운 게이트 절연막이 사용되는 고전압 소자 영역은 패턴으로 막는 공정에 관한 것이다.
다음, 도 2b는 질소 이온 주입 공정을 통해 패턴에 의해 오픈된 저전압 소자 영역(25)에만 질소 이온이 주입되도록 하는 공정이다. 이 때 상기에서 형성된 패턴에 의해 고전압 소자 영역(26)에는 질소 이온이 주입되지 않는다. 상기 이온 주입 공정은 10 내지 13 KeV의 이온 주입 에너지를 가지며, 이온 주입에 의해 형성된 표면의 질소 이온 주입층(27)의 질소 이온 농도는 1×1012 내지 5×1012atoms/cm 2 정도이다. 이 때 형성된 질소 이온 주입층의 질소가 이어지는 산화 공정에서 산소의 확산을 방해하여 산화층의 형성을 방해함으로써 산화층 성장 속도가 질소가 존재하지 않는 영역에 비해 느리게 한다.
다음, 도 2c는 상기에서 형성된 패턴을 제거하고, 습식 산화 공정을 이용하여 산화막을 성장시키는 단계이다. 습식 산화 공정에서 저전압 소자 영역의 질소 이온 주입층의 질소는 산화 과정에서 확산되는 산소의 확산을 방해하여 저전압 소자 영역의 산화막(28)은 질소 이온 주입층이 없는 고전압 소자 영역의 산화막(29)보다 성장 속도가 느려서, 저전압 소자 영역의 게이트 절연막은 고전압 소자 영역의 산화막보다 얇게 형성된다. 또한 상기 습식 산화 공정에는 염화수소(HCl) 가스, 산소 가스 및 수소 가스가 공급되는데, 질소 이온 주입층의 질소는 습식 산화 공정에서 주입되는 상기 혼함 가스에서 6 중량비(wt%)를 갖는 염화수소와 반응하여 안정화되어 얇은 게이트 절연막을 갖는 저전압 소자 영역의 게이트 절연막의 문제점인 보론침투를 방지할 수 있을 뿐만 아니라 저전압 소자 영역의 산화막 성장시, 실리콘 산화물과 결합하여 옥시나이트로전을 형성함으로써, 보론침투를 막을 수 있다.
다음 도 2d는 게이트를 형성하는 공정이다. 도에서 보는 바와 같이 저전압 소자의 게이트 절연막과 고전압 소자의 게이트 절연막이 형성된 기판상에 게이트 형성 물질을 증착하고 패턴하여 게이트(30)를 형성하는 단계이다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 듀얼 게이트 절연막 제조 방법은 저전압 소자 영역에 질소를 주입하여 산화 공정시 산소의 확산을 방해하여 저전압 소자 영역의 산화막 성장을 느리게 하여 고전압 소자 영역과 저전압 소자 영역의 산화막의 두께차가 발생하도록 함으로써 한 번의 게이트 절연막 산화공정으로 듀얼 게이트 구조를 형성할 수 있는 장점이 있다. 그리고, 공정을 단순화하여 생산원가를 절감할 수 있을 뿐만 아니라 열공정이 줄어듦에 따라 이온 불순물의 확산을 예방하며, 저전압 영역의 얇은 게이트 절연막은 옥시나이트로전이 형성됨으로써 저전압 영역으로의 보론 침투를 방지할 수 있는 효과가 있다.
도 1a 내지 도 1d는 종래기술에 의한 듀얼 게이트 절연막 제조 공정 단면도.
도 2a 내지 도 2d는 본 발명에 의한 듀얼 게이트 절연막 제조 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
24 : 패턴 25 : 저전압 소자 영역
26 : 고전압 소자 영역 27 : 질소 이온 주입층
28 : 저전압 소자 영역의 산화막 29 : 고전압 소자 영역의 산화막
30 : 게이트

Claims (5)

  1. 반도체 소자의 듀얼게이트 절연막 형성방법에 있어서,
    소자분리가 형성된 기판상에 패턴이 오픈된 얇은 게이트 절연막이 사용되는 저전압 소자 영역과 패턴이 닫혀 있고 상대적으로 두꺼운 게이트 절연막이 사용되는 고전압 소자 영역을 형성하는 단계;
    상기 패턴이 오픈된 저전압 소자영역에만 질소이온을 주입하는 단계; 및
    상기 오픈된 저전압 소자영역에 염화수소가 포함된 혼합가스로 산화공정을 실시하여 게이트 절연막을 성장시키는 단계
    를 포함하여 이루어짐을 특징으로 하는 듀얼 게이트 절연막 제조 방법.
  2. 제 1항에 있어서,
    상기 질소 이온 주입의 에너지는 10 내지 13 KeV임을 특징으로 하는 듀얼 게이트 절연막 제조 방법.
  3. 제 1항에 있어서,
    상기 질소 이온 주입에 의해 형성되 이온 주입층의 농도는 1×1012 내지 5×1012atoms/cm2임을 특징으로 하는 듀얼 게이트 절연막 제조 방법.
  4. 제 1항에 있어서,
    상기 혼합 가스는 6 중량비의 염화수소를 갖는 것을 특징으로 하는 듀얼 게이트 절연막 제조 방법.
  5. 제 1항에 있어서,
    상기 게이트 절연막 중 저전압 소자 영역에서 형성된 절연막은 옥시나이트로전을 포함하고 있음을 특징으로 하는 듀얼 게이트 절연막 제조 방법.
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