JPH10209440A - 半導体デバイス製造方法及びこの方法によるpmosトランジスタ - Google Patents
半導体デバイス製造方法及びこの方法によるpmosトランジスタInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 title description 32
- 229910052796 boron Inorganic materials 0.000 claims abstract description 64
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 61
- 239000002019 doping agent Substances 0.000 claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 229920005591 polysilicon Polymers 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000009792 diffusion process Methods 0.000 claims description 31
- 239000010409 thin film Substances 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 abstract description 22
- 229910052799 carbon Inorganic materials 0.000 abstract description 22
- 229910052732 germanium Inorganic materials 0.000 abstract description 20
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 abstract description 20
- 150000004767 nitrides Chemical class 0.000 abstract description 5
- 239000003990 capacitor Substances 0.000 abstract description 4
- 230000035515 penetration Effects 0.000 abstract description 2
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 abstract 3
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- 230000002401 inhibitory effect Effects 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910021480 group 4 element Inorganic materials 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 150000001638 boron Chemical class 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
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Abstract
(57)【要約】
【課題】 製造の際デバイスの性能を劣化させることな
くゲート絶縁物を通しての基板内へのホウ素の透過を禁
止する。 【解決手段】 半導体基板12上に誘電体層14を形成
するステップ、誘電体層上にポリシリコン層16、1
8、28を含む導電構造(ゲート構造)を形成するステ
ップ、ホウ素で以て導電構造をドープするステップ、及
びホウ素の拡散を禁止するドーパント22で以て導電構
造をドープするステップを含む。半導体デバイス10
は、PMOSトランジスタ又はキャパシタであってよ
い。誘電体層14、26は、酸化物、酸化物/酸化物ス
タック、酸化物/窒化物スタック、又は窒化酸化物であ
る。ドーパント22は、III 又はIV族元素、好適には、
炭素、ゲルマニウムを含む。ホウ素でドープするステッ
プは、ドーパント22でドープするステップと実質的に
同時に遂行されてもよい。
くゲート絶縁物を通しての基板内へのホウ素の透過を禁
止する。 【解決手段】 半導体基板12上に誘電体層14を形成
するステップ、誘電体層上にポリシリコン層16、1
8、28を含む導電構造(ゲート構造)を形成するステ
ップ、ホウ素で以て導電構造をドープするステップ、及
びホウ素の拡散を禁止するドーパント22で以て導電構
造をドープするステップを含む。半導体デバイス10
は、PMOSトランジスタ又はキャパシタであってよ
い。誘電体層14、26は、酸化物、酸化物/酸化物ス
タック、酸化物/窒化物スタック、又は窒化酸化物であ
る。ドーパント22は、III 又はIV族元素、好適には、
炭素、ゲルマニウムを含む。ホウ素でドープするステッ
プは、ドーパント22でドープするステップと実質的に
同時に遂行されてもよい。
Description
【0001】
【発明の属する技術分野】本発明は、半導体デバイス及
びデバイス製造、特に薄膜ゲート誘電体を通してのホウ
素の拡散を禁止/減速するプロセスに関する。
びデバイス製造、特に薄膜ゲート誘電体を通してのホウ
素の拡散を禁止/減速するプロセスに関する。
【0002】半導体チップ上に、高速でありかつ電力消
費の少ないデバイスを高密度で提供するために半導体デ
バイスの寸法を縮小することが、現在、大きな需要を生
じている。横方向寸法におけるデバイスの拡大縮小は、
適当なデバイス性能を達成するように同様に縦方向の拡
大縮小を必要とする。この縦方向の拡大縮小は、要求さ
れたデバイス性能を提供するようにゲート誘電体の厚さ
を減らすことを必要とする。しかしながら、ゲート誘電
体を薄くすることは、ゲート構造から誘電体を通して基
板内へのドーパントの拡散に対して小さな障壁を生じ
る。
費の少ないデバイスを高密度で提供するために半導体デ
バイスの寸法を縮小することが、現在、大きな需要を生
じている。横方向寸法におけるデバイスの拡大縮小は、
適当なデバイス性能を達成するように同様に縦方向の拡
大縮小を必要とする。この縦方向の拡大縮小は、要求さ
れたデバイス性能を提供するようにゲート誘電体の厚さ
を減らすことを必要とする。しかしながら、ゲート誘電
体を薄くすることは、ゲート構造から誘電体を通して基
板内へのドーパントの拡散に対して小さな障壁を生じ
る。
【0003】低電圧供給を使用し、電力消費を減らし、
かつトランジスタ性能を最大限高めるために、ホウ素ド
ープト・ゲートがリンドープト・ゲートより良好な短チ
ャネル制御のゆえにPMOSデバイスにとって好適であ
る。リンドープト・ゲートが埋込みチャネルPMOSデ
バイスを生じるのに対して、ホウ素ドープト・ゲートは
表面チャネルデバイスを生じる。
かつトランジスタ性能を最大限高めるために、ホウ素ド
ープト・ゲートがリンドープト・ゲートより良好な短チ
ャネル制御のゆえにPMOSデバイスにとって好適であ
る。リンドープト・ゲートが埋込みチャネルPMOSデ
バイスを生じるのに対して、ホウ素ドープト・ゲートは
表面チャネルデバイスを生じる。
【0004】ゲート構造のホウ素ドーピングは或るいく
つかの問題を解決するが、ホウ素はポリシリコン(「ポ
リ」とも呼ばれる)及び酸化物内の敏速な拡散物である
ので、このホウ素ドーピングは他のいくつかの問題を生
じる。特に、ゲート誘電体の連続縮小と一緒に今日の処
理に必要とされる熱サイクルのゆえに、ポリシリコン・
ゲート構造及び薄膜ゲート誘電体を通してのホウ素拡散
が下に横たわるチャネル領域を損傷し、これと一緒にそ
の誘電体の信頼性を劣化させ、かつデバイスのしきい電
圧への制御を弱めることがある。それゆえ、薄膜ゲート
酸化物及び短チャネル長を用いると、チャネル領域内へ
のなんらかのホウ素透過がデバイスのしきい電圧への制
御の喪失を起こさせえるおそれがあり、最悪の場合、チ
ャネル領域の短絡を引き起こす。
つかの問題を解決するが、ホウ素はポリシリコン(「ポ
リ」とも呼ばれる)及び酸化物内の敏速な拡散物である
ので、このホウ素ドーピングは他のいくつかの問題を生
じる。特に、ゲート誘電体の連続縮小と一緒に今日の処
理に必要とされる熱サイクルのゆえに、ポリシリコン・
ゲート構造及び薄膜ゲート誘電体を通してのホウ素拡散
が下に横たわるチャネル領域を損傷し、これと一緒にそ
の誘電体の信頼性を劣化させ、かつデバイスのしきい電
圧への制御を弱めることがある。それゆえ、薄膜ゲート
酸化物及び短チャネル長を用いると、チャネル領域内へ
のなんらかのホウ素透過がデバイスのしきい電圧への制
御の喪失を起こさせえるおそれがあり、最悪の場合、チ
ャネル領域の短絡を引き起こす。
【0005】この問題を解決するに当たっての1つの企
図は、ポリシリコン・ゲート内へ窒素を組み入れること
に係わる。しかしながら、この方法は問題を抱える。第
1に、窒素はシリコン内でドナーであり、したがって、
窒素はポリシリコン/ゲート絶縁物界面でn形層を生じ
る。それゆえ、これは、ポリシリコン・ゲート構造内に
ホウ素を有することの利点を打ち消すことになろう。第
2に、窒素ドーピングにとっての通常ソース(comm
on source)はNH3 であり、これが誘電体内
へHトラップ及びOHトラップを導入し、このことが誘
電体の電荷対絶縁破壊(charge−to−brea
kdown)を下げかつホット・キャリヤ安定性を劣化
させるおそれがある。
図は、ポリシリコン・ゲート内へ窒素を組み入れること
に係わる。しかしながら、この方法は問題を抱える。第
1に、窒素はシリコン内でドナーであり、したがって、
窒素はポリシリコン/ゲート絶縁物界面でn形層を生じ
る。それゆえ、これは、ポリシリコン・ゲート構造内に
ホウ素を有することの利点を打ち消すことになろう。第
2に、窒素ドーピングにとっての通常ソース(comm
on source)はNH3 であり、これが誘電体内
へHトラップ及びOHトラップを導入し、このことが誘
電体の電荷対絶縁破壊(charge−to−brea
kdown)を下げかつホット・キャリヤ安定性を劣化
させるおそれがある。
【0006】
【発明が解決しようとする課題】したがって、本発明の
目的は、デバイスの性能を劣化させることなく、ゲート
絶縁物を通しての基板内へのホウ素の透過を適正に減速
するゲート構造を提供することにある。より一般的に
は、本発明の目的は、ゲート構造をより導電性にするた
めに使用されるドーパントがチャネル領域内へ透過する
のを禁止することにある。
目的は、デバイスの性能を劣化させることなく、ゲート
絶縁物を通しての基板内へのホウ素の透過を適正に減速
するゲート構造を提供することにある。より一般的に
は、本発明の目的は、ゲート構造をより導電性にするた
めに使用されるドーパントがチャネル領域内へ透過する
のを禁止することにある。
【0007】
【課題を解決するための手段】本発明の実施例は、基本
的には、ホウ素がゲート構造に入った後かつそれがゲー
ト誘電体に入る前にホウ素の拡散を制御する方法を提供
する。これは、本発明の方法を使用して、好適には、誘
電体を通して基板内へのホウ素の拡散を減速させるよう
にポリシリコン・ゲート構造の部分内へホウ素以外のド
ーパントを導入することによって完遂される。
的には、ホウ素がゲート構造に入った後かつそれがゲー
ト誘電体に入る前にホウ素の拡散を制御する方法を提供
する。これは、本発明の方法を使用して、好適には、誘
電体を通して基板内へのホウ素の拡散を減速させるよう
にポリシリコン・ゲート構造の部分内へホウ素以外のド
ーパントを導入することによって完遂される。
【0008】本発明の利点は、これらの実施例の各々に
利用されるドーパントがシリコン内で有効ドナー又は有
効アクセプタでないと云うことにある。更に、これらの
ドーパントは、標準化学気相成長又はイオン打込みを使
用してシリコン内に容易に組み入れることができる。な
お更に、本発明の方法は、ホウ素が下に横たわる誘電体
層を透過するのを防止し、それによって誘電体層への損
傷を減少させる。換言すれば、ホウ素が誘電体層に到達
するのが望ましいと云ってよく、その理由はこのことが
逆キャパシタンスを最大にし、逆キャパシタンスを最大
にすることが大きな駆動電流にとっては重要であるから
である。しかしながら、標準処理(これは高温及びこれ
らの高温での延長時間を必要とする)では、ホウ素は誘
電体に到達するだけでなく、ホウ素は誘電体を敏速に通
過し、かつデバイスの性能及び誘電体の信頼性の両方を
劣化させる。それゆえ、本発明の実施例は、後続の標準
処理ステップに必要な時間及び温度をそれほど短縮及び
下げることを要せず、ホウ素が誘電体層を通して敏速に
拡散しないことを保証する。
利用されるドーパントがシリコン内で有効ドナー又は有
効アクセプタでないと云うことにある。更に、これらの
ドーパントは、標準化学気相成長又はイオン打込みを使
用してシリコン内に容易に組み入れることができる。な
お更に、本発明の方法は、ホウ素が下に横たわる誘電体
層を透過するのを防止し、それによって誘電体層への損
傷を減少させる。換言すれば、ホウ素が誘電体層に到達
するのが望ましいと云ってよく、その理由はこのことが
逆キャパシタンスを最大にし、逆キャパシタンスを最大
にすることが大きな駆動電流にとっては重要であるから
である。しかしながら、標準処理(これは高温及びこれ
らの高温での延長時間を必要とする)では、ホウ素は誘
電体に到達するだけでなく、ホウ素は誘電体を敏速に通
過し、かつデバイスの性能及び誘電体の信頼性の両方を
劣化させる。それゆえ、本発明の実施例は、後続の標準
処理ステップに必要な時間及び温度をそれほど短縮及び
下げることを要せず、ホウ素が誘電体層を通して敏速に
拡散しないことを保証する。
【0009】本発明の1実施例は、導電構造と半導体基
板との間に位置した誘電体層を含む半導体デバイスの製
造方法であり、この方法は、半導体基板上に誘電体層を
形成するステップ、誘電体層上に導電構造を形成するス
テップ、ホウ素で以て導電構造をドープするステップ、
及びホウ素の拡散を禁止するドーパントで以て導電構造
をドープするステップを含む。半導体デバイスは、PM
OSトランジスタ又はキャパシタであってよい。好適に
は、導電構造は、ゲート構造である。誘電体層は、好適
には、酸化物、酸化物/酸化物スタック、酸化物/窒化
物スタック、及び窒化酸化物で構成される群から選択さ
れた材料を含む。好適には、ホウ素の拡散を禁止するド
ーパントは、少なくとも1つのIII 族元素又はIV族元素
を含む。特に、このドーパントは、好適には、炭素、ゲ
ルマニウム、及びこれらなんらかの組合わせを含む。好
適には、ホウ素で以て導電構造をドープするステップ、
及びホウ素の拡散を禁止するドーパントで以て導電構造
をドープするステップは実質的に同時に完遂されるか、
又はホウ素で以て導電構造をドープするステップがホウ
素の拡散を禁止するドーパントで以て導電構造をドープ
するステップに先立ち遂行される。
板との間に位置した誘電体層を含む半導体デバイスの製
造方法であり、この方法は、半導体基板上に誘電体層を
形成するステップ、誘電体層上に導電構造を形成するス
テップ、ホウ素で以て導電構造をドープするステップ、
及びホウ素の拡散を禁止するドーパントで以て導電構造
をドープするステップを含む。半導体デバイスは、PM
OSトランジスタ又はキャパシタであってよい。好適に
は、導電構造は、ゲート構造である。誘電体層は、好適
には、酸化物、酸化物/酸化物スタック、酸化物/窒化
物スタック、及び窒化酸化物で構成される群から選択さ
れた材料を含む。好適には、ホウ素の拡散を禁止するド
ーパントは、少なくとも1つのIII 族元素又はIV族元素
を含む。特に、このドーパントは、好適には、炭素、ゲ
ルマニウム、及びこれらなんらかの組合わせを含む。好
適には、ホウ素で以て導電構造をドープするステップ、
及びホウ素の拡散を禁止するドーパントで以て導電構造
をドープするステップは実質的に同時に完遂されるか、
又はホウ素で以て導電構造をドープするステップがホウ
素の拡散を禁止するドーパントで以て導電構造をドープ
するステップに先立ち遂行される。
【0010】本発明の他の実施例は、PMOSトランジ
スタであり、これは、基板、すなわち、表面を有する基
板、基板の表面上に形成されたソース領域、基板の表面
に形成されかつチャネル領域によってソース領域から隔
てられたドレイン領域、チャネル領域の上に横たわるゲ
ート構造であって、ホウ素ドープト・ポリシリコンを含
むゲート構造、ゲート構造と基板との間に位置した薄膜
絶縁層を含み、ここで、ゲート構造がホウ素の拡散を禁
止する少なくとも1つのドーパントを含む。好適には、
ホウ素の拡散を禁止するドーパントは、少なくとも1つ
のIII 族元素又はIV族元素を含む。特に、ホウ素の拡散
を禁止するドーパントは、好適には、炭素、ゲルマニウ
ム、及びこれらのなんらかの組合わせを含む。
スタであり、これは、基板、すなわち、表面を有する基
板、基板の表面上に形成されたソース領域、基板の表面
に形成されかつチャネル領域によってソース領域から隔
てられたドレイン領域、チャネル領域の上に横たわるゲ
ート構造であって、ホウ素ドープト・ポリシリコンを含
むゲート構造、ゲート構造と基板との間に位置した薄膜
絶縁層を含み、ここで、ゲート構造がホウ素の拡散を禁
止する少なくとも1つのドーパントを含む。好適には、
ホウ素の拡散を禁止するドーパントは、少なくとも1つ
のIII 族元素又はIV族元素を含む。特に、ホウ素の拡散
を禁止するドーパントは、好適には、炭素、ゲルマニウ
ム、及びこれらのなんらかの組合わせを含む。
【0011】
【発明の実施の形態】図1、2、3a、4a、及び5a
は、本発明の1実施例の方法を示す。図1、2、3b、
4b、及び5bは、本発明の他の実施例の方法を示す。
図1、2、3c、4c、及び5cは、本発明の更に他の
実施例の方法を示す。図1、2に示されたステップは、
これら3つの実施例の全てに共通であるから、これを一
回だけ説明する。
は、本発明の1実施例の方法を示す。図1、2、3b、
4b、及び5bは、本発明の他の実施例の方法を示す。
図1、2、3c、4c、及び5cは、本発明の更に他の
実施例の方法を示す。図1、2に示されたステップは、
これら3つの実施例の全てに共通であるから、これを一
回だけ説明する。
【0012】図1及び2で、デバイス10用に基板12
が提供され、薄膜誘電体材料が基板12上に形成され
て、誘電体層14を形成する。誘電体層14は、好適に
は、酸化物で構成されるが、しかし酸化物/酸化物スタ
ック又は酸化物/窒化物スタック又は酸化窒化物を含ん
でよい。好適には、誘電体層14は、0.18から0.
5μmのゲート長に対して約5から100Åの程度の厚
さである(より好適には、0.18μmのゲート長のト
ランジスタに対して5から45Å、0.25μmのゲー
ト長のトランジスタに対して35から60Å、0.35
μmのゲート長のトランジスタに対して50から80
Å、又は0.5μmのゲート長のトランジスタに対して
70から100Å)。
が提供され、薄膜誘電体材料が基板12上に形成され
て、誘電体層14を形成する。誘電体層14は、好適に
は、酸化物で構成されるが、しかし酸化物/酸化物スタ
ック又は酸化物/窒化物スタック又は酸化窒化物を含ん
でよい。好適には、誘電体層14は、0.18から0.
5μmのゲート長に対して約5から100Åの程度の厚
さである(より好適には、0.18μmのゲート長のト
ランジスタに対して5から45Å、0.25μmのゲー
ト長のトランジスタに対して35から60Å、0.35
μmのゲート長のトランジスタに対して50から80
Å、又は0.5μmのゲート長のトランジスタに対して
70から100Å)。
【0013】図3a、4a、及び5aに示された実施例
で、1つの連続処理ステップ又は一連の処理ステップの
どちらかにおいて、(好適には、低圧化学気相成長又は
短時間化学気相成長を使用して)ドープト・ポリシリコ
ン層16及び非ドープト・ポリシリコン層18が形成さ
れる。好適には、これは、ドープト・ポリシリコン層1
6を形成するようにポリシリコンを堆積する際に原位置
でポリシリコンをドープし、かつ非ドープト・ポリシリ
コン層18を形成するように、ポリシリコンを依然堆積
しつつある際に、ドーパントのソースをターンオフする
ことによって達成される。ドープト・ポリシリコン層1
6は、好適には、炭素(好適には、0.1から1.0原
子パーセント(atomic percent)の程
度)で以て又はゲルマニウム(好適には、1から30原
子パーセントの程度)で以て、又は炭素とゲルマニウム
の或る組合わせ(炭素0.1から1.0原子パーセント
の程度及びゲルマニウム1から30原子パーセントの程
度)で以てドープされ、かつ、好適には、10から60
Åの程度の厚さである。層16を炭素又はゲルマニウム
で以てドープすることが好適であるが、ほとんどどのIV
族元素を(又はIII 族元素であっても)使用することで
きる。ゲルマニウム・ドーパントのソースは、好適に
は、GeH4 (SiCl2 H2 :GeH4 )であり、及
び炭素ドーパントのソースは、好適には、Si(C
H3 )H2 (又はおそらくC(SiH3 )4 )である。
好適には、温度は、60から200sの期間にわたって
圧力約0.27から13.3kPa(より好適には、約
0.40から10.64kPa)で550から700℃
(より好適には、約625℃)である。更に、Ge
H4 :DCS比は、好適には、温度に依存して約0.0
5から0.2(より好適には約0.1)あり、及びSi
(CH3 )H3 :DCS比は温度に依存して約0.00
1から0.1(より好適には、それぞれ、約0.1から
0.002)である。薄膜中のゲルマニウムの濃度は好
適には約25%、及び薄膜中の炭素の濃度は約1%であ
る。
で、1つの連続処理ステップ又は一連の処理ステップの
どちらかにおいて、(好適には、低圧化学気相成長又は
短時間化学気相成長を使用して)ドープト・ポリシリコ
ン層16及び非ドープト・ポリシリコン層18が形成さ
れる。好適には、これは、ドープト・ポリシリコン層1
6を形成するようにポリシリコンを堆積する際に原位置
でポリシリコンをドープし、かつ非ドープト・ポリシリ
コン層18を形成するように、ポリシリコンを依然堆積
しつつある際に、ドーパントのソースをターンオフする
ことによって達成される。ドープト・ポリシリコン層1
6は、好適には、炭素(好適には、0.1から1.0原
子パーセント(atomic percent)の程
度)で以て又はゲルマニウム(好適には、1から30原
子パーセントの程度)で以て、又は炭素とゲルマニウム
の或る組合わせ(炭素0.1から1.0原子パーセント
の程度及びゲルマニウム1から30原子パーセントの程
度)で以てドープされ、かつ、好適には、10から60
Åの程度の厚さである。層16を炭素又はゲルマニウム
で以てドープすることが好適であるが、ほとんどどのIV
族元素を(又はIII 族元素であっても)使用することで
きる。ゲルマニウム・ドーパントのソースは、好適に
は、GeH4 (SiCl2 H2 :GeH4 )であり、及
び炭素ドーパントのソースは、好適には、Si(C
H3 )H2 (又はおそらくC(SiH3 )4 )である。
好適には、温度は、60から200sの期間にわたって
圧力約0.27から13.3kPa(より好適には、約
0.40から10.64kPa)で550から700℃
(より好適には、約625℃)である。更に、Ge
H4 :DCS比は、好適には、温度に依存して約0.0
5から0.2(より好適には約0.1)あり、及びSi
(CH3 )H3 :DCS比は温度に依存して約0.00
1から0.1(より好適には、それぞれ、約0.1から
0.002)である。薄膜中のゲルマニウムの濃度は好
適には約25%、及び薄膜中の炭素の濃度は約1%であ
る。
【0014】図5aで、非ドープト・ポリシリコン層1
8が形成された後、ゲート絶縁物15、ドープト・ポリ
シリコン層17、及び非ドープト・ポリシリコン層19
を含むゲート構造を形成するように層14、16、及び
18がパターン形成されかつエッチングされる。次い
で、層19の導電率を増強するようにPMOSデバイス
の層19内へホウ素が打ち込まれる(好適には、選択打
込みされる)。このホウ素ドーピングは分離処理ステッ
プであってよく、それはソース領域/ドレイン領域が形
成されると同時に完遂されてもよく、又は層18のパタ
ーン形成及びエッチングに先立ち完遂されてよい。
8が形成された後、ゲート絶縁物15、ドープト・ポリ
シリコン層17、及び非ドープト・ポリシリコン層19
を含むゲート構造を形成するように層14、16、及び
18がパターン形成されかつエッチングされる。次い
で、層19の導電率を増強するようにPMOSデバイス
の層19内へホウ素が打ち込まれる(好適には、選択打
込みされる)。このホウ素ドーピングは分離処理ステッ
プであってよく、それはソース領域/ドレイン領域が形
成されると同時に完遂されてもよく、又は層18のパタ
ーン形成及びエッチングに先立ち完遂されてよい。
【0015】図3b、4b、及び5bに示された実施例
で、ポリシリコン層20が誘電体層14上に形成され
る。好適には、これは、低圧化学気相成長(LPCV
D)又は短時間化学気相成長(RTCVD)によって完
遂される。次いで、ホウ素の拡散を減速するドーパント
22がポリシリコン層20内へ打ち込みされる。上に述
べたように、これは、好適には、炭素又はゲルマニウム
のどちらかであるが、しかし事実上どのIII 族元素(も
しPMOSデバイスに限定されるならば)を、又はIV族
元素を含んでもよい。打込みは、好適には、イオン打込
みによって完遂され、かつ層20をホウ素で以てドープ
するのに直ぐ先立ち行われてよい。好適には、ゲルマニ
ウムは1×1014から1×1016イオン/cm2 の打込
み量(dose)で約10から200keVのエネルギ
ーで以て打ち込まれ、及び炭素は1×1013から1×1
015イオン/cm2 の打込み量で約2から40keVの
エネルギーで以て打ち込まれる。
で、ポリシリコン層20が誘電体層14上に形成され
る。好適には、これは、低圧化学気相成長(LPCV
D)又は短時間化学気相成長(RTCVD)によって完
遂される。次いで、ホウ素の拡散を減速するドーパント
22がポリシリコン層20内へ打ち込みされる。上に述
べたように、これは、好適には、炭素又はゲルマニウム
のどちらかであるが、しかし事実上どのIII 族元素(も
しPMOSデバイスに限定されるならば)を、又はIV族
元素を含んでもよい。打込みは、好適には、イオン打込
みによって完遂され、かつ層20をホウ素で以てドープ
するのに直ぐ先立ち行われてよい。好適には、ゲルマニ
ウムは1×1014から1×1016イオン/cm2 の打込
み量(dose)で約10から200keVのエネルギ
ーで以て打ち込まれ、及び炭素は1×1013から1×1
015イオン/cm2 の打込み量で約2から40keVの
エネルギーで以て打ち込まれる。
【0016】図5bで、ホウ素の拡散を減速するドーパ
ントが打ち込まれた後、ゲート構造(ポリシリコン層2
1及びゲート絶縁物15を含む)を形成するように、層
20がパターン形成されかつエッチングされる。次い
で、ポリシリコン構造21の導電率を増強するように構
造21内へホウ素が打ち込まれる。このホウ素ドーピン
グは分離処理ステップであってよく、それはソース領域
/ドレイン領域が形成されると同時に完遂されてもよ
く、又は層20のパターン化及びエッチングに先立ち完
遂されてよい。
ントが打ち込まれた後、ゲート構造(ポリシリコン層2
1及びゲート絶縁物15を含む)を形成するように、層
20がパターン形成されかつエッチングされる。次い
で、ポリシリコン構造21の導電率を増強するように構
造21内へホウ素が打ち込まれる。このホウ素ドーピン
グは分離処理ステップであってよく、それはソース領域
/ドレイン領域が形成されると同時に完遂されてもよ
く、又は層20のパターン化及びエッチングに先立ち完
遂されてよい。
【0017】図3c、4c、及び5cに示された実施例
で、ポリシリコン層24が誘電体層14上に形成され
る。好適には、これは、低圧化学気相成長(LPCV
D)又は短時間化学気相成長(RTCVD)によって完
遂される。ゲート構造(これはポリシリコン層28及び
ゲート絶縁物26を含む)を形成するように層24がパ
ターン形成されかつエッチングされる。次いで、パター
ン形成層がデバイス全体の上に形成され、それによっ
て、PMOSデバイスのゲート構造及びソース領域/ド
レイン領域内へのみホウ素の拡散を減速するドーパント
30が打ち込まれるように、POMSデバイスのみが露
出される。上に述べたように、ドーパント30は、好適
には、炭素又はゲルマニウムのどちらかであるが、しか
し事実上どのIII 族元素又はIV族元素を含んでもよい。
打込みは、好適には、イオン打込みによって完遂され、
かつ、好適には、ポリシリコン層28をホウ素で以てド
ープするのに先立ち行われる。好適には、炭素の打込み
に対してはそのエネルギー・レベルは2から40keV
の程度(より好適には20keVの程度)でありかつ打
込み量は約1×1013から1×1015イオン/cm
2 (より好適には1×1014イオン/cm2 )であり、
これは、ポリシリコン全体を通して比較的均一炭素分布
を得るためにいくつかのエネルギー・レベルでの連鎖打
込みで以て得られる。好適には、ゲルマニウムの打込み
に対してはそのエネルギー・レベルは10から200k
eVの程度(より好適には100keVの程度)であり
かつ打込み量は約1×1014から1×1016イオン/c
m2 (より好適には1×1015イオン/cm2 )であ
り、これは、ポリシリコン全体を通して比較的均一ゲル
マニウム分布を得るために多重打込みで以て得られる。
上の値を使用することが好適ではあるが、これらのドー
パントは誘電体層を損傷するおそれを生じるようにゲー
トを完全に透過してはならず、かつソース打込み/ドレ
イン打込みに続く炭素又はゲルマニウム打込みに当たっ
て、炭素又はゲルマニウムはソース領域/ドレイン領域
に漏れを起こすほどに深くなってはならない。
で、ポリシリコン層24が誘電体層14上に形成され
る。好適には、これは、低圧化学気相成長(LPCV
D)又は短時間化学気相成長(RTCVD)によって完
遂される。ゲート構造(これはポリシリコン層28及び
ゲート絶縁物26を含む)を形成するように層24がパ
ターン形成されかつエッチングされる。次いで、パター
ン形成層がデバイス全体の上に形成され、それによっ
て、PMOSデバイスのゲート構造及びソース領域/ド
レイン領域内へのみホウ素の拡散を減速するドーパント
30が打ち込まれるように、POMSデバイスのみが露
出される。上に述べたように、ドーパント30は、好適
には、炭素又はゲルマニウムのどちらかであるが、しか
し事実上どのIII 族元素又はIV族元素を含んでもよい。
打込みは、好適には、イオン打込みによって完遂され、
かつ、好適には、ポリシリコン層28をホウ素で以てド
ープするのに先立ち行われる。好適には、炭素の打込み
に対してはそのエネルギー・レベルは2から40keV
の程度(より好適には20keVの程度)でありかつ打
込み量は約1×1013から1×1015イオン/cm
2 (より好適には1×1014イオン/cm2 )であり、
これは、ポリシリコン全体を通して比較的均一炭素分布
を得るためにいくつかのエネルギー・レベルでの連鎖打
込みで以て得られる。好適には、ゲルマニウムの打込み
に対してはそのエネルギー・レベルは10から200k
eVの程度(より好適には100keVの程度)であり
かつ打込み量は約1×1014から1×1016イオン/c
m2 (より好適には1×1015イオン/cm2 )であ
り、これは、ポリシリコン全体を通して比較的均一ゲル
マニウム分布を得るために多重打込みで以て得られる。
上の値を使用することが好適ではあるが、これらのドー
パントは誘電体層を損傷するおそれを生じるようにゲー
トを完全に透過してはならず、かつソース打込み/ドレ
イン打込みに続く炭素又はゲルマニウム打込みに当たっ
て、炭素又はゲルマニウムはソース領域/ドレイン領域
に漏れを起こすほどに深くなってはならない。
【0018】次いで、ポリシリコン層28の導電率を増
強するように、ホウ素が層28内に打ち込まれる。この
ホウ素ドーピングは分離処理ステップであってよく、そ
れはソース領域/ドレイン領域が形成されると同時に完
遂されてもよく、又はホウ素の拡散を減速するドーパン
ト30の打込みの後に直ちに完遂されてよい。
強するように、ホウ素が層28内に打ち込まれる。この
ホウ素ドーピングは分離処理ステップであってよく、そ
れはソース領域/ドレイン領域が形成されると同時に完
遂されてもよく、又はホウ素の拡散を減速するドーパン
ト30の打込みの後に直ちに完遂されてよい。
【0019】本発明の特定の実施例がここに説明された
が、これらを本発明の範囲を限定すると解釈するべきで
はない。本発明の多くの実施例は、本明細書の方法論に
照らして当業者に明白になってくる。本発明の範囲は、
添付の特許請求の範囲によってのみ限定される。
が、これらを本発明の範囲を限定すると解釈するべきで
はない。本発明の多くの実施例は、本明細書の方法論に
照らして当業者に明白になってくる。本発明の範囲は、
添付の特許請求の範囲によってのみ限定される。
【0020】以上の説明に関して更に以下の項を開示す
る。
る。
【0021】(1) 導電構造と半導体基板との間に位
置した誘電体層を含む半導体デバイスの製造方法であっ
て、前記半導体基板上に前記誘電体層を形成するステッ
プと、前記誘電体層上に前記導電構造を形成するステッ
プと、ホウ素で以て前記導電構造をドープするステップ
と、ホウ素の拡散を禁止するドーパントで以て前記導電
構造をドープするステップとを包含する方法。
置した誘電体層を含む半導体デバイスの製造方法であっ
て、前記半導体基板上に前記誘電体層を形成するステッ
プと、前記誘電体層上に前記導電構造を形成するステッ
プと、ホウ素で以て前記導電構造をドープするステップ
と、ホウ素の拡散を禁止するドーパントで以て前記導電
構造をドープするステップとを包含する方法。
【0022】(2) 第1項記載の方法において、前記
半導体デバイスがPMOSトランジスタ又はキャパシタ
である、方法。
半導体デバイスがPMOSトランジスタ又はキャパシタ
である、方法。
【0023】(3) 第2項記載の方法において、前記
導電構造がゲート構造である、方法。
導電構造がゲート構造である、方法。
【0024】(4) 第1項記載の方法において、前記
誘電体層が酸化物と、酸化物/酸化物スタックと、酸化
物/窒化物スタックと、窒化酸化物とから構成される群
から選択された材料を含む、方法。
誘電体層が酸化物と、酸化物/酸化物スタックと、酸化
物/窒化物スタックと、窒化酸化物とから構成される群
から選択された材料を含む、方法。
【0025】(5) 第1項記載の方法において、ホウ
素の拡散を禁止する前記ドーパントが少なくとも1つの
III 族元素又は少なくとも1つのIV族元素を含む、方
法。
素の拡散を禁止する前記ドーパントが少なくとも1つの
III 族元素又は少なくとも1つのIV族元素を含む、方
法。
【0026】(6) 第1項記載の方法において、ホウ
素の拡散を禁止する前記ドーパントが炭素と、ゲルマニ
ウムと、炭素とゲルマニウムとのなんらかの組合わせと
から構成される群から選択された元素を含む、方法。
素の拡散を禁止する前記ドーパントが炭素と、ゲルマニ
ウムと、炭素とゲルマニウムとのなんらかの組合わせと
から構成される群から選択された元素を含む、方法。
【0027】(7) 第1項記載の方法において、ホウ
素で以て前記導電構造を前記ドープするステップと、ホ
ウ素の拡散を禁止するドーパントで以て前記導電構造を
前記ドープするステップとが実質的に同時に完遂され
る、方法。
素で以て前記導電構造を前記ドープするステップと、ホ
ウ素の拡散を禁止するドーパントで以て前記導電構造を
前記ドープするステップとが実質的に同時に完遂され
る、方法。
【0028】(8) 第1項記載の方法において、ホウ
素で以て前記導電構造を前記ドープするステップがホウ
素の拡散を禁止するドーパントで以て前記導電構造を前
記ドープするステップに先立ち遂行される、方法。
素で以て前記導電構造を前記ドープするステップがホウ
素の拡散を禁止するドーパントで以て前記導電構造を前
記ドープするステップに先立ち遂行される、方法。
【0029】(9) 基板であって、表面を有する前記
基板と、前記基板の前記表面上に形成されたソース領域
と、前記基板の前記表面に形成されかつチャネル領域に
よって前記ソース領域から隔てられたドレイン領域と、
前記チャネル領域の上に横たわるゲート構造であって、
ホウ素ドープト・ポリシリコンを含む前記ゲート構造
と、前記ゲート構造と前記基板との間に位置した薄膜絶
縁層とを包含し、前記ゲート構造がホウ素の拡散を禁止
する少なくとも1つのドーパントを含む、PMOSトラ
ンジスタ。
基板と、前記基板の前記表面上に形成されたソース領域
と、前記基板の前記表面に形成されかつチャネル領域に
よって前記ソース領域から隔てられたドレイン領域と、
前記チャネル領域の上に横たわるゲート構造であって、
ホウ素ドープト・ポリシリコンを含む前記ゲート構造
と、前記ゲート構造と前記基板との間に位置した薄膜絶
縁層とを包含し、前記ゲート構造がホウ素の拡散を禁止
する少なくとも1つのドーパントを含む、PMOSトラ
ンジスタ。
【0030】(10) 第9項記載のPMOSトランジ
スタにおいて、ホウ素の拡散を禁止する前記ドーパント
が少なくとも1つのIII 族元素又は少なくとも1つのIV
族元素を含む、PMOSトランジスタ。
スタにおいて、ホウ素の拡散を禁止する前記ドーパント
が少なくとも1つのIII 族元素又は少なくとも1つのIV
族元素を含む、PMOSトランジスタ。
【0031】(11) 第9項記載のPMOSトランジ
スタにおいて、ホウ素の拡散を禁止する前記ドーパント
が炭素と、ゲルマニウムと、炭素とゲルマニウムのなん
らかの組合わせとから構成される群から選択された元素
を含む、PMOSトランジスタ。
スタにおいて、ホウ素の拡散を禁止する前記ドーパント
が炭素と、ゲルマニウムと、炭素とゲルマニウムのなん
らかの組合わせとから構成される群から選択された元素
を含む、PMOSトランジスタ。
【0032】(12) 本発明の1実施例は、導電構造
と半導体基板との間に位置した誘電体層を含む半導体デ
バイスの製造方法であり、前記方法は、前記半導体基板
(基板12)上に前記誘電体層(層14)を形成するス
テップ、前記誘電体層上に前記導電構造(構造18)を
形成するステップと、ホウ素で以て前記導電構造をドー
プするステップと、ホウ素の拡散を禁止するドーパント
で以て前記導電構造をドープするステップとを含む。前
記半導体デバイスは、PMOSトランジスタ又はキャパ
シタであってよい。好適には、前記導電構造は、ゲート
構造である。前記誘電体層は、好適には、酸化物と、酸
化物/酸化物スタックと、酸化物/窒化物スタックと、
窒化酸化物とで構成される群の中から選択された材料を
含む。好適には、ホウ素の拡散を禁止する前記ドーパン
トは、少なくとも1つのIII 族元素又はIV族元素を含
む。特に、前記ドーパントは、好適には、炭素と、ゲル
マニウムと、これらなんらかの組合わせとを含む。好適
には、ホウ素で以て前記導電構造を前記ドープするステ
ップとホウ素の拡散を禁止する前記ドーパントで以て前
記導電構造を前記ドープするステップとは実質的に同時
に完遂されるか、又はホウ素で以て前記導電構造を前記
ドープするステップがホウ素の拡散を禁止する前記ドー
パントで以て前記導電構造を前記ドープするステップに
先立ち遂行される。
と半導体基板との間に位置した誘電体層を含む半導体デ
バイスの製造方法であり、前記方法は、前記半導体基板
(基板12)上に前記誘電体層(層14)を形成するス
テップ、前記誘電体層上に前記導電構造(構造18)を
形成するステップと、ホウ素で以て前記導電構造をドー
プするステップと、ホウ素の拡散を禁止するドーパント
で以て前記導電構造をドープするステップとを含む。前
記半導体デバイスは、PMOSトランジスタ又はキャパ
シタであってよい。好適には、前記導電構造は、ゲート
構造である。前記誘電体層は、好適には、酸化物と、酸
化物/酸化物スタックと、酸化物/窒化物スタックと、
窒化酸化物とで構成される群の中から選択された材料を
含む。好適には、ホウ素の拡散を禁止する前記ドーパン
トは、少なくとも1つのIII 族元素又はIV族元素を含
む。特に、前記ドーパントは、好適には、炭素と、ゲル
マニウムと、これらなんらかの組合わせとを含む。好適
には、ホウ素で以て前記導電構造を前記ドープするステ
ップとホウ素の拡散を禁止する前記ドーパントで以て前
記導電構造を前記ドープするステップとは実質的に同時
に完遂されるか、又はホウ素で以て前記導電構造を前記
ドープするステップがホウ素の拡散を禁止する前記ドー
パントで以て前記導電構造を前記ドープするステップに
先立ち遂行される。
【図1】本発明の方法の実施例に共通した半導体基板の
断面図。
断面図。
【図2】本発明の方法の実施例に共通して半導体基板上
に誘電体層を形成するステップの断面図。
に誘電体層を形成するステップの断面図。
【図3】本発明の方法の実施例の次のステップの断面図
であって、aは1実施例の図、bは他の実施例の図、c
は更に他の実施例の図である。
であって、aは1実施例の図、bは他の実施例の図、c
は更に他の実施例の図である。
【図4】本発明の方法の実施例の更に次のステップの断
面図であって、aは1実施例の図、bは他の実施例の
図、cは更に他の実施例の図である。
面図であって、aは1実施例の図、bは他の実施例の
図、cは更に他の実施例の図である。
【図5】本発明の方法の実施例の最終ステップの断面図
であって、aは1実施例の図、bは他の実施例の図、c
は更に他の実施例の図である。
であって、aは1実施例の図、bは他の実施例の図、c
は更に他の実施例の図である。
10 デバイス 12 半導体基板 14 誘電体層 15 ゲート絶縁物 16 ドープト・ポリシリコン層 17 ドープト・ポリシリコン層 18 非ドープト・ポリシリコン層 19 非ドープト・ポリシリコン層 20 ポリシリコン層 21 ポリシリコン層 22 ホウ素の拡散を減速するドーパント 24 ポリシリコン層 26 ゲート絶縁物 28 ポリシリコン層 30 ホウ素の拡散を減速するドーパント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キャサリン イー.バイオレット アメリカ合衆国 テキサス州ダラス,スプ リング グローブ アベニュー 13745 (72)発明者 エフ.スコット ジョンソン アメリカ合衆国 テキサス州リチャードソ ン,グレン コーブ 906
Claims (2)
- 【請求項1】 導電構造と半導体基板との間に位置した
誘電体層を含む半導体デバイスの製造方法であって、 前記半導体基板上に前記誘電体層を形成するステップ
と、 前記誘電体層上に前記導電構造を形成するステップと、 ホウ素で以て前記導電構造をドープするステップと、 ホウ素の拡散を禁止するドーパントで以て前記導電構造
をドープするステップとを包含する方法。 - 【請求項2】 基板であって、表面を有する前記基板
と、 前記基板の前記表面上に形成されたソース領域と、 前記基板の前記表面に形成されかつチャネル領域によっ
て前記ソース領域から隔てられたドレイン領域と、 前記チャネル領域の上に横たわるゲート構造であって、
ホウ素ドープト・ポリシリコンを含む前記ゲート構造
と、 前記ゲート構造と前記基板との間に位置した薄膜絶縁層
とを包含し、 前記ゲート構造がホウ素の拡散を禁止する少なくとも1
つのドーパントを含む、PMOSトランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US3587697P | 1997-01-21 | 1997-01-21 | |
US035876 | 1997-01-21 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10209440A true JPH10209440A (ja) | 1998-08-07 |
Family
ID=21885313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10023749A Pending JPH10209440A (ja) | 1997-01-21 | 1998-01-21 | 半導体デバイス製造方法及びこの方法によるpmosトランジスタ |
Country Status (3)
Country | Link |
---|---|
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EP (1) | EP0859402A3 (ja) |
JP (1) | JPH10209440A (ja) |
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