KR102540214B1 - 싱글 폴리 비휘발성 메모리 소자 및 이를 이용한 제조 방법 - Google Patents
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Abstract
본 발명은 싱글 폴리 비휘발성 메모리 소자에 대한 것으로 반도체 기판에 형성되고, 센싱 트랜지스터, 선택 트랜지스터, 커패시터 구조를 포함하고, 상기 센싱 트랜지스터는, 제1 P형 웰 영역; 상기 제1 P형 웰 영역 상에 형성된 센싱 게이트 절연막; 및 상기 센싱 게이트 절연막 상에 형성된 센싱 게이트를 포함하고, 상기 제1 P형 웰 영역에 형성된 드레인 영역; 상기 드레인 영역 상에 형성된 제1 컨택 플러그; 및 상기 제1 컨택 플러그와 연결된 비트 라인을 포함하고, 상기 선택 트랜지스터는, 상기 제1 P형 웰 영역; 상기 제1 P형 웰 영역 상에 형성된 선택 게이트 절연막; 상기 선택 게이트 절연막 상에 형성된 선택 게이트; 상기 제1 P형 웰 영역에 형성된 소스 영역; 상기 소스 영역 상에 형성된 제2 컨택 플러그; 및 상기 제2 컨택 플러그와 연결된 소스 라인;을 포함하고, 상기 선택 게이트 절연막의 두께는 상기 센싱 게이트 절연막 보다 두껍게 형성되고 상기 커패시터는, 상기 제1 P형 웰 영역과 일정 간격 떨어져 형성되는 제2 P형 웰 영역; 상기 제2 P형 웰 영역 상에 형성된 컨트롤 게이트 절연막; 상기 컨트롤 게이트 절연막 상에 형성된 컨트롤 게이트; 상기 제2 P형 웰 영역 상에 형성된 제3 컨택 플러그; 및 상기 제3 컨택 플러그와 연결된 컨트롤 게이트 라인;을 포함하고, 상기 컨트롤 게이트 절연막의 두께는 상기 센싱 게이트 절연막 보다 동일하거나, 두껍게 형성되고, 상기 센싱 게이트 및 컨트롤 게이트는 서로 물리적 및 전기적으로 연결되는 것을 특징으로 한다. 본 발명의 싱글 폴리 비휘발성 메모리 소자 제조 방법은 별도의 산화 공정을 추가로 진행하지 않고, 이온주입공정의 이온을 조절함으로써 산화막의 두께를 조절할 수 있어, 공정의 간소화가 가능하다.
Description
본 발명은 싱글 폴리 비휘발성 메모리 소자 및 이를 이용한 제조 방법에 관한 것이다.
비휘발성(Non-Volatile memory, NVM) device는 저전력에도 전기적으로 쓰고 지우는 기능 및 data storage가 필요한 Controller IC 및 MCU, RFID Tag등 다양한 Application에 사용되며, 회로 특성을 보정하고 수율을 향상 시키기 위한 trimming 용도뿐만 아니라 Data storage로도 많은 반도체 제품에 사용되고 있다.
CMOS 공정을 이용하여, NVM 소자, LV 소자, MV 소자 및 HV 소자가 하나의 칩에 형성한다. LV, MV, HV 소자 각각에 사용되는 게이트 절연막의 두께는 서로 다르다. NVM 소자도 센싱 게이트 절연막, 선택 게이트 절연막, 컨트롤 게이트 절연막 등 다양한 게이트 절연막이 존재하는다. 하나의 칩에 적어도 두께가 다른 4-7개 이상의 복수의 게이트 절연막을 필요로 한다. 복수의 게이트 절연막을 형성하는 공정이 매우 복잡하고, 비용이 매우 증가하는 문제점이 있다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 싱글 폴리 비휘발성 메모리 소자 제조 방법에 대한 것으로, 질소 이온 주입 공정을 이용하여 NVM 소자에서 다양한 두께를 갖는 센싱 게이트 절연막, 선택 게이트 절연막, 컨트롤 게이트 절연막을 저비용으로 형성하는 것을 목적으로 한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 싱글 폴리 비휘발성 메모리 소자는 반도체 기판에 형성되고, 센싱 트랜지스터, 선택 트랜지스터, 커패시터 구조를 포함하고, 상기 센싱 트랜지스터는, 제1 P형 웰 영역; 상기 제1 P형 웰 영역 상에 형성된 센싱 게이트 절연막; 및 상기 센싱 게이트 절연막 상에 형성된 센싱 게이트를 포함하고, 상기 제1 P형 웰 영역에 형성된 드레인 영역; 상기 드레인 영역 상에 형성된 제1 컨택 플러그; 및 상기 제1 컨택 플러그와 연결된 비트 라인을 포함하고, 상기 선택 트랜지스터는, 상기 제1 P형 웰 영역; 상기 제1 P형 웰 영역 상에 형성된 선택 게이트 절연막; 상기 선택 게이트 절연막 상에 형성된 선택 게이트; 상기 제1 P형 웰 영역에 형성된 소스 영역; 상기 소스 영역 상에 형성된 제2 컨택 플러그; 및 상기 제2 컨택 플러그와 연결된 소스 라인;을 포함하고, 상기 선택 게이트 절연막의 두께는 상기 센싱 게이트 절연막 보다 두껍게 형성되고 상기 커패시터는, 상기 제1 P형 웰 영역과 일정 간격 떨어져 형성되는 제2 P형 웰 영역; 상기 제2 P형 웰 영역 상에 형성된 컨트롤 게이트 절연막; 상기 컨트롤 게이트 절연막 상에 형성된 컨트롤 게이트; 상기 제2 P형 웰 영역 상에 형성된 제3 컨택 플러그; 및 상기 제3 컨택 플러그와 연결된 컨트롤 게이트 라인;을 포함하고, 상기 컨트롤 게이트 절연막의 두께는 상기 센싱 게이트 절연막 보다 동일하거나, 두껍게 형성되고, 상기 센싱 게이트 및 컨트롤 게이트는 서로 물리적 및 전기적으로 연결되는 것을 특징으로 한다.
상기 제1 P형 웰 영역 및 제2 P형 웰 영역 사이에 형성된 트렌치 영역; 상기 트렌치 영역 하부에 형성된 N형 웰 영역; 및 상기 제1 P형 웰 영역, 제2 P형 웰 영역 및 N형 웰 영역을 둘러 싸며 형성되는 깊은 딥 웰 영역을 더 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다.
상기 선택 게이트와 연결되는 선택 게이트 라인을 더 포함하고, 평면도 관점에서, 상기 소스 라인과 상기 비트 라인은 서로 평행하고, 상기 컨트롤 게이트 라인과 상기 선택 게이트 라인은 서로 평행하고, 상기 소스 라인과 상기 비트 라인은 상기 컨트롤 게이트 라인 및 상기 선택 게이트 라인과 서로 교차하는 것 일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 싱글 폴리 비휘발성 메모리 소자 제조 방법은 기판에 소자 분리 막을 형성하는 단계; 상기 소자 분리 막의 깊이보다 깊은, 깊은 딥 웰 영역을 형성하는 단계; 상기 깊은 딥웰 영역에 제1 P형 웰 영역 및 제2 P형 웰 영역을 형성하는 단계; 상기 제1 P형 웰 영역의 일부에 이온 주입 공정을 실시하여 상기 제1 P형 웰 영역 내에 질소 이온 주입 영역을 형성하는 단계; 산화 공정을 실시하여 상기 질소 이온 주입 영역이 형성된 상기 제1 P형 웰 영역 상에 센싱 게이트 절연막을 형성하는 단계; 상기 제1 P형 웰 영역 상에 선택 게이트 절연막을 형성하는 단계; 상기 제2 P형 웰 영역 상에 컨트롤 게이트 절연막을 형성하는 단계; 상기 센싱 게이트 절연막, 선택 게이트 절연막 및 컨트롤 게이트 절연막 상에 도전막을 증착하는 단계; 상기 도전막을 패터닝하여 상기 센싱 게이트 절연막, 선택 게이트 절연막 및 컨트롤 게이트 절연막 상에 각각 센싱 게이트, 선택 게이트 및 컨트롤 게이트를 형성하는 단계; 상기 센싱 게이트의 일 측면에 드레인 영역을 형성하는 단계; 상기 센싱 게이트의 타 측면에 소스 영역을 형성하는 단계; 상기 컨트롤 게이트 측면에 픽업 영역을 형성하는 단계; 상기 드레인 영역, 소스 영역 및 픽업 영역 상에 각각 제1, 제2 및 제3 컨택 플러그를 형성하는 단계; 및 상기 제1, 제2 및 제3 컨택 플러그 상에 각각 비트 라인, 소스 라인, 컨트롤 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 선택 게이트 절연막의 두께는 상기 센싱 게이트 절연막 보다 두껍게 형성되고, 상기 컨트롤 게이트 절연막의 두께는 상기 센싱 게이트 절연막보다 동일하거나, 두껍게 형성되는 것 일 수 있으나, 이에 제한되는 것은 아니다.
상기 센싱 게이트 및 컨트롤 게이트는 서로 물리적 및 전기적으로 연결되는 것 일 수 있으나, 이에 제한되는 것은 아니다.
상기 센싱 게이트 절연막은 7 - 9 nm 두께로 형성되고, 상기 선택 게이트 절연막 및 컨트롤 게이트 절연막은 10 - 20 nm 두께로 형성되는 것 일 수 있으나, 이에 제한되는 것은 아니다.
상기 제2 P형 웰 영역에 상기 질소 이온 주입 영역을 형성하는 단계를 더 포함하는 것 일 수 있으나, 이에 제한되는 것은 아니다.
상기 질소 이온 주입 영역을 형성하는 단계 이전에 상기 제2 P형 웰 영역에 컨트롤 게이트 이온 주입 영역을 형성하는 단계를 더 포함하고, 상기 컨트롤 게이트 이온 주입 영역은 보론 또는 인듐을 이용하여 주입하는 것을 특징으로 하는 것 일 수 있으나, 이에 제한되는 것은 아니다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시 예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리 범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
전술한 본원의 과제 해결 수단에 의하면, 본원에 따른 싱글 폴리 비휘발성 메모리 소자 제조 방법은 별도의 산화 공정을 추가로 진행하지 않고, 이온주입공정의 이온을 조절함으로써 산화막의 두께를 조절할 수 있어, 공정의 간소화가 가능하다. 이는 종래에 소자의 일부 산화막의 두께를 조절하기 위해 추가적인 산화 공정이 요구되는 문제점을 해결하는 것이다.
본원의 제조 방법을 이용한 싱글 폴리 비휘발성 메모리소자는 프로그램 영역과 소거 영역을 별도로 구비함으로써 소자의 사이클링 진행에 따른 산화물의 열화를 개선하여 소자의 내구성뿐만 아니라 데이터의 보존 능력을 향상시킬 수 있다.
또한, 싱글 폴리 비휘발성 메모리소자는 기록 및 소거 동작 효율을 향상시키고 메모리 소자의 면적을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 싱글 폴리 비휘발성 소자의 회로도이다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 셀의 어레이이다.
도 3은 본 발명의 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 평면도이다.
도 4는 본 발명의 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 단면도이다.
도 6은 본 발명의 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 제조 방법이다.
도 7은 본 발명의 다른 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 제조 방법이다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 셀의 어레이이다.
도 3은 본 발명의 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 평면도이다.
도 4는 본 발명의 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 단면도이다.
도 6은 본 발명의 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 제조 방법이다.
도 7은 본 발명의 다른 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 제조 방법이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 구체적으로 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용한다. 제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용 오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~ 하는 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
이하에서는 본원의 싱글 폴리 비휘발성 메모리 소자 및 이를 이용한 제조 방법에 대하여 구현 예 및 실시 예와 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본원이 이러한 구현 예 및 실시 예와 도면에 제한되는 것은 아니다.
도 1은 본 발명의 실시 예에 따른 싱글 폴리 비휘발성 소자의 회로 도이다.
도 1을 참조하면, 2개의 트랜지스터(10, 20)와 1개의 커패시터 구조(30)을 포함하는 1개의 메모리 셀을 보여준다. 여기서 2개의 트랜지스터는 각각 센싱 트랜지스터(10)와 선택 트랜지스터(20)이다.
센싱 트랜지스터(10)를 통해 전하를 충전 또는 방전에 의해 프로그램 가능하다. 센싱 트랜지스터(10)는 프로그램 트랜지스터라고 부를 수 있다. 센싱 트랜지스터(10)의 드레인 단자에 비트 라인(BL) 전압 (VBL)이 인가된다.
선택 트랜지스터(20)는 상기 1개의 셀을 선택 또는 비 선택의 기능을 한다. 또한 센싱 트랜지스터(10)에 전하가 충전 또는 방전되었는지 알아보기 위한 읽기 기능을 위해 필요하다. 선택 트랜지스터(20)의 게이트 단자 및 소스 단자에 각각 선택 게이트 전압(VSG) 및 소스 전압(V-SL)이 인가된다. 선택 트랜지스터(20)는 선택 게이트 전극에 인가되는 선택 게이트 전압(VSG)을 통해 턴-온 또는 턴-오프 될 수 있다. 센싱 트랜지스터(10) 및 선택 트랜지스터(20)는 하나의 제1 웰 영역에 형성된다. 선택 트랜지스터(20)은 과 소거(over erase)상태에서 누설 전류(leakage)가 흐르는 것을 차단할 수 있다.
1 개의 커패시터는 센싱 트랜지스터(10)의 센싱 게이트에 전하를 충전 또는 방전을 컨트롤하기 위한 커패시터 구조를 갖는다. 커패시터 구조에 컨트롤 게이트 전압(VCG)가 인가된다. 1 개의 커패시터 구조는 제2 웰 영역에 형성된다.
센싱 트랜지스터(10)는 컨트롤 게이트 전압(VCG)과 소스 전압(VSL) 사이의 전압 차이에 따라 터널링될 수 있다. 아래 표 1 에 각각의 노드에 따라 인가 전압을 나타내었다. VPP는 프로그램/소거 동작 전압, VDD는 전원 전압, 0은 접지 전압, VREAD는 읽기 전압, VBL은 비트 라인(BL0) 전압, VDNW은 DNW(107, 도 3참조)에 걸리는 전압을 말한다.
| Node | VSG | VCG | VSL | VBL | VDNW |
| Program | 0 | + VPP | - VPP | Floating | +VPP |
| Erase | 0 | - VPP | VPP | Floating | +VPP |
| Read | VDD | VREAD | 0 | VBL | VDD |
컨트롤 게이트 전압(VCG)과 상기 소스 전압(VSL) 사이의 전위차가 양(+)일 때, 상기 비휘발성 메모리 셀은 프로그램 동작을 위해 상기 센싱 게이트(10)에 전자를 주입하여 프로그램한다. 컨트롤 게이트 전압(VCG)과 상기 소스 전압(VSL) 사이의 전위차가 음(-)일 때, 비휘발성 메모리 셀은 소거 동작을 위해 센싱 게이트의 전자를 방전 시킨다.
일 실시 예에서, 컨트롤 게이트 전압(VCG), 선택 게이트 전압(VSG), 소스 전압(VSL) 및 드레인 전압(VBL)에 프로그래밍 전압(+VPP, - VPP) 또는 삼분의 일의 프로그래밍 전압(+VPP/3, - VPP /3)을 인가할 수 있다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 셀의 어레이(array)이다.
도 2를 참조하면, 비휘발성 메모리 셀의 어레이로서, 복수의 메모리 단위 셀을 포함한다. 예를 들어 제1 단위 셀(101)은 센싱 트랜지스터(10), 선택 트랜지스터(20) 및 커패시터 구조(30)를 포함한다. 제2, 제3, 제4 단위 셀(102-104)도 센싱 트랜지스터(10), 선택 트랜지스터(20) 및 커패시터 구조(30)를 포함한다.
비휘발성 메모리 셀의 어레이(array)는 커패시터 구조(30)에 연결된 제1 컨트롤 게이트 라인(CG0), 선택 게이트에 연결된 제1 선택 게이트 라인(SG0), 센싱 트랜지스터(10)의 드레인 단자에 연결된 제1 비트 라인(BL0), 선택 트랜지스터(20)의 소스 단자에 연결된 제1 소스 라인(SL0)를 포함한다. 선택 게이트 라인(SG0)은 다른 말로 word line(WL)으로 부를 수 있다.
소스 라인(SL0, SL1, SL2, SL(n))과 비트 라인(BL0, BL1, BL2, BL(n))은 서로 평행하게 배치된다. 컨트롤 게이트 라인(CG0, CG1, CG(n))과 선택 게이트 라인(SG0, SG1, SG(n))도 서로 평행하게 배치된다. 소스 라인(SL0, SL1, SL2, SL(n))과 비트 라인(BL0, BL1, BL2, BL(n))은 컨트롤 게이트 라인(CG0, CG1, CG(n))과 선택 게이트 라인(SG0, SG1, SG(n))에 서로 수직으로 교차한다.
제1 단위 셀(101)과 제2 단위 셀(102)과 제1 컨트롤 게이트 라인(CG0)과 제1 선택 게이트 라인(SG0)을 사용한다. 제3 단위 셀(103)과 제4 단위 셀(104)과 제2 컨트롤 게이트 라인(CG1)과 제2 선택 게이트 라인(SG1)을 사용한다.
제1 단위 셀(101)과 제3 단위 셀(103)과 제1 비트 라인(BL0)과 제1 소스 라인(SL0)을 사용한다. 제2 단위 셀(102)과 제4 단위 셀(104)과 제2 비트 라인(BL1)과 제2 소스 라인(SL1)을 사용한다.
앞에서 언급했듯이, 컨트롤 게이트 라인(CG0)과 소스 라인(SL0)을 통해 특정 셀을 선택하고, 센싱 트랜지스터(10)를 작동하며, 센싱 트랜지스터(10)에 전하를 충전 또는 방전 시킬 수 있다. 쓰기 및 소거 동작을 수행한다.
또한 읽기 동작을 위해 선택 게이트 라인(SG0)을 통해 선택 트랜지스터(20)를 턴-온 시켜 센싱 트랜지스터(10)에 전하가 충전 또는 방전 여부를 판별할 수 있다.
도 3은 본 발명의 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 평면도이다.
도 3을 참조하면, 싱글 폴리 비휘발성 메모리 소자는 센싱 트랜지스터(10), 선택 트랜지스터(20) 및 P-type 커패시터 구조(30)를 포함한다. 센싱 트랜지스터(10), 선택 트랜지스터(20)는 제1 PW(P형 웰 영역)(110)에 형성된다.
센싱 트랜지스터(10)는 센싱 게이트(150), 제1 컨택 플러그(170)을 포함한다. 또한 제1 컨택 플러그(170)에 드레인 전압(VBL)을 인가하기 위해 센싱 트랜지스터의 드레인 컨택에 비트 라인(Bit line 줄여서 BL)이 연결된다. 여기서 센싱 게이트(150)는 플로팅 게이트(FG)(400)의 일부라고 볼 수 있다. 플로팅 게이트(400)은 커패시터 구조(30)에도 사용된다. 플로팅 게이트(FG)(400) 상에는 연결된 컨택 플러그가 없다.
선택 트랜지스터(20)는 선택 게이트(250), 제2 컨택 플러그(270), 제3 컨택 플러그(290)를 포함한다. 제2 컨택 플러그(270)에 소스 라인(source line, 줄여서 SL)이 연결된다. 선택 게이트(250)에 전압을 인가하기 위해 제3 컨택 플러그(290)에 선택 게이트 라인(SG line 줄여서 SG)이 연결된다. 여기서 SG line은 Word line(줄여서 WL)으로 부를 수 있다.
P-type 커패시터 구조(30)는 제2 웰 영역(310)에 형성된 제4 컨택 플러그(370), 컨트롤 게이트(350)를 포함한다. 제2 웰 영역(310)에 형성된 제4 컨택 플러그(370)는 컨트롤 게이트 양쪽에 형성될 수 있다. 제4 컨택 플러그(370)에 컨트롤 게이트 라인(CG line, 줄여서 CG)가 연결된다.
컨트롤 게이트(350)는 플로팅 게이트(FG)(400)의 일부라고 볼 수 있다. 컨트롤 게이트(350) 및 선택 게이트(250)는 플로팅 게이트(FG)(400)의 일부로서 컨트롤 게이트(350), 선택 게이트(250) 및 플로팅 게이트(FG)(400)의 하나의 싱글 폴리 실리콘으로 형성된다. 플로팅 게이트에 전하가 충전 또는 방전된다.
도 4는 본 발명의 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 단면도이다.
도 4를 참조하면, 싱글 폴리 비휘발성 메모리 소자는 센싱 트랜지스터(10), 선택 트랜지스터(20) 및 P-type 커패시터 구조(30)을 포함하고 있다.
센싱 트랜지스터(10) 및 선택 트랜지스터(20)는 제1 PW(110)에 형성된다. P-type 커패시터 구조(30)는 제2 PW(310)에 형성된다. 센싱 게이트 절연막(130) 및 선택 게이트 절연막(230)이 제1 PW(110) 상에 형성된다. 그리고 제2 PW(310) 상에 컨트롤 게이트 절연막(330)이 형성된다. 컨트롤 게이트 절연막(330)이 커패시터 구조(30)의 유전 막으로 볼 수 있다. 센싱 게이트 절연막(130) 및 선택 게이트 절연막(230) 상에 각각 센싱 게이트(150) 및 선택 게이트(250)가 형성된다. 컨트롤 게이트 절연막(330) 상에 컨트롤 게이트(350)가 형성된다. 선택 게이트(250) 및 컨트롤 게이트(350)는 플로팅 게이트(400)의 일부로서 서로 물리적, 전기적으로 연결되어 있다. 하나의 폴리-실리콘 막으로 이루어진 게이트 전극이다.
Program 동작 시, 제4 컨택 플러그(370)에 Positive VPP, 예를 들어 +8V를 인가한다. 그리고 제2 컨택 플러그(270)에 negative VPP, 예를 들어 -8V를 인가한다. 그러면 제1 PW에서 Sensing gate(150)로 electron이 주입되어 프로그램 동작이 이루어진다. Single poly NVM(100)의 문턱 전압(Vt)가 상향 된다.
반대로, erase 동작 시 제4 컨택 플러그(370)에 negative VPP를 인가하고 제2 컨택 플러그(270)에 positive VPP를 인가하면 센싱 게이트(150)에 있는 electron이 제1 웰 영역(110)으로 빠져나가 소거 동작을 하는 것이다.
여기서 센싱 게이트 절연막(130)의 두께는 선택 게이트 절연막(230) 및 컨트롤 게이트 절연막(330)의 두께보다 얇다. 그렇게 하는 이유는 터널링이 원활하게 하기 위해서이다. 센싱 게이트 절연막(130)을 통해서 전하의 충전/방전이 이루어지기 때문에, 게이트 절연막의 두께를 얇게 하면, 전하의 충전/방전이 용이하다. 프로그램 동작에 의해 전하가 센싱 게이트(150)에 충전되고, 소거 동작에 의해 센싱 게이트(150)에 전하가 웰 영역으로 방전된다.
그리고 싱글 폴리 비휘발성 메모리 소자는 상기 제1 P형 웰 영역(110) 및 제2 P형 웰 영역(310) 사이에 형성된 트렌치 영역(106)과 하부에 형성된 N형 웰 영역(NW, 108)이 형성될 수 있다. 제1 P형 웰 영역(110), 제2 P형 웰 영역(310) 및 N형 웰 영역(108)을 둘러 싸며 형성되는 깊은 딥 웰 영역(DNW, 107)을 더 포함할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 단면도이다.
도 5의 구조는 도 4와 유사하다. 다른 점은 센싱 게이트 절연막(130) 및 컨트롤 게이트 절연막(330)의 두께가 선택 게이트 절연막(230)의 두께보다 얇다는 것이다. 컨트롤 게이트 절연막(330)의 두께도 얇게 설계한다. 그렇게 하는 이유는 커플링 효율을 증대하기 위함이다. 컨트롤 게이트 절연막(330)은 커패시터 구조(30) 에서 유전 막으로 볼 수 있다. 유전막의 두께를 얇게 함으로써, 커플링 효율이 증가된다. 제4 컨택 플러그(370)에 VPP를 인가해서 플로팅 게이트(400) 또는 컨트롤 게이트(350)에 전압이 전달되는데, 효율이 낮으면 높은 전압을 인가 해야 된다. 높은 전압을 인가할수록 칩의 크기가 증대되어야 하므로, 불리하다.
도 4와 도 5를 통해서, 컨트롤 게이트 절연막(330)의 두께는 센싱 게이트 절연막(130)의 두께와 동일하거나 두껍게 형성될 수 있다. 컨트롤 게이트 절연막(330)의 두께는 최소한 센싱 게이트 절연막(130)의 두께 이상을 가지면 된다.
도 6은 본 발명의 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 제조 방법을 나타낸다.
도 6a을 참조하면, 상기 반도체 기판(105)은 활성 영역과 필드 영역으로 정의하기 위해 소자 분리 막(106)이 형성될 수 있다. 이 때, 소자 분리 막은 STI(Shallow Trench Isolation)을 이용하여 형성하거나, LOCOS(LOCal Oxidation of silicon)을 이용하여 형성한다. 소자 분리 막은 고집적화를 구현하기 위하여 LOCOS 대신에 STI을 이용하여 형성하는 것이 바람직하다.
상기 반도체 기판에 DNW(107)을 형성한다. DNW(107)에 웰 이온 주입(well implant) 공정을 실시하여 반도체 기판 내에 NW(108) 또는 PW(110, 310)을 형성한다. 상기 형성된 웰 영역에 대하여 어닐(anneal)공정을 실시할 수 있다.
Coupling ratio 증가를 위해 제2 PW (310) 영역에 보론(B)과 인듐(In) 이온을 이용해서 컨트롤 게이트 이온 주입 영역(320)을 형성할 수 있다. 컨트롤 게이트 이온 주입 영역(320)은 보론(B)과 인듐(In) 이온을 연속해서 주입하여 형성할 수 있다. 또는 보론(B) 이온 또는 인듐(In) 이온 중에서 어느 하나만을 이온 주입하여 형성할 수 있다. 보론 이온(11B+) 주입은 10 - 40 KeV 이온 주입 에너지와 1.0E11 - 1.0 E13/cm2 도즈로 이온 주입을 실시 할 수 있다. 그리고 인듐 이온(Indium, 115In+)은 100 - 300 KeV, 1.0E11 - 1.0E 13/cm2 도즈로 이온 주입을 실시 할 수 있다.
기판(105) 상에 마스크 패턴(125)을 형성하는데, 제1 PW(110)의 일부 영역만 오픈하고, 나머지 영역은 덮도록 한다. 그리고 마스크 패턴을 이용해서 오픈된 영역에 질소 이온 주입 공정을 실시하여 상기 웰 내에 질소 이온 주입 영역(120)을 형성한다. 상기 질소 이온 주입 공정은 질소 이온을 이용하여 1E12 - 1E15 atoms/cm2, 5-30 KeV의 에너지를 주입하여 질소 이온 주입 영역(120)을 형성할 수 있다.
상기 제1 PW(110)내에 질소(N2) 이온이 주입될 경우 이후에 산화 공정을 진행하게 되면 많게는 산화 속도가 3배 이상 느려지기 때문에 이온 주입 층의 표면에는 다른 부분보다 얇은 산화막이 형성될 수 있다.
종래에는 소자의 일부 산화막의 두께를 조절하기 위해 추가적인 산화 공정이 요구되었으나, 본원 발명의 비휘발성 메모리 소자의 제조 방법을 적용하면, 별도의 산화 공정을 추가로 진행하지 않고, 이온주입공정의 이온을 조절함으로써 산화막의 두께를 조절할 수 있어, 공정의 간소화가 가능하다.
본 발명에서는 상기 제1 PW(110)내에 질소(N2) 이온이 주입된 경우이다. 센싱 게이트 절연막(130)이 형성될 영역에 질소(N2) 이온이 주입된다.
도 6b를 참조하면, 마스크 패턴(125)을 제거한 후, 산화 공정을 진행했을 때의 도면이다. 질소 이온 주입 공정을 수행한 제1 PW(110)의 질소 이온 주입 영역(120) 상에서 센싱 게이트 절연막(130)의 두께가 7 - 9 nm로 얇게 형성될 수 있다. 반면, N2 이온 주입 공정을 수행하지 않은 영역에서는 선택 게이트 절연막(230) 및 컨트롤 게이트 절연막(330)의 두께가 10 - 20 nm를 가질 수 있다. 선택 게이트 절연막(230) 및 컨트롤 게이트 절연막(330)의 두께가 센싱 게이트 절연막(130)의 두께보다 두껍게 형성되는 것이다.
도 6c를 참조하면, 이어서, 전체 구조 상부에 폴리-실리콘 층으로 도전층(140)을 형성한다. 이 때, 폴리-실리콘 층은 LPCVD(Low Pressure Chemical Vapor Deposition) 공정으로 도핑된 비정질 실리콘 막으로 형성하거나, 도핑 되지 않은(undoped) 비정질 실리콘 막으로 형성할 수 있다. 예컨대, 도핑된 비정질 실리콘 막은 SiH4또는 Si2H6와 PH3 가스를 이용하여 형성한다. 도핑 되지 않은(undoped) 비정질 실리콘 막은 SiH4 또는 Si2H6 가스를 이용하여 형성한다.
도 6d를 참조하면, 포토 리소그래피(photo lithography) 공정 및 식각 공정을 실시하여 상기 도전층(140)을 패터닝한다. 센싱 게이트 절연막(130) 및 선택 게이트 절연막(230) 상에 각각 센싱 게이트(150) 및 선택 게이트(250)가 형성된다. 컨트롤 게이트 절연막(330) 상에 컨트롤 게이트(350)이 형성된다. 선택 게이트(250) 및 컨트롤 게이트(350)는 플로팅 게이트(400)의 일부로서 서로 물리적, 전기적으로 연결되어 있다. 하나의 폴리-실리콘 막으로 이루어진 게이트 전극이다.
각각의 게이트 측면에 스페이서를 형성하고, 고농도 이온 주입을 통해서 고농도 도핑 영역인 N+, P+를 기판에 각각 형성한다. N+ 영역 형성을 위해 Arsenic 이온(75As+)을 이용해서 50-70KeV 이온 주입 에너지와 1E15-1E16/cm2 도즈로 이온 주입한다. 그리고 이어서 Phosphorous 이온(31P+)을 이용해서 30-50KeV 이온 주입 에너지와 1E12-1E14/cm2 도즈로 이온 주입한다.
P+ 영역을 형성하기 위해 Boron Fluoride 이온(49BF2)를 이용해서, 20- 50 KeV 이온 주입 에너지와 1E15-1E16/cm2 도즈로 이온 주입한다. 이어서, 보론 이온(11B+) 이용해서, 20-40KEV 이온 주입 에너지와 1E12-1E14/cm2 도즈로 이온주입한다.
앞서 설명한 N2 이온 주입 에너지보다 N+, P+ 이온 주입 에너지가 크기 때문에 N+, P+ 이온 주입 영역의 깊이가 N2 이온 주입 영역(120)의 깊이보다 크다. N2 이온 주입 영역(120)의 깊이가 N+, P+ 영역의 깊이보다 작다.
제1 P형 웰 영역에 형성되고, 센싱 게이트(150)의 일 측에 형성된 N+ 영역은 드레인 영역(Drain)이다. 그리고 센싱 게이트(150) 타 측과 선택 게이트(250) 일 측에 형성된 N+ 영역은 소스/드레인 영역이다. 선택 게이트(250) 타 측에 형성된 N+ 영역은 소스 영역(Source)이다. 그리고 소스 영역과 접하여 형성된 P+ 영역은 제1 P형 웰 영역의 픽업 영역이다.
그리고 컨트롤 게이트(350) 양측에 형성되고, 제2 PW(310)에 형성된 P+ 영역은 픽업 영역(pick up region)으로 부를 수 있다. 제2 PW(310) 및 P+ 영역은 서로 같은 도전 형이다.
도 6e를 참조하면, N+ 또는 P+와 각각 연결된 컨택 플러그(170, 270, 290, 370)가 형성된다. 그리고 상기 컨택 플러그와 각각 연결된 비트 라인(BL), 소스 라인(SL), 선택 게이트 라인(SG), 컨트롤 게이트 라인(CG)가 형성된다. 비트 라인(BL)은 제1 컨택 플러그(170)를 통해서 드레인 영역(Drain)과 전기적으로 연결된다. 소스 라인(SL)은 제2 컨택 플러그(270)를 통해서 소스 영역(Source)과 전기적으로 연결된다. 컨트롤 게이트 라인(CG)은 제4 컨택 플러그(370)를 통해서 픽업 영역(P+)와 연결되는 것이다.
도 7은 본 발명의 다른 실시 예에 따른 싱글 폴리 비휘발성 메모리 소자의 제조 방법을 나타낸다.
도 7a를 참조하면, Coupling ratio 증가를 위해 제2 PW (310) 영역에 보론(B)과 인듐(In) 이온을 이용해서 컨트롤 게이트 이온 주입 영역(320)을 형성할 수 있다. 컨트롤 게이트 이온 주입 영역(320)은 보론(B)과 인듐(In) 이온을 연속해서 주입하여 형성할 수 있다. 또는 보론(B) 이온 또는 인듐(In) 이온 중에서 어느 하나만을 이온 주입하여 형성할 수 있다. 보론 이온(11B+) 주입은 10 - 40 KeV 이온 주입 에너지와 1.0E11 - 1.0 E13/cm2 도즈로 이온 주입을 실시 할 수 있다. 그리고 인듐 이온(Indium, 115In+)은 100 - 300 KeV, 1.0E11 - 1.0E 13/cm2 도즈로 이온 주입을 실시 할 수 있다.
도 7b를 참조하면, 질소 이온 주입 영역(120)이 제1 PW(110)의 일부 영역 및 제2 PW(310)에 형성되게 하는 것이다. 제2 PW(310) 상에 형성되는 컨트롤 게이트 절연막(330)의 두께를 얇게 하기 위한 것이다. 센싱 게이트 절연막(130)과 컨트롤 게이트 절연막(330)의 두께가 유사한 두께를 갖게 되는 것이다. 제2 PW(310)에 보론 등의 컨트롤 게이트 이온 주입 영역(320)의 영향으로 컨트롤 게이트 절연막(330)의 두께가 약간 증가할 수 있다. 이로 인해, 컨트롤 게이트 절연막(330)의 두께가 센싱 게이트 절연막(130)의 두께보다 최소한 같거나 큰 두께를 갖게 된다.
제2 PW(310)에서, 질소 이온 주입 영역(120)과 컨트롤 게이트 이온 주입 영역(320)이 서로 중첩되면서 형성될 수 있다. 질소 이온 주입 영역(120)과 컨트롤 게이트 이온 주입 영역(320)이 깊이는 서로 유사하다.
도 7c를 참조하면, 센싱 게이트 절연막(130)과 컨트롤 게이트 절연막(330)의 두께가 유사한 두께를 갖게 된다. 그러나 선택 게이트 절연막(230)은 질소 이온 주입 영역(120)이 없기 때문에 정상적으로 산화막 두께가 성장한다. 선택 게이트 절연막(230)이 센싱 게이트 절연막(130)과 컨트롤 게이트 절연막(330)의 두께보다 두껍게 형성된다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일 형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
10: 센싱 트랜지스터
20: 선택 트랜지스터
30: 커패시터
101: 제1 단위 셀
105: 반도체 기판
106: 트렌치 영역, 소자 분리 막
107: 깊은 딥 웰 영역, DNW
108: N형 웰 영역, NW
110: 제1 P형 웰 영역
120: 질소 이온 주입 영역
130: 센싱 게이트 절연막
140: 도전층
150: 센싱 게이트
170: 제1 컨택 플러그
230: 선택 게이트 절연막
250: 선택 게이트
270: 제2 컨택 플러그
290: 제3 컨택 플러그
310: 제2 웰 영역
320: 컨트롤 게이트 이온 주입 영역
330: 컨트롤 게이트 절연막
350: 컨트롤 게이트
370: 제4 컨택 플러그
400: 플로팅 게이트
20: 선택 트랜지스터
30: 커패시터
101: 제1 단위 셀
105: 반도체 기판
106: 트렌치 영역, 소자 분리 막
107: 깊은 딥 웰 영역, DNW
108: N형 웰 영역, NW
110: 제1 P형 웰 영역
120: 질소 이온 주입 영역
130: 센싱 게이트 절연막
140: 도전층
150: 센싱 게이트
170: 제1 컨택 플러그
230: 선택 게이트 절연막
250: 선택 게이트
270: 제2 컨택 플러그
290: 제3 컨택 플러그
310: 제2 웰 영역
320: 컨트롤 게이트 이온 주입 영역
330: 컨트롤 게이트 절연막
350: 컨트롤 게이트
370: 제4 컨택 플러그
400: 플로팅 게이트
Claims (9)
- 반도체 기판에 형성되고, 센싱 트랜지스터, 선택 트랜지스터, 커패시터 구조를 포함하고,
상기 센싱 트랜지스터는,
센싱 게이트 영역;
상기 센싱 게이트 영역 상에 형성된 센싱 게이트 절연막; 및
상기 센싱 게이트 절연막 상에 형성된 센싱 게이트를 포함하고,
상기 센싱 게이트 영역에 형성된 드레인 영역;
상기 드레인 영역 상에 형성된 제1 컨택 플러그; 및
상기 제1 컨택 플러그와 연결된 비트 라인을 포함하고,
상기 선택 트랜지스터는,
선택 게이트 영역;
상기 선택 게이트 영역 상에 형성된 선택 게이트 절연막;
상기 선택 게이트 절연막 상에 형성된 선택 게이트;
상기 선택 게이트 영역에 형성된 소스 영역;
상기 소스 영역 상에 형성된 제2 컨택 플러그; 및
상기 제2 컨택 플러그와 연결된 소스 라인을 포함하고,
상기 커패시터는,
컨트롤 게이트 영역;
상기 컨트롤 게이트 영역 상에 형성된 컨트롤 게이트 절연막;
상기 컨트롤 게이트 절연막 상에 형성된 컨트롤 게이트;
상기 컨트롤 게이트 영역 상에 형성된 제3 컨택 플러그; 및
상기 제3 컨택 플러그와 연결된 컨트롤 게이트 라인을 포함하고,
상기 센싱 게이트 영역 및 컨트롤 게이트 영역에 질소 이온 주입 영역이 각각 형성되고,
상기 센싱 게이트 절연막 및 컨트롤 게이트 절연막의 두께는 상기 선택 게이트 절연막 보다 얇게 형성되고,
상기 센싱 게이트 및 상기 컨트롤 게이트는 서로 물리적 및 전기적으로 연결되는 싱글 폴리 비휘발성 메모리 소자.
- 제 1 항에 있어서,
상기 선택 게이트 영역 및 컨트롤 게이트 영역 사이에 형성된 트렌치 영역;
상기 트렌치 영역 하부에 형성된 N형 웰 영역; 및
상기 선택 게이트 영역, 상기 컨트롤 게이트 영역 및 상기 N형 웰 영역을 둘러 싸며 형성되는 깊은 딥 웰 영역을 더 포함하는 싱글 폴리 비휘발성 메모리 소자.
- 제 1 항에 있어서,
상기 선택 게이트와 연결되는 선택 게이트 라인을 더 포함하고,
평면도 관점에서, 상기 소스 라인과 상기 비트 라인은 서로 평행하고,
상기 컨트롤 게이트 라인과 상기 선택 게이트 라인은 서로 평행하고,
상기 소스 라인과 상기 비트 라인은 상기 컨트롤 게이트 라인 및 상기 선택 게이트 라인과 서로 교차하는 싱글 폴리 비휘발성 메모리 소자.
- 기판에 소자 분리 막을 형성하는 단계;
상기 소자 분리 막의 깊이보다 깊은, 깊은 딥 웰 영역을 형성하는 단계;
상기 깊은 딥웰 영역에 센싱 게이트 영역, 선택 게이트 영역 및 컨트롤 게이트 영역을 구분하는 단계;
상기 센싱 게이트 영역 및 컨트롤 게이트 영역에 대하여 동시에 질소 이온 주입하는 단계;
상기 센싱 게이트 영역, 상기 선택 게이트 영역 및 상기 컨트롤 게이트 영역에 각각 센싱 게이트 절연막, 선택 게이트 절연막 및 컨트롤 게이트 절연막을 형성하는 단계;
상기 센싱 게이트 절연막, 상기 선택 게이트 절연막 및 상기 컨트롤 게이트 절연막 상에 도전막을 증착하는 단계;
상기 도전막을 패터닝하여 상기 센싱 게이트 절연막, 상기 선택 게이트 절연막 및 상기 컨트롤 게이트 절연막 상에 각각 센싱 게이트, 선택 게이트 및 컨트롤 게이트를 형성하는 단계;
상기 센싱 게이트의 일 측면에 드레인 영역을 형성하는 단계;
상기 센싱 게이트의 타 측면에 소스 영역을 형성하는 단계;
상기 컨트롤 게이트의 측면에 픽업 영역을 형성하는 단계;
상기 드레인 영역, 상기 소스 영역 및 상기 픽업 영역 상에 각각 제1, 제2 및 제3 컨택 플러그를 형성하는 단계; 및
상기 제1, 제2 및 제3 컨택 플러그 상에 각각 비트 라인, 소스 라인, 컨트롤 게이트 라인을 형성하는 단계를 포함하고,
상기 센싱 게이트 절연막 및 컨트롤 게이트 절연막의 두께는 상기 선택 게이트 절연막 보다 얇게 형성되는 싱글 폴리 비휘발성 메모리 소자 제조 방법.
- 삭제
- 제 4 항에 있어서,
상기 센싱 게이트 및 상기 컨트롤 게이트는 서로 물리적 및 전기적으로 연결되는 싱글 폴리 비휘발성 메모리 소자 제조 방법.
- 삭제
- 삭제
- 제 4 항에 있어서,
상기 질소 이온 주입하는 단계 이전에 상기 컨트롤 게이트 영역에 컨트롤 게이트 이온 주입하는 단계를 더 포함하고,
상기 컨트롤 게이트 이온 주입은 보론 또는 인듐을 이용하여 주입하는 것을 특징으로 하는 싱글 폴리 비휘발성 메모리 소자 제조 방법.
Priority Applications (4)
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|---|---|---|---|
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Patent Citations (1)
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