CN101517653A - 非易失性半导体存储器件 - Google Patents

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CN101517653A CNA2007800349260A CN200780034926A CN101517653A CN 101517653 A CN101517653 A CN 101517653A CN A2007800349260 A CNA2007800349260 A CN A2007800349260A CN 200780034926 A CN200780034926 A CN 200780034926A CN 101517653 A CN101517653 A CN 101517653A
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Abstract

一种非易失性半导体存储器件，具有：存储单元阵列(10)，以矩阵状排列有存储单元(MC)，该存储单元具有选择晶体管(ST)和存储单元晶体管(MT)；列译码器(12)，用于控制位线(BL)的电位；电压施加电路(14)，用于控制第一字线(WL1)的电位；第一行译码器(16)，用于控制第二字线(WL2)的电位；第二行译码器(18)，用于控制源极线(SL)的电位；其中，列译码器由耐电压比电压施加电路及第二行译码器的耐电压低的电路构成，第一行译码器由耐电压比电压施加电路及第二行译码器的耐电压低的电路构成。由于能够以高速控制位线和第二字线，所以能够高速读取已写入存储单元晶体管中的信息。

Description

非易失性半导体存储器件
技术领域
本发明涉及一种非易失性半导体存储器件。
背景技术
近年来，提出了一种非易失性半导体存储器件，该非易失性半导体存储器件由选择晶体管和存储单元晶体管(memory cell transistor)构成存储单元(memory cell)(参照专利文献1、2)。
在这样的非易失性半导体存储器件中，通过利用列译码器及行译码器适当地选择位线、字线、源极线等来选择存储单元，并对所选择的存储单元进行信息的读取、写入、删除等。
专利文献1：JP特开2005-116970号公报
专利文献2：JP特开2005-122772号公报
专利文献3：国际公布第2003/012878号小册子
专利文献4：JP特开2000-40808号公报
专利文献5：JP特开2002-324860号公报
发明内容
发明要解决的课题
然而，在所提出的非易失性半导体存储器件中，列译码器和行译码器均都采用高压电路(高电压电路)。高压电路采用具有厚的栅极绝缘膜的高压晶体管，所以很难以高速读取已写入存储单元中的信息。
本发明的目的在于，提供一种能够高速工作的非易失性半导体存储器件。
用于解决课题的手段
根据本发明的一个观点，提供一种非易失性半导体存储器件，其特征在于，具有：存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管，多条位线，用于使在同一个列上存在的多个上述选择晶体管的漏极共同连接在一起，多条第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的栅极电极共同连接在一起，多条第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起，多条源极线，用于使在同一个行上存在的上述多个存储单元晶体管的源极共同连接在一起，列译码器，连接至上述多条位线上，用于控制上述多条位线的电位，电压施加电路，连接至上述多条第一字线上，用于控制上述多条第一字线的电位，第一行译码器，连接至上述多条第二字线上，用于控制上述多条第二字线的电位，第二行译码器，连接至上述多条源极线上，用于控制上述多条源极线的电位；上述列译码器由耐电压比上述电压施加电路及上述第二行译码器的耐电压低的电路构成，上述第一行译码器由耐电压比上述电压施加电路及上述第二行译码器的耐电压低的电路构成。
发明效果
根据本发明，用于控制位线的电位的列译码器由能够高速工作的低电压电路构成，其中，上述位线用于使选择晶体管的漏极扩散层共同连接在一起，而且，用于控制第二字线的电位的第一行译码器由能够高速工作的低电压电路构成，其中，上述第一行译码器用于使选择晶体管的选择栅极共同连接在一起，通过只对位线和第二字线控制电位，就能够读取已写入存储单元晶体管中的信息。由于能够以高速控制位线和第二字线，所以若采用本发明，则能够提供可高速读取已写入存储单元晶体管中的信息的非易失性半导体存储器件。
另外，根据本发明，由NMOS晶体管构成选择晶体管，所以与由PMOS晶体管构成选择晶体管的情形相比，更有助于实现工作速度的高速化。
附图说明
图1是示出了本发明的第一实施方式的非易失性半导体存储器件的电路图。
图2是示出了本发明的第一实施方式的非易失性半导体存储器件的存储单元阵列的平面图。
图3是图2的A-A′剖面图。
图4是图2的B-B′剖面图。
图5是图2的C-C′剖面图。
图6是示出了本发明的第一实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图7是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之1)。
图8是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之2)。
图9是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之3)。
图10是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之4)。
图11是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之5)。
图12是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之6)。
图13是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之7)。
图14是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之8)。
图15是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之9)。
图16是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之10)。
图17是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之11)。
图18是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之12)。
图19是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之13)。
图20是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之14)。
图21是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之15)。
图22是示出了本发明的第一实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之16)。
图23是示出了本发明的第二实施方式的非易失性半导体存储器件的局部的电路图。
图24是示出了本发明的第二实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图25是示出了本发明的第二实施方式的非易失性半导体存储器件的写入方法的时序图。
图26是示出了本发明的第三实施方式的非易失性半导体存储器件的局部的电路图。
图27是示出了本发明的第三实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图28是示出了本发明的第四实施方式的非易失性半导体存储器件的局部的电路图。
图29是示出了本发明的第四实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图30是示出了控制栅极电压和阈值电压之差以及存储单元晶体管的源极/漏极间电压之间的关系的曲线图。
图31是示出了本发明的第五实施方式的非易失性半导体存储器件的电路图。
图32是示出了本发明的第五实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图33是示出了本发明的第六实施方式的非易失性半导体存储器件的电路图。
图34是示出了本发明的第六实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图35是示出了本发明的第七实施方式的非易失性半导体存储器件的电路图。
图36是示出了本发明的第七实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图37是示出了本发明的第八实施方式的非易失性半导体存储器件的电路图。
图38是示出了本发明的第八实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图39是示出了本发明的第九实施方式的非易失性半导体存储器件的剖面图。
图40是示出了本发明的第九实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图41是示出了本发明的第十实施方式的非易失性半导体存储器件的电路图。
图42是示出了本发明的第十实施方式的非易失性半导体存储器件的存储单元阵列的平面图。
图43是图42的A-A′剖面图。
图44是示出了本发明的第十实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图45是示出了本发明的第十实施方式的非易失性半导体存储器件的写入方法的时序图。
图46是示出了存储单元晶体管的栅极电压和阈值电压之差与阈值电压的变化量之间的关系的曲线图。
图47是示出了本发明的第十实施方式的非易失性半导体存储器件的写入方法的其他例子的时序图(之1)。
图48是示出了本发明的第十实施方式的非易失性半导体存储器件的写入方法的其他例子的时序图(之2)。
图49是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之1)。
图50是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之2)。
图51是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之3)。
图52是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之4)。
图53是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之5)。
图54是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之6)。
图55是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之7)。
图56是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之8)。
图57是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之9)。
图58是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之10)。
图59是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之11)。
图60是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之12)。
图61是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之13)。
图62是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之14)。
图63是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之15)。
图64是示出了本发明的第十实施方式的非易失性半导体存储器件的制造方法的工序剖面图(之16)。
图65是示出了本发明的第十一实施方式的非易失性半导体存储器件的电路图。
图66是示出了本发明的第十一实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图67是示出了本发明的第十二实施方式的非易失性半导体存储器件的电路图。
图68是示出了本发明的第十二实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。
图69是示出了本发明的第十三实施方式的非易失性半导体存储器件的电路图。
图70是示出了本发明的第十四实施方式的非易失性半导体存储器件的剖面图。
附图标记的说明
2   存储单元阵列区域
4   周边电路区域
6   用于形成高压晶体管的区域
6N  用于形成高压N沟道晶体管的区域
6P  用于形成高压P沟道晶体管的区域
8   用于形成低电压晶体管的区域
8N  用于形成低电压N沟道晶体管的区域
8P  用于形成低电压P沟道晶体管的区域
10  存储单元阵列
12  列译码器
13  读出放大器
14  第一行译码器(电压施加电路)
15  电压施加电路
16  第二行译码器
18  第三行译码器
20  半导体衬底
21  元件区域
22  元件分离区域
24  埋入扩散层
26  阱
28  隧道绝缘膜
28a 隧道绝缘膜
28b 栅极绝缘膜
30a 浮置栅极
30b 选择栅极
31a、31b  低浓度扩散层
32a、32b  绝缘膜
33a、33b  高浓度扩散层
34a  控制栅极
34b  多晶硅膜
34c、34d  栅极电极
35   杂质扩散层
36a  杂质扩散层、源极扩散层
36b  杂质扩散层、源极/漏极扩散层
36c  杂质扩散层、漏极扩散层
37   侧壁绝缘膜
38a  硅化物层、源极电极
38b  硅化物层、漏极电极
38c～38f  硅化物层
39  侧壁绝缘膜
40  层间绝缘膜
42  接触孔
44  导体插件
46  配线(第一金属配线层)
48  层间绝缘膜
50  接触孔
52  导体插件
54  配线(第二金属配线层)
56  层间绝缘膜
58  接触孔
60  导体插件
62  配线(第三金属配线层)
64  热氧化膜
66  硅氮化膜
68  沟槽
69  牺牲氧化膜
70  埋入扩散层
72P P型阱
72N N型阱
74P P型阱
74N N型阱
76  栅极绝缘膜
78  栅极绝缘膜
80  反射防止膜
82  硅氧化膜
84  硅氮化膜、侧壁绝缘膜
86  低浓度扩散层
88  低浓度扩散层
90  低浓度扩散层
92  低浓度扩散层
93  硅氧化膜、侧壁绝缘膜
94  高浓度扩散层
96  源极/漏极扩散层
98  高浓度扩散层
100 源极/漏极扩散层
102  高浓度扩散层
104  源极/漏极扩散层
106  高浓度扩散层
108  源极/漏极扩散层
110N 高压N沟道晶体管
110P 高压P沟道晶体管
112N 低电压N沟道晶体管
112p 低电压P沟道晶体管
114  硅氮化膜
116  硅氧化膜
118  硅氧化膜
120  硅氧化膜
122  硅氧化膜
124  硅氧化膜
126  硅氧化膜
128  硅氧化膜
130  层间绝缘膜
132  接触孔
134  导体插件
136  配线(第四金属配线层)
138  硅氧化膜
140  硅氧化膜
142  层间绝缘膜
143  接触孔
144  导体插件
145  配线
146  硅氧化膜
148  硅氮化膜
150  第一保护晶体管
152  第二保护晶体管
154  控制电路、第一控制电路
156  第四行译码器
158  旁路晶体管(bypass transistor)
160  第二控制电路
162  电荷蓄积层、ONO膜
164  栅极电极
166  硅氧化膜
168  硅氮化膜
170  硅氧化膜
172  栅极电极
174  栅极绝缘膜
ST   选择晶体管
MT   存储单元晶体管
MC   存储单元
BL   位线
WL1  第一字线
WL2  第二字线
SL   源极线(source line)
CL1  第一控制线
CL2  第二控制线
CL3  第三控制线
具体实施方式
[第一实施方式]
利用图1至图22，说明本发明的第一实施方式的非易失性半导体存储器件及其读取方法、写入方法、删除方法，以及该非易失性半导体存储器件的制造方法。
(非易失性半导体存储器件)
首先，利用图1至图6来说明本实施方式的非易失性半导体存储器件。图1是示出了本实施方式的非易失性半导体存储器件的电路图。
如图1所示，在本实施方式的非易失性半导体存储器件中，存储单元MC由选择晶体管ST和连接至选择晶体管ST上的存储单元晶体管MT构成。选择晶体管ST的源极连接至存储单元晶体管MT的漏极上。更具体地讲，选择晶体管ST的源极和存储单元晶体管MT的漏极由1个杂质扩散层形成为一体。
多个存储单元MC排列成矩阵状。存储单元阵列10由排列成矩阵状的多个存储单元MC构成。
在同一个列上存在的多个选择晶体管ST的漏极，被位线BL共同连接在一起。
在同一个行上存在的多个存储单元晶体管MT的控制栅极，被第一字线WL1共同连接在一起。
在同一个行上存在的多个选择晶体管ST的选择栅极，被第二字线WL2共同连接在一起。
在同一个行上存在的多个存储单元晶体管MT的源极，被源极线SL共同连接在一起。
用于使选择晶体管ST的漏极共同连接在一起的多个位线BL连接至列译码器12。列译码器12用于控制多个位线BL的电位，上述多个位线BL用于使选择晶体管ST的漏极共同连接在一起。在列译码器12上连接有读出放大器13，该读出放大器13用于检测在位线BL中流通的电流。列译码器12由在相对低的电压下工作的低电压电路构成。低电压电路是一种耐电压(withstand voltage)相对低且能够高速工作的电路。低电压电路的晶体管(未图示)的栅极绝缘膜(未图示)形成为相对薄。因此，在列译码器12中所使用的低电压电路的晶体管能够相对高速工作。在本实施方式中，之所以列译码器12采用低电压电路，是因为无需向选择晶体管ST的漏极施加高电压，而且需要使选择晶体管ST在读取已写入存储单元晶体管MT中的信息时高速工作。在本实施方式中，列译码器12采用了低电压电路，所以能够使选择晶体管ST相对高速工作，从而能够提供读取速度快的非易失性半导体存储器件。
用于使存储单元晶体管MT的控制栅极共同连接在一起的多个第一字线WL1，连接至第一行译码器(电压施加电路)14。第一行译码器14用于分别控制多个第一字线WL1的电位，上述多个第一字线WL1用于使存储单元晶体管MT的控制栅极共同连接在一起。第一行译码器14由高电压电路(高压电路)构成。高电压电路是一种工作速度相对慢且耐电压相对高的电路。高电压电路的晶体管(未图示)的栅极绝缘膜(未图示)，为了确保足够的耐电压而形成得相对厚。因此，高电压电路的晶体管的工作速度比低电压电路的晶体管的工作速度慢。在本实施方式中，之所以第一行译码器14采用了高电压电路，是因为在向存储单元晶体管MT写入信息时或在删除已写入存储单元晶体管MT中的信息时，需要向第一字线WL1施加高电压。此外，如后所述，在读取已写入存储单元晶体管MT中的信息时，在第一字线WL1上始终施加有电源电压Vcc。因此，即使第一行译码器14所采用的高电压电路的工作速度相对慢，也不会发生特别的问题。
用于使选择晶体管ST的选择栅极共同连接在一起的多个第二字线WL2，连接至第二行译码器16。第二行译码器16用于控制多个第二字线WL2的电位，上述多个第二字线WL2用于使选择晶体管ST的选择栅极共同连接在一起。第二行译码器16由低电压电路(低压电路)构成。在本实施方式中，之所以第二行译码器16采用了低电压电路，是因为无需向选择晶体管ST的选择栅极施加高电压，而且使选择晶体管ST高速工作变得重要。在本实施方式中，由于第二行译码器16采用了低电压电路，所以能够使选择晶体管ST相对以高速工作，从而能够提供读取速度快的非易失性半导体存储器件。
用于使存储单元晶体管MT的源极共同连接在一起的多个源极线SL，连接至第三行译码器18。第三行译码器18用于控制多个源极线SL的电位，上述多个源极线SL用于使存储单元晶体管MT的源极共同连接在一起。第三行译码器18由高电压电路(高压电路)构成。在本实施方式中，之所以第三行译码器18采用了高电压电路，是因为在在向存储单元晶体管MT写入信息时，需要向源极线SL施加高电压。此外，如后所述，在读取已写入存储单元晶体管MT中的信息时，源极线SL始终被接地。因此，即使第三行译码器18的工作速度相对慢，也不会发生特别的问题。
接着，利用图2至图5，说明本实施方式的非易失性半导体存储器件的存储单元阵列的结构。图2是示出了本实施方式的非易失性半导体存储器件的存储单元阵列的平面图。图3是图2的A-A′剖面图。图4是图2的B-B′剖面图。图5是图2的C-C′剖面图。
在半导体衬底20上，形成有用于划分元件区域21的元件分离区域22。作为半导体衬底20，例如采用P型的硅衬底。例如通过STI(Shallow TrenchIsolation：浅沟槽隔离)法，形成元件分离区域22。
在形成有元件分离区域22的半导体衬底20内，形成有N型埋入扩散层24。在N型埋入扩散层24的上侧部分形成为P型阱26。
在半导体衬底20上，隔着隧道绝缘膜28a形成有浮置栅极30a。浮置栅极30a按照各自的元件区域21彼此电性分开。
在浮置栅极30a上，隔着绝缘膜32a形成有控制栅极34a。在同一个行上存在的存储单元晶体管MT的控制栅极34a，共同连接在一起。换言之，在浮置栅极30上，隔着绝缘膜32形成有用于使控制栅极34a共同连接在一起的第一字线WL1。
在半导体衬底20上，与浮置栅极30a并行而形成有选择晶体管ST的选择栅极30b。在同一个行上存在的选择晶体管ST的选择栅极30b，共同连接在一起。换言之，在半导体衬底20上，隔着栅极绝缘膜28b形成有用于使选择栅极30b共同连接在一起的第二字线WL2。选择晶体管ST的栅极绝缘膜28b的膜厚与存储单元晶体管MT的隧道绝缘膜28a的膜厚相等。
在选择栅极30b上，隔着绝缘膜32b形成有多晶硅层34b。
在浮置栅极30a两侧的半导体衬底20内以及选择栅极30b两侧的半导体衬底20内，形成有N型的杂质扩散层36a、36b、36c。
用于构成存储单元晶体管MT的漏极的杂质扩散层36b和用于构成选择晶体管ST的源极的杂质扩散层36b，由同一个杂质扩散层36b构成。
在具有浮置栅极30a和控制栅极34a的层积体的侧壁部分，形成有侧壁绝缘膜37。
另外，在具有选择栅极30b和多晶硅层34b的层积体的侧壁部分，形成有侧壁绝缘膜37。
在存储单元晶体管MT的源极区域36a上、选择晶体管ST的漏极区域36c上、控制栅极34a的上部以及多晶硅层34b的上部，分别形成有例如由钴硅化物构成的硅化物层38a～38d。源极电极36a上的硅化物层38a发挥源极电极的功能。漏极电极36c上的硅化物层38c发挥漏极电极的功能。
由此构成了具有浮置栅极30a、控制栅极34a、源极/漏极扩散层36a、36b的存储单元晶体管MT。
另外，构成了具有选择栅极30b、源极/漏极扩散层36b、36c的选择晶体管ST。选择晶体管ST是NMOS晶体管。在本实施方式中，选择晶体管ST采用了工作速度比PMOS晶体管更快的NMOS晶体管，所以有助于提高工作速度。
在形成有存储单元晶体管MT及选择晶体管ST的半导体衬底20上，形成有由硅氮化膜(未图示)和硅氧化膜(未图示)构成的层间绝缘膜40。
在层间绝缘膜40中，形成有分别到达源极电极38a、漏极电极38b的接触孔42。
在接触孔42内，埋入有例如由钨构成的导体插件44。
在埋入有导体插件44的层间绝缘膜40上，形成有配线(第一金属配线层)46。
在形成有配线46的层间绝缘膜40上，形成有层间绝缘膜48。
在层间绝缘膜48中，形成有到达配线46的接触孔50。
在接触孔50内，埋入有例如由钨构成的导体插件52。
在埋入有导体插件52的层间绝缘膜48上，形成有配线(第二金属配线层)54。
在形成有配线54的层间绝缘膜48上，形成有层间绝缘膜56。
在层间绝缘膜56中，形成有到达配线54的接触孔58。
在接触孔58内，埋入有例如由钨构成的导体插件60。
在埋入有导体插件60的层间绝缘膜56上，形成有配线(第三金属配线层)62。
由此，构成了本实施方式的非易失性半导体存储器件的存储单元阵列10(参照图1)。
此外，在此，举例说明了如图1所示那样各行上的存储单元晶体管MT分别连接至设置在各行上的源极线SL的情形，但如下面利用图65来具体叙述的第十一实施方式的非易失性半导体存储器件那样，也可以利用共同的源极线SL来将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起。图2所示的平面图对应于利用共同的源极线SL来将位于彼此相邻的行上的存储单元MT的源极连接在一起的情形。若利用共同的源极线SL来将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起，则能够使存储单元阵列区域2的面积变小，从而能够实现非易失性半导体存储器件的小型化。另外，能够减少需通过第三行译码器18来控制的源极线SL的根数，从而能够简化第三行译码器18。
(非易失性半导体存储器件的工作)
接着，利用图6来说明本实施方式的非易失性半导体存储器件的工作方法。图6是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图6中，括弧内的数值表示非被选线的电位。另外，在图6中，F表示浮点值。
(读取方法)
首先，利用图6来说明本实施方式的非易失性半导体存储器件的读取方法。
在读取已写入存储单元晶体管MT中的信息时，将各部的电位设定如下。即，将与需选择的存储单元MC连接的位线BL的电位设为Vcc。另一方面，将除了被选位线以外的位线BL的电位设为0V。源极线SL的电位均设为0V。将第一字线WL1的电位在读取等待时均始终设为Vcc。将与需选择的存储单元MC连接的第二字线WL2的电位设为Vcc。另一方面，将除了被选第二字线WL2以外的第二字线WL2的电位设为0V。将阱26的电位均设为0V。在本实施方式中，由于将源极线SL的电位在读取等待时设为0V，将第一字线WL1的电位在读取等待时始终设为Vcc，所以通过只对位线BL的电位和第二字线WL2的电位进行控制，就能够读取已写入存储单元晶体管MT中的信息。在本实施方式中，如上所述那样，用于控制位线BL的电位的列译码器12由低电压电路构成，所以能够高速控制位线BL。另外，如上所述那样，用于控制第二字线WL2的电位的第二行译码器16由低电压电路构成，所以能够以高速控制第二字线WL2。因此，若采用本实施方式，则能够高速读取已写入存储单元晶体管MT中的信息。
在存储单元晶体管MT中已写入有信息的情况下，即，在存储单元晶体管MT的信息为“0”的情况下，在存储单元晶体管MT的浮置栅极30a蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间不流通电流，从而在被选择的1个位线BL上不流通电流。在该情况下，判断为存储单元晶体管MT的信息是“0”。
另一方面，在删除了已写入存储单元晶体管MT中的信息的情况下，即，在存储单元的信息为“1”的情况下，在存储单元晶体管MT的浮置栅极30a未蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电流，从而在被选择的1个位线BL上流通电流。在被选择的1个位线BL上流通的电流被读出放大器13检测出。在该情况下，判断为存储单元晶体管MT的信息是“1”。
(写入方法)
接着，利用图6来说明本实施方式的非易失性半导体存储器件的写入方法。
在向存储单元晶体管MT写入信息时，将各部的电位设定如下。即，将与需选择的存储单元MC连接的位线BL的电位设为0V。另一方面，将除了被选位线BL以外的位线BL的电位设为浮点值。另外，将与需选择的存储单元MC连接的源极线SL的电位例如设为5V(第二电位)。另一方面，将除了被选源极线SL以外的源极线SL的电位设为0V或浮点值。另外，将与需选择的存储单元MC连接的第一字线WL1的电位例如设为9V(第三电位)。另一方面，将除了被选第一字线WL1以外的第一字线W1的电位设为0V或浮点值。另外，将与需选择的存储单元MC连接的第二字线WL2的电位设为Vcc(第一电位)。另一方面，将除了被选第二字线WL2以外的第二字线WL2的电位设为浮点值。将阱的电位均设为0V。
若如上所述那样设定各部的电位，则在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电子，从而电子被到如至存储单元晶体管MT的浮置栅极30a内。由此，在存储单元晶体管MT的浮置栅极30a上蓄积电荷，以此信息被写入在存储单元晶体管MT上。
(删除方法)
接着，利用图6来说明本实施方式的非易失性半导体存储器件的删除方法。
在删除已写入存储单元阵列10中的信息时，将各部的电位设定如下。即，将位线BL的电位均设为浮点值。将源极线SL的电位均设为浮点值。将第一字线WL1的电位例如均设为-9V。将第二字线WL2的电位均设为浮点值。将阱26的电位例如均设为+9V。
若如上所述那样设定各部的电位，则电荷从存储单元晶体管MT的浮置栅极30a被泄漏。由此，变为在存储单元晶体管MT的浮置栅极30a上未蓄积有电荷的状态，以此存储单元晶体管MT的信息被删除。
这样，根据本实施方式，用于控制位线BL的电位的列译码器12由能够高速工作的低电压电路构成，其中，上述位线BL用于使选择晶体管ST的漏极扩散层36c共同连接在一起，而且，用于控制第二字线WL2的电位的第二行译码器由能够高速工作的低电压电路构成，其中，上述第二字线WL2用于使选择晶体管ST的选择栅极30b共同连接在一起，而且，通过只对位线BL和第二字线WL2控制电位，就能够读取已写入存储单元晶体管MT中的信息。由于能够高速控制位线BL和第二字线WL2，所以若采用本实施方式，就能够提供可高速读取已写入存储单元晶体管MT中的信息的非易失性半导体存储器件。
另外，在本实施方式中，选择晶体管ST由NMOS晶体管构成，所以与由PMOS晶体管构成选择晶体管的情形相比，有助于实现工作速度的高速化。
(非易失性半导体存储器件的制造方法)
接着，利用图7至图22，说明本实施方式的非易失性半导体存储器件的制造方法。图7至图22是示出了本实施方式的非易失性半导体存储器件的制造方法的工序剖面图。图7(a)、图8(a)、图9(a)、图10(a)、图11(a)、图12(a)、图13(a)、图14(a)、图15(a)及图16(a)、图17、图19及图21示出了存储单元阵列区域(核心区域)2。图7(a)、图8(a)、图9(a)、图10(a)、图11(a)、图12(a)、图13(a)、图14(a)、图15(a)、图16(a)、图17、图19及图21的纸面左侧的图，与图2的C-C′剖面对应。图7(a)、图8(a)、图9(a)、图10(a)、图11(a)、图12(a)、图13(a)、图14(a)、图15(a)、图16(a)、图17、图19及图21的纸面右侧，与图2的A-A′剖面对应。图7(b)、图8(b)、图9(b)、图10(b)、图11(b)、图12(b)、图13(b)、图14(b)、图15(b)、图16(b)、图18、图20及图22示出了周边电路区域4。图7(b)、图8(b)、图9(b)、图10(b)、图11(b)、图12(b)、图13(b)、图14(b)、图15(b)、图16(b)、图18、图20及图22的纸面左侧，示出了用于形成高压晶体管的区域6。在用于形成高压晶体管的区域6中的纸面左侧，示出了用于形成高压N沟道晶体管的区域6N。在用于形成高压N沟道晶体管的区域6N的纸面右侧，示出了用于形成高压P沟道晶体管的区域6P。在用于形成高压P沟道晶体管的区域6P的纸面右侧，示出了用于形成高压N沟道晶体管的区域6N。图7(b)、图8(b)、图9(b)、图10(b)、图11(b)、图12(b)、图13(b)、图14(b)、图15(b)、图16(b)、图18、图20及图22的纸面右侧，示出了用于形成低电压晶体管的区域8。在用于形成低电压晶体管的区域8中的纸面左侧，示出了用于形成低电压N沟道晶体管的区域8N，在用于形成低电压晶体管的区域8中的纸面右侧，示出了用于形成低电压P沟道晶体管的区域8P。
首先，准备半导体衬底20。例如准备P型硅衬底作为该半导体衬底20。
接着，例如通过热氧化法，在整个面上形成膜厚为15nm的热氧化膜64。
接着，例如通过CVD法，在整个面上形成膜厚为150nm的硅氮化膜66。
接着，例如通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成开口部(未图示)。该开口部用于对硅氮化膜66形成图案。
接着，将光致抗蚀剂膜作为掩模，对硅氮化膜66形成图案。由此，形成由硅氮化膜构成的硬掩模66。
接着，利用干蚀刻，将硬掩模66作为掩模，对半导体衬底20进行蚀刻。由此，在半导体衬底20上形成沟槽68(参照图7)。形成在半导体衬底20上的沟槽68的深度，从半导体衬底20的表面起例如为400nm。
接着，通过热氧化法，对半导体衬底20中的露出部分进行氧化。由此，在半导体衬底20中的露出部分形成硅氧化膜(未图示)。
接着，如图8所示，通过高密度等离子体CVD法，形成膜厚为700nm的硅氧化膜22。
接着，如图9所示，通过CMP(Chemical Mechanical Polishing：化学机械研磨)法对硅氧化膜22进行研磨，直到硅氮化膜66的表面露出为止。由此，形成由硅氧化膜构成的元件分离区域22。
接着，进行用于固化元件分离区域22的热处理。热处理条件例如为，在900℃的氮气环境中进行30分钟。
接着，通过湿蚀刻除去硅氮化膜66。
接着，如图10所示，通过热氧化法，使牺牲氧化膜69在半导体衬底20的表面上生长。
接着，如图11所示，通过向存储单元阵列区域2的深处注入N型掺杂杂质，形成N型埋入扩散层24。此时，也向用于形成高压N沟道晶体管的区域6N的深处注入N型掺杂杂质，以此形成N型埋入扩散层24。另外，向存储单元阵列区域2比埋入扩散层24更浅地注入P型掺杂杂质，以此形成P型阱26。另外，向用于形成高压N沟道晶体管的区域6N比埋入扩散层24更浅地注入P型掺杂杂质，以此形成P型阱72P。
接着，在用于形成高压N沟道晶体管的区域6N，以框状形成N型扩散层70。该框状的扩散层70形成为从半导体衬底20的表面起到达埋入扩散层24的周边部。P型阱72P处于被埋入扩散层24和扩散层70包围的状态。另外，虽未图示，但存储单元阵列区域2的P型阱26，也处于被埋入扩散层24和框状的扩散层70包围的状态。
接着，通过向用于形成高压P沟道晶体管的区域6P导入N型掺杂杂质，形成N型阱72N。
接着，对存储单元阵列区域2进行沟道掺杂(channel doping)(未图示)。
接着，对用于形成高压N沟道晶体管的区域6N和用于形成高压P沟道晶体管的区域6P进行沟道掺杂(未图示)。
接着，通过蚀刻除去位于半导体衬底20的表面上的牺牲氧化膜69。
接着，通过热氧化法，在整个面上形成膜厚为10nm的隧道绝缘膜28。
接着，例如通过CVD法，在整个面上形成膜厚为90nm的多晶硅膜30。形成掺杂有杂质的多晶硅膜以作为该多晶硅膜30。
接着，通过蚀刻除去位于周边电路区域4的多晶硅膜30。
接着，在整个面上形成绝缘膜(ONO膜)32，该绝缘膜(ONO膜)32是依次层积硅氧化膜、硅氮化膜和硅氧化膜来形成的。该绝缘膜32用于使浮置栅极30a和控制栅极34a处于绝缘状态。
接着，如图12所示，通过向用于形成低电压N沟道晶体管的区域8N导入P型掺杂杂质，形成P型阱74P。
接着，通过向用于形成低电压P沟道晶体管的区域8P导入N型掺杂杂质，形成N型阱74N。
接着，对用于形成低电压N沟道晶体管的区域8N和用于形成低电压P沟道晶体管的区域8P进行沟道掺杂(未图示)。
接着，通过蚀刻除去位于周边电路区域4的绝缘膜(ONO膜)32。
接着，通过热氧化法，在整个面上例如形成膜厚为15nm的栅极绝缘膜76。
接着，通过湿蚀刻除去位于用于形成低电压晶体管的区域8的栅极绝缘膜76。
接着，通过热氧化法，在整个面上形成例如膜厚为3nm的栅极绝缘膜78。由此，在用于形成低电压晶体管的区域8，形成例如膜厚为3nm的栅极绝缘膜。另一方面，在用于形成高压晶体管的区域6，栅极绝缘膜76的膜厚例如为16nm左右。
接着，例如通过CVD法，在整个面上形成例如膜厚为180nm的多晶硅膜34。
接着，在整个面上形成反射防止膜80。
接着，如图13所示，利用光刻技术，对反射防止膜80、多晶硅膜34、绝缘膜32以及多晶硅膜30进行干蚀刻。由此，在存储单元阵列区域2内形成具有由多晶硅构成的浮置栅极30a、由多晶硅构成的控制栅极34a的层积体。另外，在存储单元阵列区域2内形成具有由多晶硅构成的选择栅极30b和多晶硅膜34b的层积体。
接着，需连接配线(第一金属配线)46和选择栅极30b的区域中，通过蚀刻除去多晶硅膜34b(未图示)。
接着，如图14所示，通过热氧化法，在浮置栅极30a的侧壁部分、控制栅极34a的侧壁部分、选择栅极30b的侧壁部分及多晶硅膜34b的侧壁部分，形成硅氧化膜(未图示)。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使存储单元阵列区域2露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型掺杂杂质。由此，将杂质扩散层36a～36c形成在浮置栅极30a两侧的半导体衬底20内以及选择栅极30b两侧的半导体衬底20内。然后，剥离光致抗蚀剂膜。
由此，形成了具有浮置栅极30a、控制栅极34a以及源极/漏极扩散层36a、36b的存储单元晶体管MT。另外，形成了具有控制栅极30b以及源极/漏极扩散层36b、36c的选择晶体管ST。
接着，通过热氧化法，在浮置栅极30a的侧壁部分、控制栅极34b的侧壁部分、选择栅极30b的侧壁部分以及多晶硅膜34b的侧壁部分，形成硅氧化膜82。
接着，例如通过CVD法，形成膜厚为50nm的硅氮化膜84。
接着，通过干蚀刻来对硅氮化膜84进行各向异性蚀刻，以此形成由硅氮化膜构成的侧壁绝缘膜84。此时，反射防止膜80通过蚀刻被除去。
接着，利用光刻技术，对用于形成高压晶体管的区域6和用于形成低电压晶体管的区域8的多晶硅膜34形成图案。由此，形成由多晶硅膜34构成的高压晶体管的栅极电极34c。另外，形成由多晶硅34构成的低电压晶体管的栅极电极34d。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压N沟道晶体管的区域6N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，向半导体衬底20内导入N型掺杂杂质。由此，将N型低浓度扩散层86形成在高压N沟道晶体管的栅极电极34c两侧的半导体衬底20内。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，通过光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压P沟道晶体管的区域6P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，将P型低浓度扩散层88形成在高压P沟道晶体管的栅极电极34c两侧的半导体衬底20内。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压N沟道晶体管的区域8N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。由此，将N型低浓度扩散层90形成在低电压N沟道晶体管的栅极电极34d两侧的半导体衬底20内。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压P沟道晶体管的区域8P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，将P型低浓度扩散层92形成在低电压P沟道晶体管的栅极电极34d两侧的半导体衬底20内。然后，剥离光致抗蚀剂膜。
接着，例如通过CVD法，形成膜厚为100nm的硅氧化膜93。
接着，通过干蚀刻，对硅氧化膜93进行各向异性蚀刻。由此，将由硅氧化膜构成的侧壁绝缘膜93，形成在具有浮置栅极30a和控制栅极34a的层积体的侧壁部分(参照图15)。另外，将由硅氧化膜构成的侧壁绝缘膜93，形成在具有选择栅极30b和多晶硅膜34b的层积体的侧壁部分。另外，在栅极电极34c的侧壁部分形成由硅氧化膜构成的侧壁绝缘膜93。另外，在栅极电极34d的侧壁部分形成由硅氧化膜构成的侧壁绝缘膜93。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压N沟道晶体管的区域6N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。由此，将N型高浓度扩散层94形成在高压N沟道晶体管的栅极电极34c两侧的半导体衬底20内。由N型低浓度扩散层86和N型高浓度扩散层94形成LDD结构的N型源极/漏极扩散层96。由此，形成具有栅极电极34c和源极/漏极扩散层96的高压N沟道晶体管110N。高压N沟道晶体管110N利用于高电压电路(高压电路)中。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压P沟道晶体管的区域6P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，将P型高浓度扩散层98形成在高压P沟道晶体管的栅极电极34c两侧的半导体衬底20内。由P型低浓度扩散层88和P型高浓度扩散层98形成LDD结构的P型源极/漏极扩散层100。由此，形成具有栅极电极34c和源极/漏极扩散层100的高压P沟道晶体管110P。高压P沟道晶体管110P利用于高电压电路(高压电路)中。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压N沟道晶体管的区域8N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。由此，将N型高浓度扩散层102形成在低电压N沟道晶体管的栅极电极34d两侧的半导体衬底20内。由N型低浓度扩散层90和N型高浓度扩散层102形成LDD结构的N型源极/漏极扩散层104。由此，形成具有栅极电极34d和源极/漏极扩散层104的低电压N沟道晶体管112N。低电压N沟道晶体管112N利用于低电压电路中。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压P沟道晶体管的区域8P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，将P型高浓度扩散层106形成在低电压P沟道晶体管的栅极电极34d两侧的半导体衬底20内。由P型低浓度扩散层92和P型高浓度扩散层106形成LDD结构的P型源极/漏极扩散层108。由此，形成具有栅极电极34d和源极/漏极扩散层108的低电压P沟道晶体管112P。低电压P沟道晶体管112P利用于低电压电路中。然后，剥离光致抗蚀剂膜。
接着，例如通过溅射法，在整个面上形成膜厚为10nm的钴膜。
接着，通过热处理，使半导体衬底20的表面的硅原子和钴膜中的钴原子发生反应。另外，使控制栅极34c的表面的硅原子和钴膜中的钴原子发生反应。而且，使多晶硅膜34d的表面的硅原子和钴膜中的钴原子发生反应。还有，使栅极电极34c、34d的表面的硅原子和钴膜中的钴原子发生反应。由此，在源极/漏极扩散层36a、36c上形成钴硅化物膜38a、38b(参照图16)。另外，在控制栅极34a上形成钴硅化物膜38c。还有，在多晶硅膜34b上形成钴硅化物膜38d。另外，在源极/漏极扩散层96、100、104、108上形成钴硅化物膜38e。而且，在栅极电极34c、34d上形成钴硅化物膜38f。
接着，通过蚀刻除去未反应的钴膜。
在选择晶体管ST的漏极扩散层36c上形成的钴硅化物膜38b发挥漏极电极的功能。
在存储单元晶体管MT的源极扩散层36a上形成的钴硅化物膜38a发挥源极电极的功能。
在高压晶体管110N、110P的源极/漏极扩散层96、100上形成的钴硅化物膜38e发挥源极/漏极电极的功能。
在低电压晶体管112N、112P的源极/漏极扩散层104、108上形成的钴硅化物膜38e发挥源极/漏极电极的功能。
接着，如图17及图18所示，例如通过CVD法，在整个面上形成膜厚为100mm的硅氮化膜114。硅氮化膜114发挥蚀刻阻止膜的功能。
接着，通过CVD法，在整个面上形成膜厚为1.6μm的硅氧化膜116。由此，形成由硅氮化膜114和硅氧化膜116构成的层间绝缘膜40。
接着，通过CMP法，对层间绝缘膜40的表面进行平坦化处理。
接着，利用光刻技术，形成到达源极/漏极电极38a、38b的接触孔42、到达钴硅化物膜38e的接触孔42以及到达钴硅化物膜38f的接触孔42(参照图19、图20)。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜44。
接着，通过CMP法来对钨膜44以及阻挡膜进行研磨，直到层间绝缘膜40的表面露出为止。由此，将例如由钨构成的导体插件44埋入在接触孔42内。
接着，例如通过溅射法，在埋入有导体插件44的层间绝缘膜40上形成层积膜46，该层积膜46是依次层积Ti膜、TiN膜、Al膜、Ti膜及TiN膜来形成的。
接着，利用光刻技术，对层积膜46形成图案。由此，形成由层积膜构成的配线(第一金属配线层)46。
接着，如图21及图22所示，例如通过高密度等离子体CVD法，形成膜厚为700nm的硅氧化膜118。
接着，通过TEOSCVD法，形成硅氧化膜120。由硅氧化膜118和硅氧化膜120形成层间绝缘膜48。
接着，利用光刻技术，在层间绝缘膜48中形成到达配线46的接触孔50。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜52。
接着，通过CMP法，对钨膜52以及阻挡膜进行研磨，直到层间绝缘膜48的表面露出为止。由此，例如由钨构成的导体插件52埋入在接触孔50内。
接着，例如通过溅射法，在埋入有导体插件52的层间绝缘膜48上形成层积膜54，该层积膜54是依次层积Ti膜、TiN膜、Al膜、Ti膜以及TiN膜来形成的。
接着，利用光刻技术，对层积膜54形成图案。由此，形成由层积膜构成的配线(第二金属配线层)54。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜122。
接着，通过TEOSCVD法，形成硅氧化膜124。由硅氧化膜122和硅氧化膜124构成层间绝缘膜56。
接着，利用光刻技术，在层间绝缘膜56中形成到达配线54的接触孔58。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜60。
接着，通过CMP法，对钨膜60以及阻挡膜进行研磨，直到层间绝缘膜56的表面露出为止。由此，例如由钨构成的导体插件60(参照图22)埋入在接触孔58内。
接着，例如通过溅射法，在埋入有导体插件60的层间绝缘膜56上形成层积膜62。
接着，利用光刻技术，对层积膜62形成图案。由此，形成由层积膜构成的配线(第三金属配线层)62。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜126。
接着，通过TEOSCVD法，形成硅氧化膜128。由硅氧化膜126和硅氧化膜128形成层间绝缘膜130。
接着，利用光刻技术，在层间绝缘膜130中形成到达配线62的接触孔132。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜134。
接着，通过CMP法，对钨膜134以及阻挡膜进行研磨，直到层间绝缘膜130的表面露出为止。由此，例如由钨构成的导体插件(未图示)134埋入在接触孔132内。
接着，例如通过溅射法，在埋入有导体插件134的层间绝缘膜130上形成层积膜136。
接着，利用光刻技术，对层积膜136形成图案。由此，形成由层积膜构成的配线(第四金属配线层)136。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜138。
接着，通过TEOSCVD法，形成硅氧化膜140。由硅氧化膜138和硅氧化膜140形成层间绝缘膜142。
接着，利用光刻技术，在层间绝缘膜142中形成到达配线136的接触孔143。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜146。
接着，通过CMP法，对钨膜146以及阻挡膜进行研磨，直到层间绝缘膜142的表面露出为止。由此，例如由钨构成的导体插件144埋入在接触孔143内。
接着，例如通过溅射法，在埋入有导体插件144的层间绝缘膜142上形成层积膜145。
接着，利用光刻技术，对层积膜145形成图案。由此，形成由层积膜构成的配线(第五金属配线层)145。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜146。
接着，通过等离子体CVD法，形成膜厚为1μm的硅氮化膜148。
由此，制造本实施方式的非易失性半导体存储器件。
[第二实施方式]
利用图23至图25，说明本发明的第二实施方式的非易失性半导体存储器件的写入方法。图23是示出了本实施方式的非易失性半导体存储器件的局部的电路图。图24是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图24中，括弧内的数值表示非被选线的电位。另外，在图24中，F表示浮点值。图25是示出了本实施方式的非易失性半导体存储器件的写入方法的时序图。针对与图1至图22所示的第一实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
本实施方式的非易失性半导体存储器件的结构与上面利用图1叙述的第一实施方式的非易失性半导体存储器件的结构相同。
本实施方式的非易失性半导体存储器件的写入方法的主要特征在于，向非被选位线施加电源电压Vcc(第一电压)，将非被选第二字线的电位设为0V(接地)。
在向存储单元晶体管MT写入信息时，按照图25所示的时序图，将各部的电位设定为如图23及图24所示。此外，在图23中，利用实线圆圈来圈住了需写入信息的存储单元晶体管MT。
首先，将与需选择的存储单元MC连接的位线BL(SELECT)的电位设为0V，即将被选列的位线BL(SELECT)的电位设为0V。另一方面，除了被选位线BL(SELECT)以外的位线BL的电位设为Vcc，即将非被选列的位线BL的电位设为Vcc(第一电位)。此时，所有的第二字线WL2的电位为0V(接地)。
接着，与需选择的存储单元MC连接的第二字线WL2(SELECT)的电位设为Vcc(第一电位)，即将被选行的第二字线WL2(SELECT)的电位设为Vcc(第一电位)。另一方面，使除了被选第二字线WL2(SELECT)以外第二字线WL2的电位保持0V(接地)，即使非被选行的第二字线WL2的电位保持0V(接地)。
接着，将与需选择的存储单元MC连接的第一字线WL1(SELECT)的电位例如设为9V(第三电位)，即将被选行的第一字线WL1(SELECT)的电位例如设为9V(第三电位)。另一方面，将除了被选第一字线WL1(SELECT)以外的第一字线WL1的电位设为0V或浮点值，即将非被选行的第一字线WL1的电位设为0V或浮点值。
接着，将与需选择的存储单元MC连接的源极线SL(SELECT)的电位例如设为5V(第二电位)，即将被选行的源极线SL(SELECT)的电位例如设为5V(第二电位)。另一方面，将除了被选源极线SL(SELECT)以外的源极线SL的电位设为0V或浮点值，即将非被选行的源极线SL的电位设为0V或浮点值。此外，在图23中，之所以将与被选行的源极线SL(SELECT)相邻的其他行的源极线SL的电位设为5V(第二电位)，是因为每2行的源极线SL是共同的。
此外，将阱26的电位始终设为0V(接地)。
若如上所述那样设定各部的电位，则在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电子，从而电子导入至存储单元晶体管MT的浮置栅极30a内。由此，在存储单元晶体管MT的浮置栅极30a上蓄积有电荷，以此使信息写入在存储单元晶体管MT上。
此外，本实施方式的非易失性半导体存储器件的读取方法及删除方法与第一实施方式的非易失性半导体存储器件的读取方法及删除方法相同，所以省略其说明。
在本实施方式中，之所以将非被选位线BL的电位设为Vcc，是出于如下的理由。即，在将非被选位线BL的电位如第一实施方式那样设为浮点值的情况下，可能会将信息误写入至位于与被选行相同的行上的非被选存储单元晶体管MT中。例如，可能会将信息误写入至在图23中标上附图标记B的存储单元晶体管MT中。在本实施方式中，由于将非被选位线BL的电位设为Vcc，所以选择晶体管ST的选择栅极30b的电位和选择晶体管ST的漏极扩散层36c的电位相等。因此，若采用本实施方式，则能够可靠地使选择晶体管ST处于截止状态。因此，若采用本实施方式，则能够防止将信息误写入至位于与被选行相同的行上的非被选存储单元晶体管MT中。
另外，在本实施方式中，之所以将非被选第二字线WL2的电位设为0V(接地)，是因为处于如下理由。即，在将非被选第二字线WL2的电位如第一实施方式那样设为浮点值的情况下，可能会将信息误写入至位于被选行以外的行上的非被选存储单元晶体管MT中。例如，可能会将信息误写入至在图23中标上附图标记A、C的存储单元晶体管MT中。在本实施方式中，由于将非被选第二字线WL2的电位设为0V(接地)，所以选择晶体管ST的选择栅极30b的电位低于选择晶体管ST的漏极扩散层36c的电位。因此，若采用本实施方式，则能够可靠地使选择晶体管ST处于截止状态。因此，若采用本实施方式，则能够防止将信息误写入至位于与被选行不同的行上的非被选存储单元晶体管MT中。
另外，在本实施方式中，之所以按照图25所示的时序图来设定各部的电位，是为了在向第一字线WL1及源极线SL施加电压之前，使非被选存储单元MC的选择晶体管SL处于截止状态。
由此，根据本实施方式，向非被选位线施加电源电压Vcc(第一电压)，并将非被选第二字线的电位设为0V(接地)，所以能够防止将信息误写入至非被选存储单元MC中。
[第三实施方式]
利用图26及图27，说明本发明的第三实施方式的非易失性半导体存储器件的写入方法。图26是示出了本实施方式的非易失性半导体存储器件的局部的电路图。图27是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图27中，括弧内的数值表示非被选线的电位。另外，在图27中，F表示浮点值。图27是示出了本实施方式的非易失性半导体存储器件的写入方法的时序图。针对与图1至图25所示的第一或第二实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
本实施方式的非易失性半导体存储器件的结构与上面利用图1来叙述的第一实施方式的非易失性半导体存储器件的结构相同。
本实施方式的非易失性半导体存储器件的写入方法的主要特征在于，将与需选择的存储单元MC连接的第二字线WL2(SELECT)的电位设为Vcc′，该Vcc′是比非被选位线BL的电位Vcc低的电位。
在向存储单元晶体管MT写入信息时，按照图25所示的时序图，将各部的电位设定为如图26及图27所示。
首先，将与需选择的存储单元MC连接的位线BL(SELECT)的电位设为0V。另一方面，将被选位线BL(SELECT)以外的位线BL的电位设为Vcc(第四电位)。
接着，将与需选择的存储单元MC连接的第二字线WL2(SELECT)的电位设为Vcc′(第一电位)，该Vcc′(第一电位)是比非被选位线BL的电位Vcc(第四电位)低的电位。换言之，将非被选位线BL的电位Vcc(第四电位)设定成比被选第二字线WL2(SELECT)的电位Vcc′(第一电位)高。将被选第二字线WL2(SELECT)的电位Vcc′(第一电位)设定为例如比非被选位线BL的电位Vcc(第四电位)低0.2-0.5V左右的电位。另一方面，将被选第二字线WL2(SELECT)以外的第二字线WL2的电位设为0V(接地)。
接着，将与需选择的存储单元MC连接的第一字线WL1(SELECT)的电位例如设为9V(第三电位)。另一方面，将被选第一字线WL1(SELECT)以外的第一字线W1的电位设为0V或浮点值。
接着，将与需选择的存储单元MC连接的源极线SL(SELECT)的电位例如设为5V(第二电位)。另一方面，将被选源极线SL(SELECT)以外的源极线SL的电位设为0V或浮点值。此外，在图26中，之所以将与被选行相邻的行上的源极线SL设为5V(第二电位)，是因为每2行的源极线SL是共同的。
此外，将阱26的电位始终设为0V(接地)。
在本实施方式中，之所以将与需选择的存储单元MC连接的第二字线WL2(SELECT)的电位Vcc′(第一电位)设为比非被选位线BL的电位Vcc(第四电位)低的电位，是出于如下的理由。即，在将非被选位线BL的电位如第一实施方式那样设为浮点值的情况下，可能会将信息误写入至位于与被选行相同的行上的非被选存储单元晶体管MT中。例如，可能会将信息误写入至在图26中标上附图标记B的存储单元晶体管MT中。在本实施方式中，由于将被选第二字线WL2(SELECT)的电位Vcc′(第一电位)设为比非被选位线BL的电位Vcc(第四电位)低的电位，所以选择晶体管ST的选择栅极30b的电位低于选择晶体管ST的漏极扩散层36c的电位。因此，若采用本实施方式，则能够更加可靠地使选择晶体管ST处于截止状态。因此，若采用本实施方式，则能够更加可靠地防止将信息误写入至位于与被选行相同的行上的非被选存储单元晶体管MT中。
由此，若采用本实施方式，则由于将与需选择的存储单元MC连接的第二字线WL2(SELECT)的电位设为比非被选位线BL的电位Vcc低的电位Vcc′，所以能够更加可靠地防止将信息误写入至位于与被选行相同的行上的非被选存储单元晶体管MT中。
[第四实施方式]
利用图28至图30，说明本发明的第四实施方式的非易失性半导体存储器件的写入方法。图28是示出了本实施方式的非易失性半导体存储器件的局部的电路图。图29是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图29中，括弧内的数值表示非被选线的电位。另外，在图29中，F表示浮点值。图30是示出了控制栅极电压和阈值电压之差以及存储单元晶体管的源极/漏极间电压之间的关系的曲线图。针对与图1至图27所示的第一至第三实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
本实施方式的非易失性半导体存储器件的结构与上面利用图1来叙述的第一实施方式的非易失性半导体存储器件的结构相同。
本实施方式的非易失性半导体存储器件的写入方法的主要特征在于，一边使与需选择的存储单元MC连接的第一字线WL1(SELECT)的电位逐渐上升，一边向与需选择的存储单元MC连接的源极线(SELECT)以脉冲状施加电压，以此向被选择的存储单元MC的存储单元晶体管MT中写入信息。
在向存储单元晶体管MT写入信息时，如图28所示，将与需选择的存储单元MC连接的位线BL(SELECT)的电位设为0V。另一方面，将被选位线BL(SELECT)以外的位线BL的电位设为Vcc(第一电位)。
另外，将与需选择的存储单元MC连接的第二字线WL2(SELECT)的电位设为Vcc(第一电位)。另一方面，将被选第二字线WL2(SELECT)以外的第二字线WL2的电位设为0V(接地)。
另外，如图29所示，向与需选择的存储单元MC连接的第一字线WL1(SELECT)施加逐渐上升的第一电压Vstep。另一方面，将被选第一字线WL1(SELECT)以外的第一字线WL1的电位设为0V或浮点值。
另外，如图29所示，向与需选择的存储单元MC连接的源极线SL(SELECT)以脉冲状施加第二电压。将向源极线SL(SELECT)施加的脉冲状的第二电压例如设为5V。另一方面，将被选源极线SL(SELECT)以外的源极线SL的电位设为0V或浮点值。
此外，将阱26的电位始终设为0V(接地)。
在本实施方式中，之所以一边使向被选行的第一字线WL1(SELECT)施加的第一电压Vstep逐渐上升，一边向被选列的源极线SL(SELECT)以脉冲状施加电压，是因为处于如下的理由。即，在向存储单元晶体管MT的控制栅极34b施加高电压的情况下，在存储单元晶体管MT的源极/漏极之间的电阻变小。那么，在存储单元晶体管MT的源极/漏极之间的电阻变得比选择晶体管ST的源极/漏极之间的电阻小。那么，在选择晶体管的源极/漏极之间施加有大的横向电场，而在存储单元晶体管MT的源极/漏极之间未施加有足够的横向电场。若在存储单元晶体管MT的源极/漏极之间未施加有足够的横向电场，则在存储单元晶体管MT的源极/漏极之间电子未被加速，所以写入速度变慢。在本实施方式中，在写入的初始阶段，向被选行的第一字线WL1(SELECT)施加相对低的电压，所以存储单元晶体管MT的源极/漏极之间的电阻不会变得过小。然后，若向被选列的源极线SL(SELECT)以脉冲状施加电压，则电荷注入至存储单元晶体管MT的浮置栅极30a。然后，若一边使被选行的第一字线WL1(SELECT)的电压逐渐上升，一边向被选列的源极线SL(SELECT)以脉冲状施加电压，则电荷逐渐地注入至存储单元晶体管MT的浮置栅极30a。虽施加在被选行的第一字线WL1(SELECT)上的第一电压Vstep逐渐上升，但蓄积在浮置栅极30a上的电荷也逐渐增加，所以存储单元晶体管MT的源极/漏极之间的电阻不会变得过小。因此，若采用本实施方式，则能够实现将信息写入存储单元晶体管MT中时的写入速度的高速化。
在本实施方式的非易失性半导体存储器件中产生热载子(hot carrier)，并将所产生的热载子注入至存储单元晶体管MT的浮置栅极30a中，以此将信息写入存储单元晶体管MT中。要利用热载子进行写入，就需要超过隧道绝缘膜28a的势垒高度(barrier height)的能量，即需要超过3.2V的能量，所以需要利用存储单元晶体管MT的源极/漏极之间的电位差来将热载子加速到该能量以上。图30是示出了控制栅极电压和阈值电压之差以及存储单元晶体管的源极/漏极间电压之间的关系的曲线图。此外，图30是通过模拟(simulation)来求出的曲线图。作为进行模拟的条件，将施加至选择晶体管ST的选择栅极30b上的电压设为1.5V，将施加至源极线上的电压设为5V。从图30可知，在存储单元晶体管MT的控制栅极34a的电压和存储单元晶体管MT的阈值电压之差为2.5V以下的情况下，存储单元晶体管MT的源极/漏极之间的电压为3.2V以上。另一方面，从使大的电流在存储单元晶体管MT的沟道中流通以加快写入速度的观点上看，优先将存储单元晶体管MT的控制栅极34a的电压设定为尽量高于存储单元晶体管MT的阈值电压。因此，优先使施加至存储单元晶体管MT的控制栅极34a上的第一电压Vstep逐渐上升，使得存储单元晶体管MT的控制栅极34a的电压相对存储单元晶体管MT的阈值电压始终高出2.5V。换言之，优先使施加至被选行的第一字线WL1(SELECT)上的第一电压Vstep逐渐上升，使得存储单元晶体管MT的控制栅极34a的电压相对存储单元晶体管MT的阈值电压始终高出2.5V。
此外，在此，举例说明了使向被选行的第一字线WL1(SELECT)施加的第一电压Vstep逐渐上升，使得向被选行的第一字线WL1(SELECT)施加的电压相对存储单元晶体管MT的阈值电压始终高出2.5V的情形，但向被选行的第一字线WL1(SELECT)上施加的第一电压Vstep和存储单元晶体管MT的阈值电压之差并不仅限定于此。也可以使向被选行的第一字线WL1(SELECT)上施加的第一电压Vstep逐渐上升，使得向被选行的第一字线WL1(SELECT)上施加的第一电压Vstep相对存储单元晶体管MT的阈值电压高出2～3V。
[第五实施方式]
利用图31及图32，说明本发明的第五实施方式的非易失性半导体存储器件及其读取方法、写入方法及删除方法。图31是示出了本实施方式的非易失性半导体存储器件的电路图。针对与图1至图30所示的第一至第四实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
(非易失性半导体存储器件)
首先，利用图31来说明本实施方式的非易失性半导体存储器件。
本实施方式的非易失性半导体存储器件的主要特征在于，位线BL经由第一保护晶体管150连接至列译码器12，第二字线WL2经由第二保护晶体管152连接至第二行译码器16，而且，在删除已写入存储单元阵列10中的信息时，列译码器12与位线BL电性断开，第二行译码器16与第二字线WL2电性断开。
如图31所示，各位线BL经由第一保护晶体管150连接至列译码器12。换言之，第一保护晶体管150的源极/漏极的一方连接至位线BL上，第一保护晶体管150的源极/漏极的另一方连接至列译码器12。
各个第一保护晶体管150的栅极经由第一控制线CL1连接至控制电路154上。各个第一保护晶体管150受控制电路154的控制。
第一保护晶体管150的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相同。之所以将第一保护晶体管150的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分确保第一保护晶体管150的耐电压。
此外，在此，举例说明了将第一保护晶体管150的栅极绝缘膜(未图示)的膜厚设定为与选择晶体管SL的栅极绝缘膜28b的膜厚相等的情形，但也可以将第一保护晶体管150的栅极绝缘膜的膜厚设定为与高压晶体管的栅极绝缘膜的膜厚相等。根据使用电压，可以适当地设定第一保护晶体管150的栅极绝缘膜的膜厚。
另外，各个第二字线WL2经由第二保护晶体管152连接至第二行译码器16上。换言之，第二保护晶体管152的源极/漏极的一方连接至第二字线WL2上，第二保护晶体管152的源极/漏极的另一方连接至第二行译码器16。
各个第二保护晶体管152的栅极经由连接至第二控制线CL2连接至控制电路154上。各个第二保护晶体管152受控制电路154的控制。
第二保护晶体管152的栅极绝缘膜(未图示)的膜厚，设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将第二保护晶体管152的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分确保第二保护晶体管152的耐电压。
此外，在此，举例说明了将第二保护晶体管152的栅极绝缘膜(未图示)的膜厚设定为与选择晶体管SL的栅极绝缘膜28b的膜厚相等的情形，但也可以将第二保护晶体管152的栅极绝缘膜的膜厚设定为与高压晶体管的栅极绝缘膜的膜厚相等。根据使用电压，可以适当地设定第二保护晶体管152的栅极绝缘膜的膜厚。
由此，构成本实施方式的非易失性半导体存储器件。
此外，在此，如图31所示，举例说明了各个行上的存储单元晶体管MT分别连接至设置在各个行上的源极线SL的情形，但如下面利用图65来具体叙述的第十一实施方式的非易失性半导体存储器件那样，也可以利用共同的源极线SL将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起。若利用共同的源极线SL将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起，则能够使存储单元阵列区域2的面积变小，从而能够实现非易失性半导体存储器件的小型化。另外，能够减少需通过第三行译码器18来控制的源极线SL的根数，所以能够简化第三行译码器18。
(非易失性半导体存储器件的工作)
接着，利用图32来说明本实施方式的非易失性半导体存储器件的工作。图32是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图32中，括弧内的数值表示非被选线的电位。另外，在图32中，F表示浮点值。
(读取方法)
首先，利用图32来说明本实施方式的非易失性半导体存储器件的读取方法。
在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，将第一控制线CL1的电位设为5V，将第二控制线CL2的电位设为5V。即，在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，使第一保护晶体管150及第二保护晶体管152处于导通状态。另外，位线BL的电位、源极线SL的电位、第一字线WL1的电位、第二字线WL2的电位以及阱26的电位，与在第一实施方式的非易失性半导体存储器件的读取方法中的各部的电位相同。
由于第一保护晶体管150及第二保护晶体管152处于导通状态，所以位线BL与第一实施方式的非易失性半导体存储器件同样地电连接至列译码器12上，第二字线WL2与第一实施方式的非易失性半导体存储器件同样地电连接至第二行译码器16上。因此，本实施方式的非易失性半导体存储器件通过与第一实施方式的非易失性半导体存储器件的读取方法同样的方法，能够读取已写入存储单元晶体管MT中的信息。
(写入方法)
接着，利用图32来说明本实施方式的非易失性半导体存储器件的写入方法。
在本实施方式中，在向存储单元晶体管MT写入信息时，将第一控制线CL1的电位设为5V，将第二控制线CL2的电位设为5V。即，在本实施方式中，在向存储单元晶体管MT写入信息时，使第一保护晶体管150及第二保护晶体管152处于导通状态。另外，位线BL的电位、源极线SL的电位、第一字线WL1的电位、第二字线WL2的电位以及阱26的电位，与在第二实施方式的非易失性半导体存储器件的写入方法中的各部的电位相同。
由于第一保护晶体管150及第二保护晶体管152处于导通状态，所以位线BL与第二实施方式的非易失性半导体存储器件同样地电连接至列译码器12上，第二字线WL2与第二实施方式的非易失性半导体存储器件同样地电连接至第二行译码器16上。因此，本实施方式的非易失性半导体存储器件通过与第二实施方式的非易失性半导体存储器件的写入方法同样的方法，能够将信息写入存储单元晶体管MT中。
(删除方法)
接着，利用图32来说明本实施方式的非易失性半导体存储器件的删除方法。
在删除已写入存储单元阵列10中的信息时，将第一控制线CL1的电位设为0V，将第二控制线CL2的电位设为0V。即，在本实施方式中，在删除已写入存储单元晶体管MT中的信息时，使第一保护晶体管150及第二保护晶体管152处于截止状态。另外，位线BL的电位、源极线SL的电位、第一字线WL1的电位、第二字线WL2的电位以及阱26的电位，与在第一实施方式的非易失性半导体存储器件的删除方法中的各部的电位相同。
在删除已写入存储单元阵列10中的信息时，向第一字线WL1和阱26施加高电压。由于列译码器12及第二行译码器16由低电压电路构成，所以若在列译码器12、第二行译码器16电连接至存储单元阵列10的状态下删除了存储单元阵列10的信息，则可能会使列译码器12、第二行译码器16遭到破坏。在本实施方式中，在删除已写入存储单元阵列10中的信息时，使第一保护晶体管150及第二保护晶体管152处于截止状态，所以位线BL与列译码器12电性断开，第二字线WL2与第二行译码器16电性断开。即，在本实施方式中，在删除已写入存储单元阵列10中的信息时，由低电压电路构成的列译码器12及第二行译码器16与存储单元阵列10电性断开。因此，若根据本实施方式，则能够防止耐电压低的列译码器12及第二行译码器16在删除已写入存储单元阵列10中的信息时遭到破坏。
由此，根据本实施方式，位线BL经由第一保护晶体管150连接至列译码器12，第二字线WL2经由第二保护晶体管152连接至第二行译码器16，而且，在删除已写入存储单元阵列10中的信息时，列译码器12与位线BL电性断开，第二行译码器16与第二字线WL2电性断开。因此，因此，若采用本实施方式，则能够防止耐电压低的列译码器12及第二行译码器16在删除已写入存储单元阵列10中的信息时遭到破坏。
[第六实施方式]
利用图33及图34，说明本发明的第六实施方式的非易失性半导体存储器件及其读取方法、写入方法及删除方法。图33是示出了本实施方式的非易失性半导体存储器件的电路图。针对与图1至图32所示的第一至第五实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
(非易失性半导体存储器件)
首先，利用图33来说明本实施方式的非易失性半导体存储器件。
本实施方式的非易失性半导体存储器件的主要特征在于，第二字线WL2不仅连接至第二行译码器16，而且还连接至由高电压电路构成的第四行译码器，在向存储单元晶体管MT写入信息时，第二行译码器16与第二字线WL2电性断开，通过第四行译码器156向第二字线WL2施加电压。
如图33所示，各个位线BL经由第一保护晶体管150连接至行译码器12。换言之，第一保护晶体管150的源极/漏极的一方连接至位线BL上，第一保护晶体管150的源极/漏极的另一方连接至列译码器12上。
各个第一保护晶体管150的栅极经由第一控制线CL1连接至控制电路154上。各个第一保护晶体管150受控制电路154的控制。
第一保护晶体管150的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将第一保护晶体管150的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分地确保第一保护晶体管150的耐电压。
此外，在此，举例说明了将第一保护晶体管150的栅极绝缘膜(未图示)的膜厚设定为与选择晶体管SL的栅极绝缘膜28b的膜厚相等的情形，但也可以将第一保护晶体管150的栅极绝缘膜的膜厚设定为与高压晶体管的栅极绝缘膜的膜厚相等。根据使用电压，可以适当地设定第一保护晶体管150的栅极绝缘膜的膜厚。
另外，各个第二字线WL2经由第二保护晶体管152连接至第二行译码器16。换言之，第二保护晶体管152的源极/漏极的一方连接至第二字线WL2上，第二保护晶体管152的源极/漏极的另一方连接至第二行译码器16。
各个第二保护晶体管152的栅极经由第二控制线CL2连接至控制电路154。各个第二保护晶体管152受控制电路154的控制。
第二保护晶体管152的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将第一保护晶体管152的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分确保第一保护晶体管152的耐电压。
此外，在此，举例说明了将第二保护晶体管152的栅极绝缘膜(未图示)的膜厚设定为与选择晶体管SL的栅极绝缘膜28b的膜厚相等的情形，但也可以将第二保护晶体管152的栅极绝缘膜的膜厚设定为与高压晶体管的栅极绝缘膜的膜厚相等。根据使用电压，可以适当地设定第二保护晶体管152的栅极绝缘膜的膜厚。
另外，各个第二字线WL2还连接至第四行译码器156。
第四行译码器156用于控制多个第二字线WL2的电位。第四行译码器156由高电压电路(高压电路)构成。
在本实施方式中，之所以第四行译码器156采用高电压电路，是为了在向存储单元晶体管MT写入信息时向第二字线WL2施加高电压。
由此，构成本实施方式的非易失性半导体存储器件。
此外，在此，如图33所示，举例说明了各个行的存储单元晶体管MT分别连接至设置在各个行上的源极线SL的情形，但如后面利用图65来具体说明的第十一实施方式的非易失性半导体存储器件那样，也可以利用共同的源极线SL来将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起。若利用共同的源极线SL来将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起，则能够使存储单元阵列区域2的面积变小，从而能够实现非易失性半导体存储器件的小型化。另外，由于能够减少需通过第三行译码器18来控制的源极线SL的根数，所以能够简化第三行译码器18。
(非易失性半导体存储器件的工作)
接着，利用图34来说明本实施方式的非易失性半导体存储器件的工作。图34是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图34中，括弧内的数值表示非被选线的电位。另外，在图34中，F表示浮点值。
(读取方法)
首先，利用图34来说明本实施方式的非易失性半导体存储器件的读取方法。
在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，将第一控制线CL1的电位设为5V，将第二控制线CL2的电位设为5V。即，在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，使第一保护晶体管150及第二保护晶体管152处于导通状态。另外，位线BL的电位、源极线SL的电位、第一字线WL1的电位、第二字线WL2的电位以及阱26的电位，与在第一实施方式的非易失性半导体存储器件的读取方法中的各部的电位相同。
由于第一保护晶体管150及第二保护晶体管152处于导通状态，所以位线BL与第一实施方式的非易失性半导体存储器件同样地电连接至列译码器12，第二字线WL2与第一实施方式的非易失性半导体存储器件同样地电连接至第二行译码器16。因此，本实施方式的非易失性半导体存储器件通过与第一实施方式的非易失性半导体存储器件的读取方法同样的方法，能够读取已写入存储单元晶体管MT中的信息。
(写入方法)
接着，利用图34来说明本实施方式的非易失性半导体存储器件的写入方法。
在向存储单元晶体管MT写入信息时，将各部的电位设定如下。即，将与需选择的存储单元MC连接的位线BL的电位设为0V。另一方面，将被选位线BL以外的位线BL的电位设为浮点值。另外，将与需选择的存储单元MC连接的源极线SL的电位例如设为5V(第二电位)。另一方面，将被选源极线SL以外的源极线SL的电位设为0V或浮点值。另外，将与需选择的存储单元MC连接的第一字线WL1的电位例如设为9V(第三电位)。另一方面，将被选第一字线WL1以外的第一字线W1的电位设为0V或浮点值。另外，将与需选择的存储单元MC连接的第二字线WL2的电位例如设为4V(第一电位)。另一方面，将被选第二字线WL2以外的第二字线WL2的电位设为0V(接地)。将第一控制线CL1的电位例如设为5V。将第二控制线CL2的电位例如设为5V。即，在本实施方式中，在向存储单元晶体管MT写入信息时，使第一保护晶体管150处于导通状态，使第二保护晶体管152处于截止状态。将阱26的电位均都设为0V。
在本实施方式中，由于利用由高电压电路构成的第四行译码器156来向第二字线WL2施加电压，所以能够向选择晶体管ST的选择栅极30b施加相对高的电压。因此，若采用本实施方式，则能够使在选择晶体管ST的沟道中流通的电流增大，从而能够加快写入速度。另一方面，在向存储单元晶体管MT写入信息时，由于使第二保护晶体管152处于截止状态，所以由低电压电路构成的第二行译码器16与第二字线WL2电性断开。因此，若采用本实施方式，则能够防止由低电压电路构成的第二行译码器16在向存储单元晶体管MT写入信息时遭到破坏。
(删除方法)
首先，利用图34来说明本实施方式的非易失性半导体存储器件的删除方法。
在本实施方式中，在删除已写入存储单元阵列10中的信息时，将各部的电位设为与在第五实施方式的非易失性半导体存储器件的删除方法中的各部的电位相同。
因此，本实施方式的非易失性半导体存储器件通过与第五实施方式的非易失性半导体存储器件的删除方法同样的方法，能够删除已写入存储单元晶体管MT中的信息。
由此，根据本实施方式，第二字线WL2不仅连接至第二行译码器16，而且还连接至由高电压电路构成的第四行译码器，在向存储单元晶体管MT写入信息时，第二行译码器16与第二字线WL2电性断开，利用第四行译码器向第二字线WL2施加电压。因此，若采用本实施方式，则在向存储单元晶体管MT写入信息时，能够向选择晶体管ST的沟道施加高电压，从而能够使在选择晶体管ST流通的电流增大，因此能够加快写入速度。另外，在向存储单元晶体管MT写入信息时，由于第二行译码器16与第二字线WL2电性断开，所以能够防止由低电压电路构成的第二行译码器16遭到破坏。
[第七实施方式]
利用图35以图36，说明本发明的第七实施方式的非易失性半导体存储器件及其读取方法、写入方法及删除方法。图35是示出了本实施方式的非易失性半导体存储器件的电路图。针对与图1至图34所示的第一至第六实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
(非易失性半导体存储器件)
首先，利用图35来说明本实施方式的非易失性半导体存储器件。
本实施方式的非易失性半导体存储器件的主要特征在于，在第二字线WL2和源极线SL之间设置有旁路晶体管158，在向存储单元晶体管MT写入信息时，第二行译码器16与第二字线WL2电性断开，利用旁路晶体管158将源极线SL和第二字线WL2电连接在一起，利用第三行译码器18向第二字线WL2施加电压。
如图35所示，各个位线BL经由第一保护晶体管150连接至列译码器12。换言之，第一保护晶体管150的源极/漏极的一方连接至位线BL上，第一保护晶体管150的源极/漏极的另一方连接至列译码器12上。
各个第一保护晶体管150的栅极经由第一控制线CL1连接至第一控制电路154上。各个第一保护晶体管150受第一控制电路154的控制。
第一保护晶体管150的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将第一保护晶体管150的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分确保第一保护晶体管150的耐电压。
此外，在此，举例说明了将第一保护晶体管150的栅极绝缘膜(未图示)的膜厚设定为与选择晶体管SL的栅极绝缘膜28b的膜厚相等的情形，但也可以将第一保护晶体管150的栅极绝缘膜的膜厚设定为与高压晶体管的栅极绝缘膜的膜厚相等。根据使用电压，可以适当地设定第一保护晶体管150的栅极绝缘膜的膜厚。
另外，各个第二字线WL2经由第二保护晶体管152连接至第二行译码器16。换言之，第二保护晶体管152的源极/漏极的一方连接至第二字线WL2上，第二保护晶体管152的源极/漏极的另一方连接至第二行译码器16上。
各个第二保护晶体管152的栅极经由第二控制线CL2连接至第二控制电路154上。各个第二保护晶体管152受第二控制电路154的控制。
第二保护晶体管152的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将第一保护晶体管152的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分确保第一保护晶体管152的耐电压。
此外，在此，举例说明了将第二保护晶体管152的栅极绝缘膜(未图示)的膜厚设定为与选择晶体管SL的栅极绝缘膜28b的膜厚相等的情形，但也可以将第二保护晶体管152的栅极绝缘膜的膜厚设定为与高压晶体管的栅极绝缘膜的膜厚相等。根据使用电压，可以适当地设定第二保护晶体管152的栅极绝缘膜的膜厚。
在第二字线WL2和源极线SL之间分别设置有旁路晶体管158。换言之，旁路晶体管158的源极/漏极的一方连接至第二字线WL2上，旁路晶体管158的源极/漏极的另一方连接至源极线SL上。
各个旁路晶体管158的栅极经由第三控制线CL3连接至第二控制电路160上。各个旁路晶体管158受第三控制电路160的控制。
旁路晶体管158的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将旁路晶体管158的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分地确保旁路晶体管158的耐电压。
此外，在此，举例说明了将旁路晶体管158的栅极绝缘膜(未图示)的膜厚设定为与选择晶体管SL的栅极绝缘膜28b的膜厚相等的情形，但也可以将旁路晶体管158的栅极绝缘膜的膜厚设定为与高压晶体管的栅极绝缘膜的膜厚相等。根据使用电压，可以适当地设定旁路晶体管158的栅极绝缘膜的膜厚。
在本实施方式中，之所以使第二字线WL2经由旁路晶体管158连接至第三行译码器18，是为了在向存储单元晶体管MT写入信息时向第二字线WL2施加高电压。
由此，构成本实施方式的非易失性半导体存储器件。
此外，在此，如图35所示，举例说明了各个行的存储单元晶体管MT分别连接至设置在各个行上的源极线SL的情形，但如后面利用图65来具体叙述的第十一实施方式的非易失性半导体存储器件那样，也可以利用共同的源极线SL来将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起。若利用共同的源极线SL来将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起，则能够使存储单元阵列区域2的面积变小，能够实现非易失性半导体存储器件的小型化。另外，由于能够减少需通过第三行译码器18来控制的源极线SL的根数，所以能够简化第三行译码器18。
(非易失性半导体存储器件的工作)
接着，利用图36来说明本实施方式的非易失性半导体存储器件的工作。图36是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图36中，括弧内的数值表示非被选线的电位。另外，在图36中，F表示浮点值。
(读取方法)
首先，利用图36来说明本实施方式的非易失性半导体存储器件的读取方法。
在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，将第一控制线CL1的电位设为5V、将第二控制线CL2的电位设为5V。即，在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，使第一保护晶体管150及第二保护晶体管152处于导通状态。另外，在读取已写入存储单元晶体管MT中的信息时，将第三控制线CL3的电位设为0V。即，在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，使旁路晶体管158处于截止状态。另外，位线BL的电位、源极线SL的电位、第一字线WL1的电位、第二字线WL2的电位以及阱26的电位，与在第一实施方式的非易失性半导体存储器件的读取方法中的各部的电位相同。
由于第一保护晶体管150及第二保护晶体管152处于导通状态，所以位线BL与第一实施方式的非易失性半导体存储器件同样地电连接至列译码器12，第二字线WL2与第一实施方式的非易失性半导体存储器件同样地电连接至第二行译码器16。另外，由于旁路晶体管158处于截止状态，所以第二字线WL2与第一实施方式的非易失性半导体存储器件同样地从源极线SL电性断开。因此，本实施方式的非易失性半导体存储器件通过与第一实施方式的非易失性半导体存储器件的读取方法同样的方法，能够读取已写入存储单元晶体管MT中的信息。
(写入方法)
接着，利用图36来说明本实施方式的非易失性半导体存储器件的写入方法。
在向存储单元晶体管MT写入信息时，将各部的电位设定如下。
即，将与需选择的存储单元MC连接的位线BL的电位设为0V。另一方面，将被选位线BL以外的位线BL的电位设为浮点值。
另外，将与需选择的存储单元MC连接的源极线SL的电位例如设为5V(第一电位)。另一方面，将被选源极线SL以外的源极线SL的电位设为0V或浮点值。
另外，将与需选择的存储单元MC连接的第一字线WL1的电位例如设为9V(第二电位)。另一方面，将被选第一字线WL1以外的第一字线W1的电位设为0V或浮点值。
另外，通过使旁路晶体管158处于导通状态，使源极线SL和第二字线WL2电连接在一起。由此，使与需选择的存储单元MC连接的第二字线WL2的电位变得与源极线SL的电位相等。在此，由于将被选源极线SL的电位例如设为5V(第一电位)，所以被选第二字线WL2的电位也例如为5V(第一电位)。另一方面，除了被选第二字线WL2以外的第二字线WL2的电位为0V(接地)。
另外，将第一控制线CL1的电位例如设为5V。另外，将第二控制线CL2的电位例如设为0V。即，在本实施方式中，在向存储单元晶体管MT写入信息时，使第一保护晶体管150处于导通状态，使第二保护晶体管152处于截止状态。
另外，将第三控制线CL3的电位例如设为6V(第三电位)。将第三控制线CL3的电位(第三电位)设为比被选源极线SL的电位即第一电位更高的电位。之所以将第三控制线CL3的电位(第三电位)设定成比被选源极线SL的电位(第一电位)更高，是为了可靠地使第二字线WL2的电位和源极线SL的电位相等。
将阱26的电位均都设为0V。
在本实施方式中，在向存储单元晶体管MT写入信息时，由于利用由高电压电路构成的第三行译码器18来向第二字线WL2施加电压，所以能够向选择晶体管ST的选择栅极30b施加相对高的电压。因此，若采用本实施方式，则能够使在选择晶体管ST的沟道流通的电流增大，从而能够加快写入速度。另外，在向存储单元晶体管MT写入信息时，由于第二保护晶体管152处于截止状态，所以由低电压电路构成的第二行译码器16与第二字线WL2电性断开。因此，若采用本实施方式，则能够防止由低电压电路构成的第二行译码器16在向存储单元晶体管MT写入信息时遭到破坏。
(删除方法)
首先，利用图36来说明本实施方式的非易失性半导体存储器件的删除方法。
在本实施方式中，在删除已写入存储单元阵列10中的信息时，将第一控制线CL1的电位设为0V，将第二控制线CL2的电位设为0V。即，在本实施方式中，在删除已写入存储单元阵列10中的信息时，使第一保护晶体管150及第二保护晶体管152处于截止状态。另外，在删除已写入存储单元阵列10中的信息时，将第三控制线CL3的电位设为0V。即，在本实施方式中，在删除已写入存储单元阵列10中的信息时，使旁路晶体管158处于截止状态。另外，位线BL的电位、源极线SL的电位、第一字线WL1的电位、第二字线WL2的电位以及阱26的电位，与在第一实施方式的非易失性半导体存储器件的删除方法中的各部的电位相同。
由于第一保护晶体管150及第二保护晶体管152处于截止状态，所以位线BL与第五实施方式同样地从列译码器12电性断开，第二字线WL2与第五实施方式的非易失性半导体存储器件同样地从第二行译码器16电性断开。因此，本实施方式的非易失性半导体存储器件通过与第五实施方式的非易失性半导体存储器件的删除方法同样的方法，能够删除已写入存储单元阵列10中的信息。
[第八实施方式]
利用图37及图38，说明本发明的第八实施方式的非易失性半导体存储器件及其读取方法、写入方法及删除方法。图37是示出了本实施方式的非易失性半导体存储器件的电路图。针对与图1至图36所示的第一至第七实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
(非易失性半导体存储器件)
首先，利用图37来说明本实施方式的非易失性半导体存储器件。
本实施方式的非易失性半导体存储器件的主要特征在于，在第一字线WL1和第二字线WL2之间设置有旁路晶体管158，在向存储单元晶体管MT写入信息时，使第二行译码器16与第二字线WL2电性断开，利用旁路晶体管158将第一字线WL1和第二字线WL2电连接在一起，利用第一行译码器(电压施加电路)14向第一字线WL1及第二字线WL2施加电压。
如图37所示，各个位线BL经由第一保护晶体管150连接至列译码器12。换言之，第一保护晶体管150的源极/漏极的一方连接至位线BL上，第一保护晶体管150的源极/漏极的另一方连接至列译码器12上。
各个第一保护晶体管150的栅极经由第一控制线CL1连接至第一控制电路154上。各个第一保护晶体管150受第一控制电路154的控制。
第一保护晶体管150的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将第一保护晶体管150的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分地确保第一保护晶体管150的耐电压。
此外，在此，举例说明了将第一保护晶体管150的栅极绝缘膜(未图示)的膜厚设定为与选择晶体管SL的栅极绝缘膜28b的膜厚相等的情形，但也可以将第一保护晶体管150的栅极绝缘膜的膜厚设定为与高压晶体管的栅极绝缘膜的膜厚相等。根据使用电压，可以适当地设定第一保护晶体管150的栅极绝缘膜的膜厚。
另外，各个第二字线WL2经由第二保护晶体管152连接至第二行译码器16。换言之，第二保护晶体管152的源极/漏极的一方连接至第二字线WL2上，第二保护晶体管152的源极/漏极的另一方连接至第二行译码器16上。
各个第二保护晶体管152的栅极经由第二控制线CL2连接至第二控制电路154上。各个第二保护晶体管152受第二控制电路154的控制。
第二保护晶体管152的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将第一保护晶体管152的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分确保第一保护晶体管152的耐电压。
此外，在此，举例说明了将第二保护晶体管152的栅极绝缘膜(未图示)的膜厚设定为与选择晶体管SL的栅极绝缘膜28b的膜厚相等的情形，但也可以将第二保护晶体管152的栅极绝缘膜的膜厚设定为与高压晶体管的栅极绝缘膜的膜厚相等。根据使用电压，可以适当地设定第二保护晶体管152的栅极绝缘膜的膜厚。
在第一字线WL1和第二字线WL2之间分别设定有旁路晶体管158。换言之，旁路晶体管158的源极/漏极的一方连接至第一字线WL1上，旁路晶体管158的源极/漏极的另一方连接至第二字线WL2上。
各个旁路晶体管158的栅极经由第三控制线CL3连接至第二控制电路160上。各个旁路晶体管158受第二控制电路160的控制。
旁路晶体管158的栅极绝缘膜(未图示)的膜厚设定成与选择晶体管SL的栅极绝缘膜28b的膜厚相等。之所以将旁路晶体管158的栅极绝缘膜的膜厚与选择晶体管SL的栅极绝缘膜28b的膜厚同样地设定为相对厚，是为了充分地确保旁路晶体管158的耐电压。
此外，在此，举例说明了将旁路晶体管158的栅极绝缘膜(未图示)的膜厚设定为与选择晶体管SL的栅极绝缘膜28b的膜厚相等的情形，但也可以将旁路晶体管158的栅极绝缘膜的膜厚设定为与高压晶体管的栅极绝缘膜的膜厚相等。根据使用电压，可以适当地设定旁路晶体管158的栅极绝缘膜的膜厚。
在本实施方式中，之所以将第一字线WL1经由旁路晶体管158连接至第二字线WL2，是为了在向存储单元晶体管MT写入信息时向第二字线WL2施加高电压。
由此，构成本实施方式的非易失性半导体存储器件。
此外，在此，如图37所示，举例说明了各个行的存储单元晶体管MT分别连接至设置在各个行上的源极线SL的情形，但如后面利用图65来具体叙述的第十一实施方式的非易失性半导体存储器件那样，也可以利用共同的源极线SL来将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起。若利用共同的源极线SL来将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起，则能够使存储单元阵列区域2的面积变小，从而能够实现非易失性半导体存储器件的小型化。另外，由于能够减少需通过第三行译码器18来控制的源极线SL的根数，所以能够简化第三行译码器18。
(非易失性半导体存储器件的工作)
接着，利用图38来说明本实施方式的非易失性半导体存储器件的工作。图38是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图38中，括弧内的数值表示非被选线的电位。另外，在图38中，F表示浮点值。
(读取方法)
首先，利用图38来说明本实施方式的非易失性半导体存储器件的读取方法。
在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，将第一控制线CL1的电位设为5V，将第二控制线CL2的电位设为5V。即，在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，使第一保护晶体管150及第二保护晶体管152处于导通状态。
另外，在读取已写入存储单元晶体管MT中的信息时，将第三控制线CL3的电位设为0V。即，在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，使旁路晶体管158处于截止状态。
另外，位线BL的电位、源极线SL的电位、第一字线WL1的电位、第二字线WL2的电位以及阱26的电位，与在第一实施方式的非易失性半导体存储器件的读取方法中的各部的电位相同。
由于第一保护晶体管150及第二保护晶体管152处于导通状态，所以位线BL与第一实施方式的非易失性半导体存储器件同样地电连接至列译码器12，第二字线WL2与第一实施方式的非易失性半导体存储器件同样地电连接至第二行译码器16。另外，由于旁路晶体管158处于截止状态，所以第二字线WL2与第一实施方式的非易失性半导体存储器件同样地从源极线SL电性断开。因此，本实施方式的非易失性半导体存储器件通过与第一实施方式的非易失性半导体存储器件的读取方法同样的方法，能够读取已写入存储单元晶体管MT中的信息。
(写入方法)
接着，利用图38来说明本实施方式的非易失性半导体存储器件的写入方法。
在向存储单元晶体管MT写入信息时，将各部的电位设定如下。
即，将与需选择的存储单元MC连接的位线BL的电位设为0V。另一方面，将被选位线BL以外的位线BL的电位设为浮点值。
另外，将与需选择的存储单元MC连接的源极线SL的电位例如设为5V(第一电位)。另一方面，将被选源极线SL以外的源极线SL的电位设为0V或浮点值。
另外，将与需选择的存储单元MC连接的第一字线WL1的电位例如设为9V(第二电位)。另一方面，将被选第一字线WL1以外的第一字线WL1的电位设为0V。
另外，通过使旁路晶体管158处于导通状态，将第一字线WL1和第二字线WL2电连接在一起。由此，与需选择的存储单元MC连接的第二字线WL2的电位变得与第一字线WL1的电位相等。在此，由于将被选择的字线WL1的电位例如设为9V(第二电位)，所以被选第二字线WL2的电位例如也变为9V(第二电位)。另外，被选第二字线WL2以外的第二字线WL2的电位为0V(接地)。
另外，将第一控制线CL1的电位例如设为5V。另外，将第二控制线CL2的电位例如设为0V。即，在本实施方式中，在向存储单元晶体管MT写入信息时，使第一保护晶体管150处于导通状态，使第二保护晶体管152处于截止状态。
另外，将第三控制线CL3的电位例如设为10V(第三电位)。将第三控制线CL3的电位(第三电位)设为比被选第一字线WL1及第二字线WL2的电位即第二电位高的电位。之所以将第三控制线CL3的电位(第三电位)设定为比被选第一字线WL1及第二字线WL2的电位(第二电位)高，是为了使旁路晶体管158处于导通状态。
将阱26的电位均都设为0V。
在本实施方式中，在向存储单元晶体管MT写入信息时，由于利用由高电压电路构成的第一行译码器14来向第一字线WL1及第二字线WL2施加电压，所以能够向选择晶体管ST的选择栅极30b施加相对高的电压。因此，若采用本实施方式，则能够使在选择晶体管ST的沟道流通的电流增大，从而能够加快写入速度。另外，在向存储单元晶体管MT写入信息时，由于使第二保护晶体管152处于截止状态，所以由低电压电路构成的第二行译码器16可与第二字线WL2电性断开。因此，若采用本实施方式，则能够防止由低电压电路构成的第二行译码器16在向存储单元晶体管MT写入信息时遭到破坏。
(删除方法)
首先，利用图38来说明本实施方式的非易失性半导体存储器件的删除方法。
在本实施方式中，在删除已写入存储单元阵列10中的信息时，将第一控制线CL1的电位设为0V，将第二控制线CL2的电位设为0V。即，在本实施方式中，在删除已写入存储单元阵列10中的信息时，使第一保护晶体管150及第二保护晶体管152处于截止状态。另外，在删除已写入存储单元阵列10中的信息时，将第三控制线CL3的电位设为0V。即，在本实施方式中，在删除已写入存储单元阵列10中的信息时，使旁路晶体管158处于截止状态。另外，位线BL的电位、源极线SL的电位、第一字线WL1的电位、第二字线WL2的电位以及阱26的电位，与在第一实施方式的非易失性半导体存储器件的删除方法中的各部的电位相同。
由于第一保护晶体管150及第二保护晶体管152处于截止状态，所以位线BL与第五实施方式同样地从列译码器12电性断开，第二字线WL2与第五实施方式的非易失性半导体存储器件同样地从第二行译码器16电性断开。因此，本实施方式的非易失性半导体存储器件通过与第五实施方式的非易失性半导体存储器件的删除方法同样的方法，能够删除已写入存储单元阵列10中的信息。
[第九实施方式]
利用图39及图40来说明本发明的第九实施方式的非易失性半导体存储器件及其写入方法。图39是示出了本实施方式的非易失性半导体存储器件的剖面图。图40是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图40中，括弧内的数值表示非被选线的电位。另外，图40中，F表示浮点值。针对与图1至图38所示的第一至第八实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
(非易失性半导体存储器件)
首先，利用图39来说明本实施方式的非易失性半导体存储器件及其读取方法。
本实施方式的非易失性半导体存储器件的主要特征在于，向形成有N型源极扩散层36a的区域导入了P型掺杂杂质，由此形成有P型杂质扩散层35。
如图39所示，向包含了形成有N型源极扩散层36a的区域的区域中，导入了P型掺杂杂质。由此，在包含了形成有N型源极扩散层36a的区域的区域中，形成有P型杂质扩散层35。
在本实施方式中，之所以在包含了形成有N型源极扩散层36a的区域的区域中形成P型杂质扩散层35，是出于如下的理由。
即，若在包含了形成有N型源极扩散层36a的区域的区域中形成P型杂质扩散层35，则从N型源极扩散层36a起的耗尽层的扩散得以抑制。若从N型源极扩散层36a起的耗尽层的扩散得以抑制，则在N型源极扩散层36a的附近电场强度变强，从而能够使载流子在N型源极扩散层36a的附近急剧加速。在本实施方式中，由于能够使载流子急剧加速，所以能够提高向存储单元晶体管MT写入信息的写入速度。
此外，由于在形成有选择晶体管ST的源极/漏极扩散层36b、36c的区域中未导入P型掺杂杂质，所以选择晶体管ST不会受到P型掺杂杂质的影响。因此，选择晶体管ST的阈值电压不会变高，而且能够使选择晶体管ST高速工作。
(读取方法)
本实施方式的非易失性半导体存储器件的读取方法的主要特征在于，向第一字线WL1施加比逻辑电路的电源电压Vcc更高的电压Vr。
在本实施方式中，由于在存储单元晶体管MT的包含N型源极扩散层36a的区域形成有P型杂质扩散层35，所以存储单元晶体管MT的阈值电压相对高。因此，在向第一字线WL1施加了相对低的电压Vcc的情况下，可能会在存储单元晶体管MT的源极/漏极之间不流通足够的电流。
因此，在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，向第一字线WL1施加比逻辑电路的电源电压Vcc更高的电压Vr。由于向第一字线WL1施加相对高的电压Vr，所以能够使足够的电流在存储单元晶体管MT的源极/漏极之间流通，从而能够稳定地读取已写入存储单元晶体管MT中的信息。
[第十实施方式]
利用图41至图64，说明本发明的第十实施方式的非易失性半导体存储器件及其读取方法、写入方法、删除方法以及该非易失性半导体存储器件的制造方法。针对与图1至图40所示的第一至第九实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记并省略或简化其说明。
(非易失性半导体存储器件)
首先，利用图41至图43来说明本实施方式的非易失性半导体存储器件。图41是示出了本实施方式的非易失性半导体存储器件的电路图。
本实施方式的非易失性半导体存储器件的电路图与上面利用图1来叙述的非易失性半导体存储器件的电路图相同。
即，如图41所示，在本实施方式的非易失性半导体存储器件中，存储单元MC由选择晶体管ST和存储单元晶体管MT构成，上述存储单元晶体管MT连接至选择晶体管ST。选择晶体管ST的源极连接至存储单元晶体管MT的漏极上。更具体地讲，选择晶体管ST的源极和存储单元晶体管MT的漏极由1个杂质扩散层形成为一体。
多个存储单元MC排列成矩阵状。存储单元阵列10由排列成矩阵状的多个存储单元MC构成。
在同一个列上存在的多个选择晶体管ST的漏极，被位线BL共同连接在一起。
在同一个行上存在的多个存储单元晶体管MT的控制栅极，被第一字线WL1共同连接在一起。
在同一个行上存在的多个选择晶体管ST的选择栅极，被第二字线WL2共同连接在一起。
在同一个行上存在的多个存储单元晶体管MT的源极，被源极线SL共同连接在一起。
用于使选择晶体管ST的漏极共同连接在一起的多个位线BL连接至列译码器12。列译码器12用于控制多个位线BL的电位，上述多个位线BL用于使选择晶体管ST的漏极共同连接在一起。在列译码器12上连接有读出放大器13，该读出放大器13用于检测在位线BL上流通的电流。列译码器12由在相对低的电压下工作的低电压电路构成。低电压电路是耐电压相对低且能够高速工作的电路。低电压电路的晶体管(未图示)的栅极绝缘膜(未图示)形成为相对薄。因此，在列译码器12中所使用的低电压电路的晶体管能够相对高速工作。在本实施方式中，之所以列译码器12采用低电压电路，是因为无需向选择晶体管ST的漏极施加高电压，而且需要使选择晶体管ST在读取已写入存储单元晶体管MT中的信息时高速工作。在本实施方式中，由于列译码器12采用了低电压电路，所以能够使选择晶体管ST相对高速工作，从而能够提供读取速度快的非易失性半导体存储器件。
用于使存储单元晶体管MT的控制栅极共同连接在一起的多个第一字线WL1，连接至第一行译码器(电压施加电路)14。第一行译码器14用于分别控制多个第一字线WL1的电位，上述多个第一字线WL1用于使存储单元晶体管MT的控制栅极共同连接在一起。第一行译码器14由高电压电路(高压电路)构成。高电压电路是一种工作速度相对慢且耐电压相对高的电路。高电压电路的晶体管(未图示)的栅极绝缘膜(未图示)，为了确保足够的耐电压而形成得相对厚。因此，高电压电路的晶体管的工作速度比低电压电路的晶体管的工作速度慢。在本实施方式中，之所以第一行译码器14采用了高电压电路，是因为在向存储单元晶体管MT写入信息时或在删除已写入存储单元晶体管MT中的信息时，需要向第一字线WL1施加高电压。此外，在读取已写入存储单元晶体管MT中的信息时，在第一字线WL1上始终施加有电源电压Vcc。因此，即使第一行译码器14所采用的高电压电路的工作速度相对慢，也不会发生特别的问题。
用于使选择晶体管ST的选择栅极共同连接在一起的多个第二字线WL2，连接至第二行译码器16。第二行译码器16用于控制多个第二字线WL2的电位，上述多个第二字线WL2用于使选择晶体管ST的选择栅极共同连接在一起。第二行译码器16由低电压电路(低耐电压电路)构成。在本实施方式中，之所以第二行译码器16采用了低电压电路，是因为无需向选择晶体管ST的选择栅极施加高电压，而且使选择晶体管ST高速工作变得重要。在本实施方式中，由于第二行译码器16采用了低电压电路，所以能够使选择晶体管ST相对高速工作，从而能够提供读取速度快的非易失性半导体存储器件。
用于使存储单元晶体管MT的源极共同连接在一起的多个源极线SL，连接至第三行译码器18。第三行译码器18用于控制多个源极线SL的电位，上述多个源极线SL用于使存储单元晶体管MT的源极共同连接在一起。第三行译码器18由高电压电路(高压电路)构成。在本实施方式中，之所以第三行译码器18采用了高电压电路，是因为在向存储单元晶体管MT写入信息时，需要向源极线SL施加高电压。此外，如后所述，在读取已写入存储单元晶体管MT中的信息时，源极线SL始终被接地。因此，即使第三行译码器18的工作速度相对慢，也不会发生特别的问题。
接着，利用图42及图43，说明本实施方式的非易失性半导体存储器件的存储单元阵列的结构。图42是示出了本实施方式的非易失性半导体存储器件的存储单元阵列的平面图。图43是图42的A-A′剖面图。
在半导体衬底20上，形成有用于划分元件区域21的元件分离区域22。
在形成有元件分离区域22的半导体衬底20内，形成有N型埋入扩散层24。在N型埋入扩散层24的上侧部分形成为P型阱26。
在半导体衬底20上，隔着例如由ONO膜构成的电荷蓄积层162形成有栅极电极164。用于构成电荷蓄积层162的ONO膜由第一硅氧化膜166、形成在第一硅氧化膜166上的硅氮化膜168、形成在硅氮化膜168上的第二硅氧化膜170构成。
在同一个行上存在的存储单元晶体管MT的栅极电极164，共同连接在一起。换言之，在半导体衬底20上，隔着电荷蓄积层162形成有第一字线WL1，上述第一字线WL1用于使栅极电极164共同连接在一起。
在半导体衬底20上，与存储单元晶体管MT的栅极电极164并行而形成有选择晶体管ST的栅极电极172。在同一个行上存在的选择晶体管ST的选择栅极172，共同连接在一起。换言之，在半导体衬底20上，隔着栅极绝缘膜174形成有第二字线WL2，上述第二字线WL2用于使栅极电极172共同连接在一起。选择晶体管ST的栅极绝缘膜174的膜厚例如为5～7nm左右。即，选择晶体管ST的栅极绝缘膜174的膜厚设定成相对薄。
在第一至第九实施方式的非易失性半导体存储器件中，由于由同一个绝缘膜来形成选择晶体管ST的栅极绝缘膜28b和存储单元晶体管MT的隧道绝缘膜28a，所以选择晶体管ST的栅极绝缘膜28b的膜厚与存储单元晶体管MT的隧道绝缘膜28a的膜厚相等。因此，在第一至第九实施方式中，在选择晶体管ST的沟道流通的电流未必足够大，而且选择晶体管ST的工作速度未必足够快。
与此相对，根据本实施方式，选择晶体管ST的栅极绝缘膜174的膜厚设定成相对薄，所以能够使在选择晶体管ST的沟道流通的电流增大，而且能够加快选择晶体管ST的工作速度。
在存储单元晶体管MT的栅极电极164两侧的半导体衬底20内以及在选择晶体管ST的栅极电极164两侧的半导体衬底20内，形成有N型杂质扩散层36a、36b、36c。
用于构成存储单元晶体管MT的漏极的杂质扩散层36b和用于构成选择晶体管ST的源极的杂质扩散层36b，由同一个杂质扩散层36b构成。
在存储单元晶体管MT的栅极电极164的侧壁部分，形成有侧壁绝缘膜37。
另外，在选择晶体管ST的栅极电极172的侧壁部分，形成有侧壁绝缘膜37。
在存储单元晶体管MT的源极区域36a上、选择晶体管ST的漏极区域36c上、存储单元晶体管MT的栅极电极164的上部以及选择晶体管ST的栅极电极172的上部，分别形成有例如由钴硅化物构成的硅化物层38a～38d。源极电极36a上的硅化物层38a发挥源极电极的功能。漏极电极36c上的硅化物层38c发挥漏极电极的功能。
由此，构成具有电荷蓄积层162、栅极电极164和源极/漏极扩散层36a、36b的存储单元晶体管MT。
另外，构成具有栅极电极172和源极/漏极扩散层36b、36c的选择晶体管ST。选择晶体管ST是NMOS晶体管。在本实施方式中，由于采用工作速度比PMOS晶体管更更快的NMOS晶体管作为选择晶体管ST，所以有助于提高工作速度。
在形成有存储单元晶体管MT及选择晶体管ST的半导体衬底20上，形成有由硅氮化膜(未图示)和硅氧化膜(未图示)构成的层间绝缘膜40。
在层间绝缘膜40中，形成有分别到达源极电极38a、漏极电极38b的接触孔42。
在接触孔42内，埋入有例如由钨构成的导体插件44。
在埋入有导体插件44的层间绝缘膜40上，形成有配线(第一金属配线层)46。
在形成有配线46的层间绝缘膜40上，形成有层间绝缘膜48。
在层间绝缘膜48中，形成有到达配线46的接触孔50。
在接触孔50内，埋入有例如由钨构成的导体插件52。
在埋入有导体插件52的层间绝缘膜48上，形成有配线(第二金属配线层)54。
在形成有配线54的层间绝缘膜48上，形成有层间绝缘膜56。
在层间绝缘膜56中，形成有到达配线54的接触孔(未图示)。
在接触孔(未图示)内，埋入有例如由钨构成的导体插件(未图示)。
在埋入有导体插件(未图示)的层间绝缘膜56上，形成有配线(第三金属配线层)62。
由此，构成本实施方式的非易失性半导体存储器件的存储单元阵列10a(参照图41)。
此外，在此，如图41所示，举例说明了各个行的存储单元晶体管MT分别连接至设置在各个行上的源极线SL的情形，但如后面利用图65来具体叙述的第十一实施方式的非易失性半导体存储器件那样，也可以利用共同的源极线SL来将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起。图42所示的平面图，对应于利用共同的源极线SL来将位于彼此相邻的行上的存储单元MT的源极连接在一起的情形。若利用共同的源极线SL来将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起，则能够使存储单元阵列区域2的面积变小，从而能够实现非易失性半导体存储器件的小型化。另外，由于能够减少需通过第三行译码器18来控制的源极线SL的根数，所以能够简化第三行译码器18。
(非易失性半导体存储器件的工作)
接着，利用图44来说明本实施方式的非易失性半导体存储器件的工作方法。图44是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图44中，括弧内的数值表示非被选线的电位。
(读取方法)
首先，利用图44来说明本实施方式的非易失性半导体存储器件的读取方法。
在读取已写入存储单元晶体管MT中的信息时，将各部的电位设定如下。即，将与需选择的存储单元MC连接的位线BL的电位设为Vcc(第一电位)。另一方面，将被选位线以外的位线BL的电位设为0V。源极线SL的电位均都设为0V。将第一字线WL1的电位在读取等待时均始终设为Vcc。将与需选择的存储单元MC连接的第二字线WL2的电位设为Vcc。另一方面，将被选第二字线WL2以外的第二字线WL2的电位设为0V。阱26的电位均都设为0V。在本实施方式中，由于将源极线SL的电位在读取等待时设定为0V，将第一字线WL1的电位在读取等待时始终设定为Vcc，所以只通过对位线BL的电位和第二字线WL2的电位进行控制，就能够读取已写入存储单元晶体管MT中的信息。在本实施方式中，由于由于控制位线BL的电位的列译码器12如上所述那样由低电压电路构成，所以能够高速控制位线BL。另外，由于用于控制第二字线WL2的电位的第二行译码器16如上所述那样由低电压电路构成，所以能够高速控制第二字线WL2。而且，由于将选择晶体管ST的栅极绝缘膜174设定为相对薄，所以能够使选择晶体管ST高速工作。因此，若采用本实施方式，则能够高速读取已写入存储单元晶体管MT中的信息。
在存储单元晶体管MT已写入有信息的情况下，即，在存储单元晶体管MT的信息为“0”的情况下，在存储单元晶体管MT的电荷蓄积层162蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间不流通电流，从而在被选择的1个位线BL上不流通电流。在该情况下，判断为存储单元晶体管MT的信息是“0”。
另一方面，在删除了已写入存储单元晶体管MT中的信息的情况下，即，在存储单元的信息为“1”的情况下，在存储单元晶体管MT的电荷蓄积层162未蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电流，从而在被选择的1个位线BL上流通电流。在被选择的1个位线BL上流通的电流被读出放大器13检测出。在该情况下，判断为存储单元晶体管MT的信息是“1”。
(写入方法)
接着，利用图44至图48来说明本实施方式的非易失性半导体存储器件的写入方法。图45是示出了本实施方式的非易失性半导体存储器件的写入方法的时序图。
在向存储单元晶体管MT写入信息时，将各部的电位设定如下。
即，将与需选择的存储单元MC连接的位线BL的电位设为0V(接地)。另一方面，将被选位线BL以外的位线BL的电位设为Vcc。
另外，如图45所示，向与需选择的存储单元MC连接的源极线SL以脉冲状施加第二电压。向源极线SL施加的脉冲状的第二电压例如为5.5V。另一方面，将被选源极线SL以外的源极线SL的电位设为0V(接地)。
另外，如图45所示，向与需选择的存储单元MC连接的第一字线WL1施加逐渐上升的第一电压Vstep。另一方面，将被选第一字线WL1以外的第一字线WL1的电位设为0V(接地)。
另外，将与需选择的存储单元MC连接的第二字线WL2的电位设为Vcc(第一电位)。另一方面，将被选第二字线WL2以外的第二字线WL2的电位设为0V(接地)。
阱的电位均都设为0V(接地)。
在本实施方式中，之所以一边使施加至被选行的第一字线WL1上的第一电压Vstep逐渐上升，一边向被选列的源极线SL以脉冲状施加电压，是出于如下的理由。
即，在向存储单元晶体管MT的栅极电极164施加了高电压的情况下，在存储单元晶体管MT的源极/漏极之间的电阻变小。那么，存储单元晶体管MT的源极/漏极之间的电阻变得比选择晶体管ST的源极/漏极之间的电阻小。那么，在选择晶体管ST的源极/漏极之间施加有大的横向电场，而在存储单元晶体管MT的源极/漏极之间未施加有足够的横向电场。若在存储单元晶体管MT的源极/漏极之间未施加有足够的横向电场，则在存储单元晶体管MT的源极/漏极之间电子未被加速，所以写入速度变慢。
在本实施方式中，在写入的初始阶段向被选行的第一字线WL1施加相对低的电压，所以存储单元晶体管MT的源极/漏极之间的电阻不会过度变小。然后，若向被选列的源极线SL以脉冲状施加电压，则电荷注入至存储单元晶体管MT的电荷蓄积层162。然后，若一边使被选行的第一字线WL1的电压逐渐上升，一边向被选列的源极线SL以脉冲状施加电压，则电荷逐渐地注入至存储单元晶体管MT的电荷蓄积层162。虽施加在被选行的第一字线WL1上的第一电压Vstep逐渐上升，但蓄积在电荷蓄积层162的电荷也逐渐增加，所以在存储单元晶体管MT的源极/漏极之间的电阻不会变得过小。因此，若根据本实施方式，则能够实现将信息写入存储单元晶体管MT中时的写入速度的高速化。
在本实施方式的非易失性半导体存储器件中产生热载子，并将所产生的热载子注入至存储单元晶体管MT的电荷蓄积层162中，以此将信息写入存储单元晶体管MT中。要利用热载子来进行写入，就需要超过硅氧化膜166(参照图43)的势垒高度的能量，所以需要利用存储单元晶体管MT的源极/漏极之间的电位差来将热载子加速到该能量以上。
图46是示出了存储单元晶体管的栅极电压和阈值电压之差与阈值电压的变化量之间的关系的曲线图。此外，图46是通过实验来求出的曲线图。作为进行模拟的条件，将选择晶体管ST的阈值电压设为0.8V，将施加至选择晶体管ST的栅极电极172上的电压设为1.8V。即，将施加至选择晶体管ST的栅极电极172上的电压设定为比选择晶体管ST的阈值电压高出1.0V。
从图46可知，若将存储单元晶体管MT的栅极电压设定为相对阈值电压高出4～5V左右，则存储单元晶体管MT的阈值电压的变化量变得最大，电荷最易蓄积在电荷蓄积层162中。
此外，存储单元晶体管MT的栅极电压和阈值电压之差与阈值电压的变化量之间的关系是在如上所述的条件下进行实验所得到的关系，而且存储单元晶体管MT的栅极电压和阈值电压之差与阈值电压的变化量之间的关系，根据选择晶体管ST的沟道长、存储单元晶体管MT的沟道长、向源极/漏极扩散层36a～36c注入的掺杂物杂质的注入量等取不同的值。
此外，在此，如图45所示，举例说明了使施加至被选第一字线WL1上的电压阶段性地上升的情形，但施加至被选第一字线WL1上的电压并不仅限定于图45所示的电压。
图47是示出了本实施方式的非易失性半导体存储器件的写入方法的其他例子的时序图(之1)。
如图47所示，也可以在使电压上升之后再暂时使电压降低，然后施加更高的电压。
图48是示出了本实施方式的非易失性半导体存储器件的写入方法的其他例子的时序图(之2)。
如图48所示，也可以使施加至被选第一字线WL1上的电压连续上升。
(删除方法)
接着，利用图45来说明本实施方式的非易失性半导体存储器件的删除方法。
在删除已写入存储单元阵列10中的信息时，将各部的电位设定如下。
即，将位线BL的电位均都设为0V(接地)。将源极线SL的电位均都设为5V。将第一字线WL1的电位例如均都设为-5V。将第二字线WL2的电位设为0V(接地)。将阱26的电位设为0V(接地)。
若如上所述那样设定各部的电位，则电荷从存储单元晶体管MT的电荷蓄积层162泄漏。由此，变为存储单元晶体管MT的电荷蓄积层162上未蓄积有电荷的状态，以此存储单元晶体管MT的信息被删除。
这样，根据本实施方式，用于控制位线BL的电位的列译码器12由能够高速工作的低电压电路构成，其中，上述位线BL用于使选择晶体管ST的漏极扩散层36c共同连接在一起，而且，用于控制第二字线WL2的电位的第二行译码器由能够高速工作的低电压电路构成，其中，上述第二字线WL2用于使选择晶体管ST的选择栅极30b共同连接在一起。进而，在本实施方式中，由于选择晶体管ST的栅极绝缘膜174的膜厚形成为相对，所以选择晶体管ST能够高速工作。而且，通过只对位线BL和第二字线WL2控制电位，就能够读取已写入存储单元晶体管MT中的信息。由于能够高速控制位线BL和第二字线WL2，而且选择晶体管ST能够高速工作，所以若采用本实施方式，则能够提供可高速读取已写入存储单元晶体管MT中的信息的非易失性半导体存储器件。
(非易失性半导体存储器件的制造方法)
接着，利用图49至图64，说明本实施方式的非易失性半导体存储器件的制造方法。图49至图64是示出了本实施方式的非易失性半导体存储器件的制造方法的工序剖面图。图49(a)、图50(a)、图51(a)、图52(a)、图53(a)、图54(a)、图55(a)、图56(a)、图57(a)、图58(a)、图59(a)、图60(a)、图61及图63，示出了存储单元阵列区域(核心区域)2。图49(a)、图50(a)、图51(a)、图52(a)、图53(a)、图54(a)、图55(a)、图56(a)、图57(a)、图58(a)、图59(a)、图60(a)、图61及图63的纸面左侧的图，与图42的E-E′剖面对应。图49(a)、图50(a)、图51(a)、图52(a)、图53(a)、图54(a)、图55(a)、图56(a)、图57(a)、图58(a)、图59(a)、图60(a)、图61及图63的纸面右侧的图，与图42的D-D′剖面对应。图49(b)、图50(b)、图51(b)、图52(b)、图53(b)、图54(b)、图55(b)、图56(b)、图57(b)、图58(b)、图59(b)、图60(b)、图62及图64，示出了周边电路区域4。图49(b)、图50(b)、图51(b)、图52(b)、图53(b)、图54(b)、图55(b)、图56(b)、图57(b)、图58(b)、图59(b)、图60(b)、图62及图64的纸面左侧，示出了用于形成高压晶体管的区域6。在用于形成高压晶体管的区域6中的纸面左侧，示出了用于形成高压N沟道晶体管的区域6N。在用于形成高压N沟道晶体管的区域6N的纸面右侧，示出了用于形成高压P沟道晶体管的区域6P。在用于形成高压P沟道晶体管的区域6P的纸面右侧，示出了用于形成高压N沟道晶体管的区域6N。图49(b)、图50(b)、图51(b)、图52(b)、图53(b)、图54(b)、图55(b)、图56(b)、图57(b)、图58(b)、图59(b)、图60(b)、图62及图64的纸面右侧，示出了用于形成低电压晶体管的区域8。在用于形成低电压晶体管的区域8中的纸面左侧，示出了用于形成低电压N沟道晶体管的区域8N，在用于形成低电压晶体管的区域8中的纸面右侧，示出了用于形成低电压P沟道晶体管的区域8P。
首先，准备半例如由P型硅衬底构成的半导体衬底20。
接着，例如通过热氧化法，在整个面上形成膜厚为15nm的热氧化膜64。
接着，例如通过CVD法，在整个面上形成膜厚为150nm的硅氮化膜66。
接着，例如通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成开口部(未图示)。该开口部用于对硅氮化膜66形成图案。
接着，将光致抗蚀剂膜作为掩模，对硅氮化膜66形成图案。由此，形成由硅氮化膜构成的硬掩模66。
接着，通过干蚀刻，将硬掩模66作为掩模，对半导体衬底20进行蚀刻。由此，在半导体衬底20上形成沟槽68(参照图49)。形成在半导体衬底20上的沟槽68的深度，例如从半导体衬底20的表面起为300nm。
接着，通过热氧化法，对半导体衬底20中的露出部分进行氧化。由此，在半导体衬底20中的露出部分形成硅氧化膜(未图示)。
接着，如图50所示，通过高密度等离子体CVD法，在整个面上形成膜厚为700nm的硅氧化膜22。
接着，如图51所示，通过CMP法对硅氧化膜22进行研磨，直到硅氮化膜66的表面露出为止。由此，形成由硅氧化膜构成的元件分离区域22。
接着，进行用于固化元件分离区域22的热处理。热处理条件例如为，在900℃的氮气环境中进行30分钟。
接着，通过湿蚀刻除去硅氮化膜66。
接着，如图52所示，通过热氧化法，使牺牲氧化膜69在半导体衬底20的表面生长。
接着，如图53所示，通过向存储单元阵列区域2的深处注入N型掺杂杂质，形成N型埋入扩散层24。此时，也向用于形成高压N沟道晶体管的区域6N的深处注入N型掺杂杂质，以此形成N型埋入扩散层24。另外，向存储单元阵列区域2比埋入扩散层24更浅地注入P型掺杂杂质，以此形成P型阱26。另外，向用于形成高压N沟道晶体管的区域6N比埋入扩散层24更浅地注入P型掺杂杂质，以此形成P型阱72P。
接着，在用于形成高压N沟道晶体管的区域6N，以框状形成N型扩散层70。该框状的扩散层70形成为从半导体衬底20的表面起到达埋入扩散层24的周边部。P型阱72P处于被埋入扩散层24和扩散层70包围的状态。另外，虽未图示，但存储单元阵列区域2的P型阱26也处于被埋入扩散层24和框状的扩散层70包围的状态。
接着，通过向用于形成高压P沟道晶体管的区域6P导入N型掺杂杂质，形成N型阱72N。
接着，通过向用于形成低电压N沟道晶体管的区域8N导入P型掺杂杂质，形成P型阱74P。
接着，通过向用于形成低电压P沟道晶体管的区域8P导入N型掺杂杂质，形成N型阱74N。
接着，对存储单元阵列区域2进行沟道掺杂(未图示)。
接着，对用于形成高压N沟道晶体管的区域6N和用于形成高压P沟道晶体管的区域6P进行沟道掺杂(未图示)。
接着，对用于形成低电压N沟道晶体管的区域8N和用于形成低电压P沟道晶体管的区域8P进行沟道掺杂(未图示)。
接着，通过蚀刻除去位于半导体衬底20的表面上的牺牲氧化膜69。
接着，通过热氧化法，在整个面上形成第一硅氧化膜166。
接着，通过CVD法，在整个面上形成硅氮化膜168。
接着，通过热氧化法对硅氮化膜168的表面进行氧化，在整个面上形成第二硅氧化膜170。
由此，形成ONO膜162，该ONO膜162例如由膜厚为4nm的第一硅氧化膜166、形成在第一硅氧化膜166上且例如膜厚为5nm的硅氮化膜168、形成在硅氮化膜168上且例如膜厚为7nm的第二硅氧化膜170构成(参照图54)。ONO膜162成为存储单元晶体管MT的电荷蓄积层。
接着，通过蚀刻除去位于用于形成高压晶体管的区域6中的ONO膜162。
接着，通过热氧化法，在用于形成高电压晶体管的区域6形成例如膜厚为15nm的栅极绝缘膜76(参照图55)。
接着，通过蚀刻除去位于用于形成选择晶体管ST的区域中的ONO膜162。
接着，通过热氧化法，在用于形成选择晶体管ST的区域的半导体衬底20上，形成例如膜厚为5～7nm的栅极绝缘膜174(参照图56)。
接着，通过蚀刻除去位于用于形成低电压晶体管的区域8中的ONO膜162。
接着，通过热氧化法，在用于形成低电压晶体管的区域8形成例如膜厚为3nm的栅极绝缘膜78(参照图57)。
接着，例如通过CVD法，在整个面上形成例如膜厚为180nm的多晶硅膜34。
接着，利用光刻技术，对多晶硅膜34形成图案。由此，在存储单元阵列区域2内形成由多晶硅构成的存储单元晶体管MT的栅极电极164。另外，在存储单元阵列区域2内形成由多晶硅构成的选择晶体管ST的栅极电极172。另外，在用于形成高压晶体管的区域6内形成由多晶硅构成的高压晶体管110N、110P的栅极电极34c。另外，在用于形成低耐电压晶体管的区域内8，形成由多晶硅34构成的低电压晶体管112N、112P的栅极电极34d。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压N沟道晶体管的区域6N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。由此，在高压N沟道晶体管的栅极电极34c两侧的半导体衬底20内，形成N型低浓度扩散层86。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压P沟道晶体管的区域6P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，在高压P沟道晶体管的栅极电极34c两侧的半导体衬底20内，形成P型低浓度扩散层88。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压N沟道晶体管的区域8N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。由此，在低电压N沟道晶体管的栅极电极34d两侧的半导体衬底20内，形成N型低浓度扩散层90。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压P沟道晶体管的区域8P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，将P型低浓度扩散层92形成在低电压P沟道晶体管的栅极电极34d两侧的半导体衬底20内。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使存储单元阵列区域2露出的开口部(未图示)。
接着，通过离子注入法，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。离子注入的条件例如为如下。掺杂物杂质例如采用砷。加速能量例如设为20keV。离子注入剂量例如设为1×1014～1×1015。由此，在栅极电极164两侧的半导体衬底20内以及在栅极电极172两侧的半导体衬底20内形成杂质扩散层31a～31c。然后，剥离光致抗蚀剂膜(参照图58)。
接着，例如通过CVD法，形成膜厚为100nm的硅氧化膜93。
接着，通过干蚀刻，对硅氧化膜93进行各向异性蚀刻。由此，在存储单元晶体管MT的栅极电极164的侧壁部分，形成由硅氧化膜构成的侧壁绝缘膜93。另外，在选择晶体管ST的栅极电极172的侧壁部分，形成由硅氧化膜构成的侧壁绝缘膜93。另外，在栅极电极34c的侧壁部分形成由硅氧化膜构成的侧壁绝缘膜93。另外，在栅极电极34d的侧壁部分形成由硅氧化膜构成的侧壁绝缘膜93。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压N沟道晶体管的区域6N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。由此，将N型高浓度扩散层94形成在高压N沟道晶体管的栅极电极34c两侧的半导体衬底20内。由N型低浓度扩散层86和N型高浓度扩散层94形成LDD结构的N型源极/漏极扩散层96。由此，形成具有栅极电极34c和源极/漏极扩散层96的高压N沟道晶体管110N。高压N沟道晶体管110N利用于高电压电路(高压电路)中。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成高压P沟道晶体管的区域6P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，将P型高浓度扩散层98形成在高压P沟道晶体管的栅极电极34c两侧的半导体衬底20内。由P型低浓度扩散层88和P型高浓度扩散层98形成LDD结构的P型源极/漏极扩散层100。由此，形成具有栅极电极34c和源极/漏极扩散层100的高压P沟道晶体管110P。高压P沟道晶体管110P利用于高电压电路(高压电路)中。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压N沟道晶体管的区域8N露出的开口部(未图示)。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压N沟道晶体管的区域8N露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。由此，将N型高浓度扩散层102形成在低电压N沟道晶体管的栅极电极34d两侧的半导体衬底20内。由N型低浓度扩散层90和N型高浓度扩散层102形成LDD结构的N型源极/漏极扩散层104。由此，形成具有栅极电极34d和源极/漏极扩散层104的低电压N沟道晶体管112N。低电压N沟道晶体管112N利用于低电压电路中。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使用于形成低电压P沟道晶体管的区域8P露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将P型掺杂杂质导入至半导体衬底20内。由此，将P型高浓度扩散层106形成在低电压P沟道晶体管的栅极电极34d两侧的半导体衬底20内。由P型低浓度扩散层92和P型高浓度扩散层106形成LDD结构的P型源极/漏极扩散层108。由此，形成具有栅极电极34d和源极/漏极扩散层108的低电压P沟道晶体管112P。低电压P沟道晶体管112P利用于低电压电路中。然后，剥离光致抗蚀剂膜。
接着，通过旋涂法，在整个面上形成光致抗蚀剂膜(未图示)。
接着，利用光刻技术，在光致抗蚀剂膜上形成用于使存储单元阵列区域2露出的开口部(未图示)。
接着，将光致抗蚀剂膜作为掩模，将N型掺杂杂质导入至半导体衬底20内。由此，在存储单元晶体管MT的栅极电极164一侧的半导体衬底20内形成N型高浓度扩散层33a，在选择晶体管ST的栅极电极172一侧的半导体衬底20内形成N型高浓度扩散层33b。由N型低浓度扩散层31a和N型高浓度扩散层33a形成LDD结构的N型源极扩散层36a。另外，由N型低浓度扩散层31c和N型高浓度扩散层33b形成LDD结构的N型漏极扩散层36c。另外，形成由N型低浓度扩散层31b构成的N型源极/漏极扩散层36b。然后，剥离光致抗蚀剂膜。
由此，形成具有电荷蓄积层162、栅极电极164和源极/漏极扩散层36a、36b的存储单元晶体管MT。另外，形成具有栅极电极172和源极/漏极扩散层36b、36c的选择晶体管ST(参照图59)。
接着，例如通过溅射法，在整个面上形成膜厚为10nm的钴膜。
接着，通过热处理，使半导体衬底20的表面的硅原子和钴膜中的钴原子发生反应。另外，使栅极电极164的表面的硅原子和钴膜中的钴原子发生反应。另外，使栅极电极172的表面的硅原子和钴膜中的钴原子发生反应。另外，使栅极电极34c、34d的表面的硅原子和钴膜中的钴原子发生反应。由此，在源极/漏极扩散层36a、36c上形成钴硅化物膜38a、38b。另外，在栅极电极164上形成钴硅化物膜38c。另外，在栅极电极多晶硅膜172上形成钴硅化物膜38d。另外，在源极/漏极扩散层96、100、104、108上形成钴硅化物膜38e。另外，在栅极电极34c、34d上形成钴硅化物膜38f。
接着，通过蚀刻除去未反应的钴膜(参照图60)。
形成在选择晶体管ST的漏极扩散层36c上的钴硅化物膜38b发挥漏极电极的功能。
形成在存储单元晶体管MT的源极扩散层36a上的钴硅化物膜38a发挥源极电极的功能。
形成在高压晶体管110N、110P的源极/漏极扩散层96、100上的钴硅化物膜38e发挥源极/漏极电极的功能。
形成在低电压晶体管112N、112P的源极/漏极扩散层104、108上的钴硅化物膜38e发挥源极/漏极电极的功能。
接着，如图61及图62所示，例如通过CVD法，在整个面上形成膜厚为20nm的硅氮化膜114。硅氮化膜114发挥蚀刻阻止膜的功能。
接着，通过CVD法，在整个面上形成膜厚为1.6μm的硅氧化膜116。由此，形成由硅氮化膜114和硅氧化膜116构成的层间绝缘膜40。
接着，通过CMP法，对层间绝缘膜40的表面进行平坦化处理。
接着，利用光刻技术，形成到达源极/漏极电极38a、38b的接触孔42、到达源极/漏极电极38e的接触孔42以及到达钴硅化物膜38f的接触孔42(参照图63、图64)。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜44。
接着，通过CMP法对钨膜44及阻挡膜进行研磨，直到层间绝缘膜40的表面露出为止。由此，将例如由钨构成的导体插件44埋入在接触孔42内。
接着，例如通过溅射法，在埋入有导体插件44的层间绝缘膜40上形成层积膜46，该层积膜46是依次层积Ti膜、TiN膜、Al膜、Ti膜以及TiN膜来形成的。
接着，利用光刻技术，对层积膜46形成图案。由此，形成由层积膜构成的配线(第一金属配线层)46。
接着，例如通过高密度等离子体CVD法，形成例如膜厚为720nm硅氧化膜118。
接着，通过TEOSCVD法，形成例如膜厚为1.1μm的硅氧化膜120。由硅氧化膜118和硅氧化膜120形成层间绝缘膜48。
接着，例如通过CMP法，对层间绝缘膜48的表面进行平坦化处理。
接着，利用光刻技术，在层间绝缘膜48中形成到达配线46的接触孔50。
接着，通过溅射法，在整个面上形成阻挡层，该阻挡层由例如膜厚为10nm的Ti膜和例如膜厚为7nm的TiN膜构成(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜52。
接着，通过CMP法，对钨膜52及阻挡膜进行研磨，直到层间绝缘膜48的表面露出为止。由此，将例如由钨构成的导体插件52埋入到接触孔50内。
接着，例如通过溅射法，在埋入有导体插件52的层间绝缘膜48上形成层积膜54，该层积膜54是依次层积Ti膜、TiN膜、Al膜、Ti膜以及TiN膜来形成的。
接着，利用光刻技术，对层积膜54形成图案。由此，形成由层积膜构成的配线(第二金属配线层)54。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜122。
接着，通过TEOSCVD法，形成硅氧化膜124。由硅氧化膜122和硅氧化膜124形成层间绝缘膜56。
接着，利用光刻技术，在层间绝缘膜56中形成到达配线54的接触孔58。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜60。
接着，通过CMP法对钨膜60及阻挡膜进行研磨，直到层间绝缘膜56的表面露出为止。由此，将例如由钨构成的导体插件60埋入到接触孔58内。
接着，例如通过溅射法，在埋入有导体插件60的层间绝缘膜56上形成层积膜62。
接着，利用光刻技术，对层积膜62形成图案。由此，形成由层积膜构成的配线(第三金属配线层)62。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜126。
接着，通过TEOSCVD法，形成硅氧化膜128。由硅氧化膜126和硅氧化膜128形成层间绝缘膜130。
接着，利用光刻技术，在层间绝缘膜130中形成到达配线62的接触孔132。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜134。
接着，通过CMP法对钨膜134及阻挡膜进行研磨，直到层间绝缘膜130的表面露出为止。由此，将例如由钨构成的导体插件134埋入到接触孔132内。
接着，例如通过溅射法，在埋入有导体插件134的层间绝缘膜130上形成层积膜136。
接着，利用光刻技术，对层积膜136形成图案。由此，形成由层积膜构成的配线(第四金属配线层)136。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜138。
接着，通过TEOSCVD法，形成硅氧化膜140。由硅氧化膜138和硅氧化膜140形成层间绝缘膜142。
接着，利用光刻技术，在层间绝缘膜142中形成到达配线136的接触孔143。
接着，通过溅射法，在整个面上形成由Ti膜和TiN膜构成的阻挡层(未图示)。
接着，例如通过CVD法，在整个面上形成膜厚为300nm的钨膜146。
接着，通过CMP法，对钨膜146及阻挡膜进行研磨，直到层间绝缘膜142的表面露出为止。由此，将例如由钨构成的导体插件144埋入到接触孔143内。
接着，例如通过溅射法，在埋入有导体插件144的层间绝缘膜142上形成层积膜145。
接着，利用光刻技术，对层积膜145形成图案。由此，形成由层积膜构成的配线(第五金属配线层)145。
接着，例如通过高密度等离子体CVD法，形成硅氧化膜146。
接着，通过等离子体CVD法，形成膜厚为1μm的硅氮化膜148。
由此，制造本实施方式的非易失性半导体存储器件。
[第十一实施方式]
利用图65及图66，说明本发明的第十一实施方式的非易失性半导体存储器件及其读取方法、写入方法、删除方法。图65是示出了本实施方式的非易失性半导体存储器件的电路图。针对与图1至图64所示的第一至第十实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
本实施方式的非易失性半导体存储器件的主要特征在于，利用共同的源极线SL，将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起。
如图65所示，在第n行上排列有多个存储单元MCn。另外，在第n+1行上排列有多个存储单元MCn+1。另外，在第n+2行上排列有多个存储单元MCn+2。另外，在第n+3行上排列有多个存储单元MCn+3。此外，同样地，在第n+m行上排列有多个存储单元MCn+m。
利用共同的源极线SL，将第n行的存储单元MCn的存储单元晶体管MT的源极和第n+1行的存储单元MCn+1的存储单元晶体管MT的源极连接在一起。
另外，利用共同的源极线SL，将第n+2行的存储单元MCn+2的存储单元晶体管MT的源极和第n+3行的存储单元MCn+3的存储单元晶体管MT的源极连接在一起。
即，在本实施方式中，利用共同的源极线SL，将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起。
各个源极线连接至第三行译码器18。
根据本实施方式，由于利用共同的源极线SL来将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起，所以能够使存储单元阵列区域2的面积变小，从而有助于实现非易失性半导体存储器件的小型化。
另外，若采用本实施方式，则能够减少需通过第三行译码器18来控制的源极线SL的根数，从而能够简化第三行译码器18。
(非易失性半导体存储器件的工作)
接着，利用图66来说明本实施方式的非易失性半导体存储器件的工作方法。图66是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图66中，括弧内的数值表示非被选线的电位。
(读取方法)
首先，利用图66来说明本实施方式的非易失性半导体存储器件的读取方法。
在读取已写入存储单元晶体管MT中的信息时，将各部的电位设定如下。即，将与需选择的存储单元MCn连接的位线BL的电位设为Vcc(第一电位)。另一方面，将被选位线以外的位线BL的电位设为0V。将源极线SL的电位均都设为0V。将第一字线WL1的电位在读取等待时均都始终设为Vcc。将与需选择的存储单元MCn连接的第二字线WL2的电位设为Vcc。另一方面，将被选第二字线WL2以外的第二字线WL2的电位设为0V。将阱26的电位均都设为0V。在本实施方式中，由于将源极线SL的电位在读取等待时设为0V，将第一字线WL1的电位在读取等待时始终设为Vcc，所以通过只对位线BL的电位和第二字线WL2的电位进行控制，就能够读取已写入存储单元晶体管MT中的信息。在本实施方式中，由于用于控制位线BL的电位的列译码器12如上所述那样由低电压电路构成，所以能够以高速控制位线BL。另外，由于用于控制第二字线WL2的电位的第二行译码器16如上所述那样由低电压电路构成，所以能够以高速控制第二字线WL2。而且，由于将选择晶体管ST的栅极绝缘膜174设定为相对薄，所以能够使选择晶体管ST高速工作。因此，若采用本实施方式，则能够高速读取已写入存储单元晶体管MT中的信息。
在存储单元晶体管MT中已写入有信息的情况下，即，在存储单元晶体管MT的信息为“0”的情况下，在存储单元晶体管MT的电荷蓄积层162蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间不流通电流，从而在被选择的1个位线BL上不流通电流。在该情况下，判断为存储单元晶体管MT的信息是“0”。
另一方面，在删除了已写入存储单元晶体管MT中的信息的情况下，即，在存储单元的信息为“1”的情况下，在存储单元晶体管MT的电荷蓄积层162未蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电流，从而在被选择的1个位线BL上流通电流。在被选择的1个位线BL上流通的电流被读出放大器13检测出。在该情况下，判断为存储单元晶体管MT的信息是“1”。
(写入方法)
接着，利用图66来说明本实施方式的非易失性半导体存储器件的写入方法。
在向存储单元晶体管MT写入信息时，将各部的电位设定如下。
即，将与需选择的存储单元MCn连接的位线BL的电位设为0V(接地)。另一方面，将被选位线BL以外的位线BL的电位设为Vcc。
另外，向与需选择的存储单元MCn连接的源极线SL上，如图45所示那样以脉冲状施加第二电压。将施加至源极线SL上的脉冲状的第二电压例如设为5.5V。另一方面，将被选源极线SL以外的源极线SL的电位设为0V(接地)。
另外，向与需选择的存储单元MCn连接的第一字线WL1，施加如图45、图47或图48所示那样逐渐上升的第一电压Vstep。另一方面，将被选第一字线WL1以外的第一字线WL1的电位设为0V(接地)。
另外，将与需选择的存储单元MCn连接的第二字线WL2的电位设为Vcc(第一电位)。另一方面，将被选第二字线WL2以外的第二字线WL2的电位设为0V(接地)。
将阱的电位均都设为0V(接地)。
由此，信息被写入在被选择的存储单元MCn的存储单元晶体管MT中。
(删除方法)
接着，利用图66来说明本实施方式的非易失性半导体存储器件的删除方法。
在删除已写入存储单元阵列10中的信息时，将各部的电位设定如下。
即，将位线BL的电位均都设为0V(接地)。将源极线SL的电位均都设为5V。将第一字线WL1的电位均都例如设为-5V。将第二字线WL2的电位设为0V(接地)。将阱26的电位设为0V(接地)。
若如上所述那样设定了各部的电位，则电荷从存储单元晶体管MT的电荷蓄积层162被泄漏。由此，变为在存储单元晶体管MT的电荷蓄积层162未蓄积有电荷的状态，以此存储单元晶体管MT中的信息被删除。
[第十二实施方式]
利用图67及图68，说明本发明的第十二实施方式的非易失性半导体存储器件及其读取方法、写入方法、删除方法。图67是示出了本实施方式的非易失性半导体存储器件的电路图。针对与图1至图66所示的第一至第十一实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
本实施方式的非易失性半导体存储器件的主要特征在于，利用电压施加电路15统一控制多个第一字线WL1的电压。
如图67所示，在第n行上排列有多个存储单元MCn。另外，在第n+1行上排列有多个存储单元MCn+1。另外，在第n+2行上排列有多个存储单元MCn+2。另外，在第n+3行上排列有多个存储单元MCn+3。此外，同样地，在第n+m行上排列有多个存储单元MCn+m。
利用共同的源极线SL，将第n行的存储单元MCn的存储单元晶体管MT的源极和第n+1行的存储单元MCn+1的存储单元晶体管MT的源极连接在一起。
另外，利用共同的源极线SL，将第n+2行的存储单元MCn+2的存储单元晶体管MT的源极和第n+3行的存储单元MCn+3的存储单元晶体管MT的源极连接在一起。
即，在本实施方式中，利用共同的源极线SL，将位于彼此相邻的行上的存储单元晶体管MT的源极连接在一起。
各个源极线连接至第三行译码器18。
利用第n行上的第一字线WL1n，将位于第n行的多个存储单元MCn的各个存储单元晶体管MT连接在一起。
利用第n+1行上的第一字线WL1n+1，将位于第n+1行上的多个存储单元MCn+1的各个存储单元晶体管MT连接在一起。
利用第n+2行上的第一字线WL1n+2，将位于第n+2行上的多个存储单元MCn+2的各个存储单元晶体管MT连接在一起。
利用第n+3行上的第一字线WL1n+3，将位于第n+3行上的多个存储单元MCn+3的各个存储单元晶体管MT连接在一起。
利用电压施加电路15，统一控制施加至第n行上的第一字线WL1n、第n+1行上的第一字线WL1n+1、第n+2行上的第一字线WL1n+2、第n+3行上的第一字线WL1n+3的电压。
此外，在此，举例说明了利用电压施加电路15来统一控制4根第一字线WL1n～WL1n+4的电位的情形，但只要是在不发生误动作的范围内，则也可以利用电压施加电路15来统一控制更多的第一字线。例如，也可以利用电压施加电路15来统一控制8根第一字线的电位。进而，也可以利用电压施加电路15来统一控制16根第一字线WL1的电位。
根据本实施方式，利用电压施加电路15来统一控制多个第一字线WL1的电位。能够统一控制多个第一字线WL1的电位的电压施加电路15的电路结构，比用于控制各个第一字线WL1的电位的第一行译码器14(参照图1)的电路结构简单。因此，若采用本实施方式，则有助于实现非易失性半导体存储器件的小型化以及低成本化。
(非易失性半导体存储器件的工作)
接着，利用图68来说明本实施方式的非易失性半导体存储器件的工作方法。图68是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图68中，括弧内的数值表示非被选线的电位。
(读取方法)
首先，利用图68来说明本实施方式的非易失性半导体存储器件的读取方法。
在读取已写入存储单元晶体管MT中的信息时，将各部的电位设定如下。即，将与需选择的存储单元MCn连接的位线BL的电位设为Vcc(第一电位)。另一方面，将被选位线以外的位线BL的电位设为0V。将源极线SL的电位均都设为0V。将第一字线WL1的电位在读取等待时均都始终设为Vcc。第一字线WL1的电位受电压施加电路15的统一控制。将与需选择的存储单元MCn连接的第二字线WL2的电位设为Vcc。另一方面，将被选第二字线WL2以外的第二字线WL2的电位设为0V。将阱26的电位均都设为0V。在本实施方式中，由于将源极线SL的电位在读取等待时设定为0V，将第一字线WL1的电位在读取等待时始终设定为Vcc，所以通过只对位线BL的电位和第二字线WL2的电位进行控制，就能够读取已写入存储单元晶体管MT中的信息。在本实施方式中，由于用于控制位线BL的电位的列译码器12如上所述那样由低电压电路构成，所以能够以高速控制位线BL。另外，由于用于控制第二字线WL2的电位的第二行译码器16如上所述那样由低电压电路构成，所以能够以高速控制第二字线WL2。进而，将选择晶体管ST的栅极绝缘膜174设定为相对薄，所以能够使选择晶体管ST高速工作。因此，若采用本实施方式，则能够高速读取已写入存储单元晶体管MT中的信息。
在存储单元晶体管MT中已写入有信息的情况下，即，在存储单元晶体管MT的信息为“0”的情况下，在存储单元晶体管MT的电荷蓄积层162蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间不流通电流，从而在被选择的1个位线BL上不流通电流。在该情况下，判断为存储单元晶体管MT的信息是“0”。
另一方面，在删除了已写入存储单元晶体管MT中的信息的情况下，即，在存储单元的信息为“1”的情况下，在存储单元晶体管MT的电荷蓄积层162未蓄积有电荷。在该情况下，在存储单元晶体管MT的源极扩散层36a和选择晶体管ST的漏极扩散层36c之间流通电流，从而在被选择的1个位线BL上流通电流。在被选择的1个位线BL上流通的电流被读出放大器13检测出。在该情况下，判断为存储单元晶体管MT的信息是“1”。
(写入方法)
接着，利用图68来说明本实施方式的非易失性半导体存储器件的写入方法。
在向存储单元晶体管MT写入信息时，将各部的电位设定如下。
即，将与需选择的存储单元MCn连接的位线BL的电位设为0V(接地)。另一方面，将被选位线BL以外的位线BL的电位设为Vcc。
另外，向与需选择的存储单元MCn连接的源极线SL，如图45所示那样以脉冲状施加第二电压。将施加至源极线SL上的脉冲状的第二电压例如设为5.5V。另一方面，将被选源极线SL以外的源极线SL的电位设为0V(接地)。
另外，向第一字线WL1，施加如图45、图47或图48所示那样逐渐上升的第一电压Vstep。第一字线WL1的电位受电压施加电路15的统一控制。
另外，将与需选择的存储单元MCn连接的第二字线WL2的电位设为Vcc(第一电位)。另一方面，将被选第二字线WL2以外的第二字线WL2的电位设为0V(接地)。
将阱的电位均都设为0V(接地)。
由此，信息被写入在被选择的存储单元MCn的存储单元晶体管MT中。
(删除方法)
接着，利用图66来说明本实施方式的非易失性半导体存储器件的删除方法。
在删除已写入存储单元阵列10中的信息时，将各部的电位设定如下。
即，将位线BL的电位均都设为0V(接地)。将源极线SL的电位均都设为5V。将第一字线WL1的电位均都例如设为-5V。第一字线WL1的电位受电压施加电路15的统一控制。将第二字线WL2的电位设为0V(接地)。将阱26的电位设为0V(接地)。
若如上所述那样设定各部的电位，则电荷从存储单元晶体管MT的电荷蓄积层162被泄漏。由此，变为在存储单元晶体管MT的电荷蓄积层162未蓄积有电荷的状态，以此存储单元晶体管MT中的信息被删除。
[第十三实施方式]
利用图69来说明本发明的第十三实施方式的非易失性半导体存储器件及其读取方法、写入方法、删除方法。图69是示出了本实施方式的非易失性半导体存储器件的电路图。针对与图1至图68所示的第一至第十二实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
接着，利用图69来说明本实施方式的非易失性半导体存储器件的工作方法。图69是示出了本实施方式的非易失性半导体存储器件的读取方法、写入方法及删除方法的图。在图69中，括弧内的数值表示非被选线的电位。
(读取方法)
首先，利用图69来说明本实施方式的非易失性半导体存储器件的读取方法。
在读取已写入存储单元晶体管MT中的信息时，将各部的电位设定如下。即，将与需选择的存储单元MC连接的位线BL的电位设为Vcc(第一电位)。另一方面，将被选位线以外的位线BL的电位设为0V。将源极线SL的电位均都设为0V。将第一字线WL1的电位在读取等待时均都始终设为Vr。Vr是比逻辑电路的电源电压Vcc更高的电压。
在用于向非易失性半导体存储器件供电的电源存在2个种类的情况下，能够利用这些2个种类的电源中的高的电源来向第一字线施加电压Vr。另外，在用于向非易失性半导体存储器件供电的电源比逻辑电路的电源电压Vcc更高的情况下，能够利用该电源来向第一字线施加电压Vr。另外，可以将用于向非易失性半导体存储器件供电的电源直接施加至第一字线上，也可以对用于向非易失性半导体存储器件供电的电源进行降压后再施加至第一字线上。
根据本实施方式，由于向第一字线WL1施加比逻辑电路的电源电压Vcc更高的电压Vr，所以能够使读取电流增大，从而能够缩短读取时间。
(写入方法及删除方法)
本实施方式的非易失性半导体存储器件的写入方法及删除方法，只要与第十实施方式至第十二实施方式中的任一个相同即可。因此，在此，省略对本实施方式的非易失性半导体存储器件的写入方法及删除方法的说明。
[第十四实施方式]
利用图70来说明本发明的第十四实施方式的非易失性半导体存储器件及其读取方法。图70是示出了本实施方式的非易失性半导体存储器件的剖面图。针对与图1至图69所示的第一至第十三实施方式的非易失性半导体存储器件等相同的结构要素标注了相同的附图标记，并省略或简化其说明。
本实施方式的非易失性半导体存储器件的主要特征在于，向形成有N型源极扩散层36a的区域导入P型掺杂杂质，由此形成了P型杂质扩散层35。
如图70所示，在包含了形成有N型源极扩散层36a的区域的区域中，导入有P型掺杂杂质。由此，在包含了形成有N型源极扩散层36a的区域的区域，形成有P型杂质扩散层35。
在本实施方式中，之所以在包含了形成有N型源极扩散层36a的区域的区域形成P型杂质扩散层35，是出于如下的理由。
即，若在包含了形成有N型源极扩散层36a的区域的区域形成P型杂质扩散层35，则从N型源极扩散层36a起的耗尽层的扩散得以抑制。若从N型源极扩散层36a起的耗尽层的扩散得以抑制，则在N型源极扩散层36a附近电场强度变强，从而能够使载流子在N型源极扩散层36a附近急剧加速。在本实施方式中，由于能够使载流子急剧加速，所以能够提高向存储单元晶体管MT写入信息的写入速度。
此外，由于在形成有选择晶体管ST的源极/漏极扩散层36b、36c的区域中未导入P型掺杂杂质，所以选择晶体管ST不会受到P型掺杂杂质的影响。因此，选择晶体管ST的阈值电压不会变高，而且能够使选择晶体管ST高速工作。
(读取方法)
本实施方式的非易失性半导体存储器件的读取方法的主要特征在于，向第一字线WL1施加比逻辑电路的电源电压Vcc高的电压Vr。
在本实施方式中，由于在包含存储单元晶体管MT的N型源极扩散层36a的区域形成有P型杂质扩散层35，所以存储单元晶体管MT的阈值电压相对高。因此，在向第一字线WL1施加了相对低的电压Vcc的情况下，可能会在存储单元晶体管MT的源极/漏极之间不流通足够的电流。
因此，在本实施方式中，在读取已写入存储单元晶体管MT中的信息时，向第一字线WL1施加比逻辑电路的电源电压Vcc高的电压Vr。由于向第一字线WL1施加相对高的电压Vr，所以能够使足够的电流在存储单元晶体管MT的源极/漏极之间流通，从而能够稳定地读取已写入存储单元晶体管MT中的信息。
此外，在此，举例说明了向第一字线WL1施加比逻辑电路的电源电压Vcc高的电压Vr的情形，但即使在向第一字线WL1施加了Vcc的情况下，在存储单元晶体管MT的源极/漏极之间也流通足够的电流，则也可以向第一字线WL1施加Vcc。
[变形实施方式]
本发明并不仅限定于上述实施方式，可以进行各种各样的变形。
例如，在第六实施方式中，举例说明了在向存储单元晶体管MT写入信息时将第二字线WL2的电位(第一电位)设为4V的情形，但在向存储单元晶体管MT中写入信息时的第二字线WL2的电位(第一电位)并不仅限定于4V。在向存储单元晶体管MT中写入信息时的第二字线WL2的电位(第一电位)，只要是比低电压电路的电源电压Vcc高的电压即可。若向第二字线WL2施加至少比低电压电路的电源电压Vcc高的电压，则能够使在选择晶体管ST的沟道流通的电流增大，从而能够加快写入速度。
另外，在第七实施方式中，举例说明了在向存储单元晶体管MT写入信息时将第三控制线CL3的电位(第三电位)设为6V的情形，但在向存储单元晶体管MT写入信息时的第三控制线CL3的电位(第三电位)并不仅限定于6V。在向存储单元晶体管MT写入信息时的第三控制线CL3的电位(第三电位)，只要是比被选源极线SL的电位(第一电位)高的电位即可。若向第三控制线CL3施加至少比被选源极线SL的电位(第一电位)高的电位，则能够使旁路晶体管158处于导通状态。
另外，在第八实施方式中，举例说明了在向存储单元晶体管MT写入信息时将第三控制线CL3的电位(第三电位)设为10V的情形，但在向存储单元晶体管MT写入信息时的第三控制线CL3的电位(第三电位)并不仅限定于10V。
另外，在第一至第九实施方式中，举例说明了利用第一行译码器14来控制多个第一字线WL1各自的电压的情形，但如上面利用图67来叙述的第十二实施方式的非易失性半导体存储器件那样，也可以利用电压施加电路15对多个第一字线WL1的电压进行统一控制。用于对多个第一字线WL1的电压进行统一控制的电压施加电路15(参照图67)的电路结构，比用于控制各个第一字线WL1的电位的第一行译码器14的电路结构简单。因此，若采用用于对多个第一字线WL1的电压进行统一控制的电压施加电路，则有助于实现非易失性半导体存储器件的小型化及低成本化。
产业上的可利用性
本发明的非易失性半导体存储器件，有利于提供能够高速工作的非易失性半导体存储器件。

Claims (20)

1.一种非易失性半导体存储器件，其特征在于，具有：
存储单元阵列，以矩阵状排列有多个存储单元，上述存储单元具有选择晶体管和连接至上述选择晶体管上的存储单元晶体管，
多条位线，用于使在同一个列上存在的多个上述选择晶体管的漏极共同连接在一起，
多条第一字线，用于使在同一个行上存在的多个上述存储单元晶体管的栅极电极共同连接在一起，
多条第二字线，用于使在同一个行上存在的多个上述选择晶体管的选择栅极共同连接在一起，
多条源极线，用于使在同一个行上存在的上述多个存储单元晶体管的源极共同连接在一起，
列译码器，连接至上述多条位线上，用于控制上述多条位线的电位，
电压施加电路，连接至上述多条第一字线上，用于控制上述多条第一字线的电位，
第一行译码器，连接至上述多条第二字线上，用于控制上述多条第二字线的电位，
第二行译码器，连接至上述多条源极线上，用于控制上述多条源极线的电位；
上述列译码器由耐电压比上述电压施加电路及上述第二行译码器的耐电压低的电路构成，
上述第一行译码器由耐电压比上述电压施加电路及上述第二行译码器的耐电压低的电路构成。
2.如权利要求1所述的非易失性半导体存储器件，其特征在于，上述存储单元晶体管具有：
浮置栅极，隔着隧道绝缘膜形成在半导体衬底上；
上述栅极电极，隔着绝缘膜形成在上述浮置栅极上；
第一杂质扩散层，形成在上述浮置栅极的一侧的上述半导体衬底内，用于构成上述源极；
第二杂质扩散层，形成在上述浮置栅极的另一侧的上述半导体衬底内。
3.如权利要求1所述的非易失性半导体存储器件，其特征在于，上述存储单元晶体管具有：
上述栅极电极，隔着电荷蓄积层形成在半导体衬底上；
第一杂质扩散层，形成在上述栅极电极的一侧的上述半导体衬底内，用于构成上述源极；
第二杂质扩散层，形成在上述栅极电极的另一侧的上述半导体衬底内。
4.如权利要求3所述的非易失性半导体存储器件，其特征在于，上述电荷蓄积层具有：
第一硅氧化膜，形成在上述半导体衬底上；
硅氮化膜，形成在上述第一硅氧化膜上；
第二硅氧化膜，形成在上述硅氮化膜上。
5.如权利要求1～4中任一项所述的非易失性半导体存储器件，其特征在于，上述电压施加电路是用于分别控制上述多条第一字线的电位的第三行译码器。
6.如权利要求1～4中任一项所述的非易失性半导体存储器件，其特征在于，上述电压施加电路用于统一控制上述多条第一字线的电位。
7.如权利要求1～4中任一项所述的非易失性半导体存储器件，其特征在于，利用上述第一行译码器向1条上述第二字线选择性地施加第一电压，利用上述第二行译码器向1条上述源极线选择性地施加第二电压，利用上述电压施加电路向1条上述第一字线选择性地施加第三电压，利用上述列译码器使1条上述位线选择性地接地，利用上述列译码器向除了上述1条位线之外的其他上述位线施加上述第一电压，以此向被选择的上述存储单元中写入信息。
8.如权利要求1～4中任一项所述的非易失性半导体存储器件，其特征在于，利用上述第一行译码器向1条上述第二字线选择性地施加第一电压，利用上述第一行译码器使除了上述1条第二字线之外的其他上述第二字线接地，利用上述第二行译码器向1条上述源极线选择性地施加第二电压，利用上述电压施加电路向1条上述第一字线选择性地施加第三电压，利用上述列译码器使1条上述位线选择性地接地，以此向被选择的上述存储单元中写入信息。
9.如权利要求1～4中任一项所述的非易失性半导体存储器件，其特征在于，利用上述第一行译码器向1条上述第二字线选择性地施加第一电压，利用上述第二行译码器向1条上述源极线选择性地施加第二电压，利用上述电压施加电路向1条上述第一字线选择性地施加第三电压，利用上述列译码器选择性地使1条上述位线接地，利用上述列译码器向除了上述1条位线之外的其他上述位线施加比上述第一电压高的第四电压，以此向被选择的上述存储单元中写入信息。
10.如权利要求1～4中任一项所述的非易失性半导体存储器件，其特征在于，利用上述电压施加电路向1条上述第一字线选择性地施加逐渐上升的第一电压，并利用上述第二行译码器向1条上述源极线以脉冲状施加第二电压，以此向被选择的上述存储单元中写入信息。
11.如权利要求1～4中任一项所述的非易失性半导体存储器件，其特征在于，
上述多条位线经由第一保护晶体管分别连接至上述列译码器上，
上述多条第二字线经由第二保护晶体管分别连接至上述第一行译码器上，
该非易失性半导体存储器件还具有第一控制电路，该第一控制电路用于控制多个上述第一保护晶体管及多个上述第二保护晶体管。
12.如权利要求11所述的非易失性半导体存储器件，其特征在于，利用上述第一控制电路来控制上述第一保护晶体管，以使上述多条位线与上述列译码器电性断开，利用上述第一控制电路来控制上述第二保护晶体管，以使上述多条第二字线与上述第一行译码器电性断开，利用上述电压施加电路向上述多条第一字线施加电压，以此删除已写入上述存储单元中的信息。
13.如权利要求11所述的非易失性半导体存储器件，其特征在于，
还具有第三行译码器，该第三行译码器连接至上述多条第二字线上，用于控制上述多条第二字线的电位，
上述第三行译码器由耐电压比上述第一行译码器的耐电压高的电路构成。
14.如权利要求13所述的非易失性半导体存储器件，其特征在于，利用上述第一控制电路来控制上述多个第二保护晶体管，以使上述多条第二字线与上述第一行译码器电性断开，利用上述第三行译码器向1条上述第二字线选择性地施加第一电压，利用上述第二行译码器向1条上述源极线选择性地施加第二电压，利用上述电压施加电路向1条上述第一字线选择性地施加第三电压，利用上述列译码器使1条上述位线选择性地接地，以此向被选择的上述存储单元中写入信息。
15.如权利要求11所述的非易失性半导体存储器件，其特征在于，还具有：
旁路晶体管，设置在各个行上的上述第二字线和上述源极线之间；
第二控制电路，用于控制多个上述旁路晶体管。
16.如权利要求15所述的非易失性半导体存储器件，其特征在于，利用上述第一控制电路来控制上述多个第二保护晶体管，以使上述多条第二字线与上述第一行译码器电性断开，利用上述第二控制电路来控制上述多个旁路晶体管，以使各个行上的上述第二字线和上述源极线彼此电连接，利用上述第二行译码器向1条上述源极线及1条上述第二字线选择性地施加第一电压，利用上述电压施加电路向1条上述第一字线选择性地施加比上述第一电压高的第二电压，利用上述列译码器使1条上述位线选择性地接地，以此向被选择的上述存储单元中写入信息。
17.如权利要求11所述的非易失性半导体存储器件，其特征在于，还具有：
旁路晶体管，设置在各个行上的上述第二字线和上述第一字线之间；
第二控制电路，用于控制多个上述旁路晶体管。
18.如权利要求17所述的非易失性半导体存储器件，其特征在于，利用上述第一控制电路来控制上述多个第二保护晶体管，以使上述多条第二字线与上述第一行译码器电性断开，利用上述第二控制电路来控制上述多个旁路晶体管，以使各个行上的上述第一字线和上述第二字线彼此电连接，利用上述第二行译码器向1条上述源极线选择性地施加第一电压，利用上述电压施加电路向1条上述第一字线及1条上述第二字线选择性地施加第二电压，利用上述列译码器使1条上述位线选择性地接地，以此向被选择的上述存储单元中写入信息。
19.如权利要求2～4中任一项所述的非易失性半导体存储器件，其特征在于，
上述第一杂质扩散层由N型杂质扩散层构成，
上述第二杂质扩散层由N型的其他杂质扩散层构成，
在包含了形成有上述第一杂质扩散层的区域的区域中，导入有P型掺杂杂质。
20.如权利要求1～19中任一项所述的非易失性半导体存储器件，其特征在于，利用共同的上述源极线，使位于彼此相邻的行上的多个上述存储单元晶体管的上述源极连接在一起。
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