KR100649817B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판의 NMOS영역 상에 두꺼운 게이트절연막을 사용하는 게이트전극을 형성하고, 상기 게이트전극 양측에 LDD 영역을 형성한 다음, 전체표면 상부에 버퍼 HLD(high temperature low deposition)막을 형성하고, 상기 NMOS영역 상의 LDD영역에 N2를 이온주입시킨 후 스페이서용 절연막인 HLD막과 질화막을 순차적으로 형성함으로써 상기 스페이서용 절연막인 HLD막 형성 시 상기 NMOS영역의 LDD영역에 이온주입된 N2가 외부로 확산되는 것을 방지하고, 후속 열공정에서 외부로 확산되는 N2 이온에 의해 LDD영역의 실리콘층 성분과 게이트절연막의 계면에 형성되는 Si-N결합영역을 증가시켜 핫 캐리어 스트레스에 강한 계면을 만들 수 있고, 그로 인하여 반도체소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.
Description
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 11 : 반도체기판 12a, 13a : 제1게이트절연막패턴
12b, 13b : 제2게이트절연막 패턴 14, 15 : 게이트전극
16, 17 : LDD 영역 18, 21 : 감광막패턴
19a : 버퍼 HLD막 19b, 22 :HLD막 스페이서
23, 24 : 질화막 스페이서 25, 28 : 소오스/드레인영역
26, 27 : 코발트 실리사이드층 29, 30 : Si-N 결합영역
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 CMOS 제조공정에서 NMOS 및 PMOS트랜지스터의 게이트전극을 형성하고, 버퍼 HLD(buffer high temperature low deposition)막을 형성한 다음, NMOS 트랜지스터의 LDD영역에 N2 이온주입공정을 실시하여 상기 LDD영역에 Si-N결합영역의 농도 및 면적을 증가시켜 소자의 동작 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
종래의 듀얼 게이트 전극을 제조하는 방법은 언도프(undoped)된 폴리실리콘층 상부에 마스크(Mask)를 사용하여 듀얼 임플란트(implant)하거나, 인-시튜 도핑(in-situ doping)방법에 의하여 n+ 게이트와 p+ 게이트를 각각 증착하고, 패터닝(patterning)하는 방법이 주로 사용되었다.
그러나, 전자의 방법은 공정이 간편한 편이나 하이 도핑(high doping)이 어렵고, 도판트 프로파일(dopant profile) 특성상 게이트 공핍(depletion)이 일어나기 쉽다.
또한, 후자의 방법은 n+/p+ 다결정실리콘 게이트를 증착해야 하므로 각각의 공정을 셋-업 해야 되는 문제점이 있으며, 또한 각각의 게이트를 증착한 다음, 디파인하고 패터닝해야 되는 복잡성이 있다.
이하, 첨부된 도면을 참고로 하여 종래 기술에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(10)의 NMOS영역(Ⅰ) 및 PMOS영역(Ⅱ) 상에 제1게이트절연막패턴(12a)/게이트전극(14) 및 제2게이트절연막패턴(12b)/게이트전극(14)의 적층 구조를 형성한다. 이때, 상기 NMOS영역(Ⅰ) 상의 제1게이트절연막패턴(12a)은 65 ∼ 75Å 두께의 산화막으로 형성되고, 상기 PMOS영역(Ⅱ) 상의 제2게이트절연막패턴(12b)은 30 ∼ 32Å 두께의 산화막으로 형성된다.
다음, 상기 NMOS영역(Ⅰ) 및 PMOS영역(Ⅱ) 상에 제1게이트절연막패턴(12a)/게이트전극(14) 및 제2게이트절연막패턴(12b)/게이트전극(14)의 적층구조의 양측 반도체기판(10)에 저농도의 불순물을 이온주입하여 LDD영역(16)을 형성한다. (도 1a 참조)
그 다음, 상기 구조 상부에 상기 NMOS영역(Ⅰ)을 노출시키는 감광막패턴(18)을 형성한다.
다음, 상기 감광막패턴(18)을 이온주입 마스크로 사용하여 상기 NMOS영역(Ⅰ)의 LDD영역(16)에 N2를 이온주입한다. (도 1b 참조)
그 다음, 상기 감광막패턴(18)을 제거한다.
다음, 전체표면 상부에 HLD막(도시 안됨)과 질화막(도시 안됨)을 순차적으로 형성한 다음, 전면식각공정을 실시하여 NMOS영역(Ⅰ) 및 PMOS영역(Ⅱ) 상에 제1게이트절연막패턴(12a)/게이트전극(14) 및 제2게이트절연막패턴(12b)/게이트전극(14)의 적층구조의 측벽에 HLD막패턴(22)과 질화막 스페이서(24)를 형성한다. 이때, 상기 HLD막은 100 ∼ 200Å 두께로 형성하고, 상기 질화막은 400 ∼ 600Å 두께로 형성한다.
상기 HLD막은 고온에서 형성되기 때문에 전 공정에서 이온주입된 N2 이온을 외부로 확산시켜 LDD영역(16)과 제1게이트절연막패턴(12a)의 계면에 형성되는 Si-N 결합영역은 농도가 낮고 면적도 게이트전극과 드레인영역이 겹쳐지는 부분에 한하여 형성된다.
그 후, 상기 질화막 스페이서(24)의 양측 반도체기판(10)에 고농도의 불순물을 이온주입하여 소오스/드레인영역(28)을 형성한다.
그 다음, 상기 게이트전극(14)의 상부 및 소오스/드레인영역(28)의 상부에 코발트 실리사이드층(26)을 형성한다. (도 1c 참조)
상기와 같이 종래기술에 따른 듀얼 게이트 전극 제조방법은, NMOS 및 PMOS의 게이트전극을 형성하고, NMOS 및 PMOS의 게이트전극 양측에 LDD영역을 형성한 다음, 상기 NMOS의 LDD영역에 N2 이온주입공정을 실시하고 게이트전극의 측벽에 HLD막 및 질화막으로 스페이서를 형성하는 방법으로서 상기 HLD막의 형성 공정 시 상기 LDD영역에 이온주입된 N2 가 외부로 확산되어 게이트전극 하부의 LDD영역과 게이트절연막패턴의 계면에 형성되는 Si-N 결합영역의 농도가 낮게 되고, 면적도 감소하여 핫 캐리어 특성을 개선시키기 어려운 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 반도체기판의 NMOS영역 및 PMOS영역에 게이트전극을 형성하고, LDD영역을 형성한 다음, 전체표면 상부에 소정 두께의 버퍼 HLD막을 형성한 후 상기 NMOS영역의 게이트전극 양측 반도체기판에 N2 이온주입공정을 실시함으로써 후속 HLD막 형성 시 상기 LDD영역에 이 온주입된 N2가 외부로 확산되는 것을 방지하여 NMOS영역의 LDD영역과 게이트절연막 패턴 간에 형성되는 Si-N결합영역의 면적 및 농도를 증가시켜 핫 캐리어 특성을 향상시키고 그에 따른 반도체소자의 동작특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판의 NMOS 영역과 PMOS 영역 상에 각각 두께가 서로 다른 게이트절연막패턴과 게이트전극의 적층구조를 형성하되, 상기 NMOS영역의 게이트절연막패턴의 두께가 더 두껍게 형성되는 공정과,
상기 적층구조의 양측 반도체기판에 저농도의 불순물을 이온주입하여 LDD 영역을 형성하는 공정과,
전체표면 상부에 버퍼 HLD막을 형성하는 공정과,
상기 NMOS영역의 LDD영역에 N2를 이온주입하는 공정과,
전체표면 상부에 HLD막과 질화막을 순차적으로 형성하여 상기 NMOS영역의 LDD영역과 게이트절연막패턴의 계면에 Si-N결합영역을 형성하는 공정과,
상기 질화막과 HLD막 및 버퍼 HLD막을 전면식각하여 상기 적층구조의 측벽에 질화막 스페이서와 HLD막 스페이서를 형성하는 공정과,
상기 질화막 스페이서의 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정과,
상기 게이트전극 상부 및 소오스/드레인영역의 상부에 금속 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 NMOS영역(Ⅰ) 및 PMOS영역(Ⅱ) 상에 제1게이트절연막패턴(13a)/게이트전극(15) 및 제2게이트절연막패턴(13b)/게이트전극(15)의 적층구조를 형성한다. 이때, 상기 NMOS영역(Ⅰ) 상의 제1게이트절연막패턴(13a)은 65 ∼ 75Å 두께의 산화막으로 형성되고, 상기 PMOS영역(Ⅱ) 상의 제2게이트절연막패턴(13b)은 30 ∼ 32Å 두께의 산화막으로 형성된다.
다음, 상기 NMOS영역(Ⅰ) 및 PMOS영역(Ⅱ) 상에 제1게이트절연막패턴(13a)/게이트전극(15) 및 제2게이트절연막패턴(13b)/게이트전극(15)의 적층구조의 양측 반도체기판(11)에 저농도의 불순물을 이온주입하여 LDD영역(17)을 형성한다. (도 2a 참조)
그 다음, 전체표면 상부에 버퍼 HLD막(19a)을 형성한다. 상기 버퍼 HLD막(19a)은 30 ∼ 70Å 두께로 형성한다.
다음, 상기 버퍼 HLD막(19a) 상부에 상기 NMOS영역(Ⅰ)을 노출시키는 감광막패턴(21)을 형성한다.
그 다음, 상기 감광막패턴(21)을 이온주입 마스크로 상기 NMOS영역(Ⅰ)의 LDD영역(17)에 N2를 이온주입한다. 이때, 상기 이온주입공정은 30 keV의 이온주입에너지와 5E14의 도즈랑을 사용하여 실시한다. 한편, 상기 이온주입공정을 실시할 때 틸트(tilt)를 주어 실시하면 후속공정에서 Si-N결합영역의 면적을 증가시킬 수 있다. (도 2b 참조)
다음, 상기 감광막패턴(21)을 제거한다.
그 다음, 전체표면 상부에 HLD막(도시 안됨)과 질화막(도시 안됨)을 순차적으로 증착한다. 이때, 상기 HLD막은 100 ∼ 150Å 두께로 형성하고, 상기 질화막은 450 ∼ 550Å 두께로 형성하되, 상기 HLD막은 상기 버퍼 HLD막(19a)과 같은 종류이기 때문에 단일 박막으로 형성된다.
여기서, 전 공정에서 버퍼 HLD막(19a)을 형성했기 때문에 상기 HLD막 형성 시 N2이온이 외부로 확산되는 것을 방지할 수 있으며, 상기 HLD막 형성 시 NMOS영역(Ⅰ)의 LDD영역(17) 하부의 실리콘과 제1게이트절연막패턴(13a)의 경계면에 Si-N결합영역(29)이 형성된다. 상기 Si-N결합영역(29)의 면적은 종래기술에 비하여 50 ∼ 100% 증가했다.
다음, 상기 질화막과 HLD막을 전면식각하여 상기 NMOS영역(Ⅰ) 및 PMOS영역(Ⅱ) 상의 게이트전극(15) 및 제1, 제2게이트절연막패턴(13a, 13b)의 측벽에 HLD막 스페이서(19b)와 질화막 스페이서(23)를 형성한다. 상기 전면식각공정 시 상기 게이트전극(15)이 노출된다.
그 다음, 상기 질화막 스페이서(23)의 양측 반도체기판(11)에 고농도의 불순 물을 이온주입하여 소오스/드레인영역(25)을 형성한다. (도 2c 참조)
다음, 상기 게이트전극(15)의 상부 및 소오스/드레인영역(25)의 상부에 코발트 실리사이드층(27)을 형성한다. (도 2d 참조)
이상에서 설명한 바와 같이 본 발명에 따른 듀얼 게이트 제조방법은, 반도체기판의 NMOS영역 상에 두꺼운 게이트절연막을 사용하는 게이트전극을 형성하고, 상기 게이트전극 양측에 LDD 영역을 형성한 다음, 전체표면 상부에 버퍼 HLD막을 형성하고, 상기 NMOS영역 상의 LDD영역에 N2를 이온주입시킨 후 스페이서용 절연막인 HLD막과 질화막을 순차적으로 형성함으로써 상기 스페이서용 절연막인 HLD막 형성 시 상기 NMOS영역의 LDD영역에 이온주입된 N2가 외부로 확산되는 것을 방지하고, 후속 열공정에서 외부로 확산되는 N2 이온에 의해 LDD영역의 실리콘층 성분과 게이트절연막의 계면에 형성되는 Si-N결합영역을 증가시켜 핫 캐리어 스트레스에 강한 계면을 만들 수 있고, 그로 인하여 반도체소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (5)
- 반도체기판의 NMOS 영역과 PMOS 영역 상에 각각 두께가 서로 다른 게이트절연막패턴과 게이트전극의 적층구조를 형성하되, 상기 NMOS영역의 게이트절연막패턴의 두께가 더 두껍게 형성되는 공정과,상기 적층구조의 양측 반도체기판에 저농도의 불순물을 이온주입하여 LDD 영역을 형성하는 공정과,전체표면 상부에 버퍼 HLD막을 형성하는 공정과,상기 NMOS영역의 LDD영역에 N2를 이온주입하는 공정과,전체표면 상부에 HLD막과 질화막을 순차적으로 형성하여 상기 NMOS영역의 LDD영역과 게이트절연막패턴의 계면에 Si-N결합영역을 형성하는 공정과,상기 질화막과 HLD막 및 버퍼 HLD막을 전면식각하여 상기 적층구조의 측벽에 질화막 스페이서와 HLD막 스페이서를 형성하는 공정과,상기 질화막 스페이서의 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정과,상기 게이트전극 상부 및 소오스/드레인영역의 상부에 금속 실리사이드층을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 버퍼 HLD막은 30 ∼ 70Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 HLD막은 100 ∼ 150Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 질화막은 450 ∼ 550 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 N2를 이온주입하는 공정은 틸트를 주어 실시하여 후속 공정으로 형성되는 Si-N 결합영역의 면적을 증가시키는 것을 특징으로 하는 반도체소자의 제조방법.
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