KR100479886B1 - 넌 살리사이드 트랜지스터 제조 방법 - Google Patents

넌 살리사이드 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 살리사이드의 형성을 위한 마스크 공정의 추가 없이 간단한 공정을 통해 넌 살리사이드 트랜지스터를 제조할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 별도의 마스크 공정을 수행하여 살리사이드가 형성되지 않아야 할 영역에 블로킹 막을 형성하고 이를 통해 살리사이드를 선택적으로 형성하는 종래 방법과는 달리, BN+ 정션 공정을 갖는 메모리 소자와 살리사이드 공정을 사용하는 로직 회로 소자가 혼합된 복합 소자에서 넌 살리사이드 영역의 정션을 메모리 셀 영역 내에서 사용하는 BN+ 확산층으로 구성함으로써, 살리사이드의 선택적 형성을 위한 추가적인 마스크 공정을 필요로 하지 않기 때문에 넌 살리사이드 트랜지스터의 제조 공정 간소화 및 제조 원가의 절감을 도모할 수 있을 뿐만 아니라 제품의 공정 신뢰도 및 생산 수율을 증진시킬 수 있는 것이다.

Description

넌 살리사이드 트랜지스터 제조 방법{NON-SALICIDE TRANSISTOR FABRICATION METHOD}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 메모리 소자와 로직 회로 소자가 혼합된 넌 살리사이드(non-salicide) NMOS 트랜지스터를 제조하는데 적합한 방법에 관한 것이다.
일반적으로, 0.25㎛급 이하의 로직 코어 영역의 트랜지스터는 살리사이드 공정을 적용하고 있으나, ESD용 보호회로가 필요한 입출력 단자 영역에서는 넌 살리사이드 공정을 필요로 하는 경우가 많다. 이 경우에 있어서, 넌 살리사이드 영역은 소오스/드레인 콘택과 게이트 사이의 확산층에만 형성되도록 하고, 나머지 확산층 영역(콘택 영역)과 게이트 전극 위에는 저항(확산층 영역에서의 접촉 저항과 게이트에서의 시트 저항)을 낮추기 위하여 살리사이드를 형성하는 것이 일반적이다.
또한, 플랫셀 타입의 마스크 롬이나 EEPROM 계열의 비휘발성 소자들 중에는 게이트 형성 공정 이전에 메모리 셀 영역에서의 소오스/드레인 층으로 BN+(Buried N+) 확산층을 사용하는 기법들이 많다. 또한, 메모리와 로직 공정을 한 개의 칩 내에 구현하는 SOC화 추세에서는 이러한 비휘발성 소자들이 살리사이드 공정을 기본으로 하는 로직 공정의 토대 위에 구현되고 있는 실정이다.
도 2a 내지 2c는 종래 방법에 따라 메모리 셀 영역에서의 소오스/드레인 층으로 BN+ 확산층을 형성하는 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 증착 공정을 수행하여 실리콘 기판(202) 상에 희생 산화막(204)을 증착하고, 포토리소그라피 공정을 통해 희생 산화막(204) 상에 임의의 패턴을 갖는 포토레지스트막(206)을 형성하며, 이와 같이 형성된 포토레지스트막(206)을 이용하는 이온 주입 공정을 수행하여 실리콘 기판(202) 내의 소정 영역에 BN+ 이온을 주입한다.
다음에, 포토레지스트막(206)을 제거한 후 산화 공정을 통해 BN+ 이온을 확산시켜 BN+ 확산층(208)을 형성하는데, 이때 BN+ 이온이 주입된 희생 산화막(204)의 영역에는, 일 예로서 도 2b에 도시된 바와 같이, 후막의 BN 산화막(210)이 형성된다.
통상적으로, 산화 공정의 조건에 따라 달라질 수 있지만, BN+ 이온이 주입된 영역에는 BN+ 이온이 주입되지 않은 영역에 비해 대략 4-7배정도 두꺼운 산화막을 형성할 수 있다. 이와 같이 형성된 BN 산화막(210)은 BN 정션과 게이트 전극 간의 기생 정전 용량을 감소시키고, 게이트 패터닝 공정 시에 얼라인 키 형성에 사용되는데, 이러한 BN 산화막(210)의 두께는 통상 400 - 800Å 정도이다.
이어서, 일 예로서 2c에 도시된 바와 같이, 증착 공정을 통해 게이트 산화막을 형성한 후 그 위에 게이트 전극으로 사용될 게이트 폴리 실리콘(212)을 증착한다. 그 이후의 공정을 일반적인 MOS 트랜지스터를 제조하는 공정과 동일하므로 여기에서의 상세한 설명은 생략한다.
도 3a 내지 3d는 종래 방법에 따라 살리사이드 공정을 사용하는 기술에서 넌 살리사이드 트랜지스터를 제조하는 일반적인 과정을 도시한 공정 순서도이다.
도 3a를 참조하면, 증착 공정, 패터닝 공정(포토리소그라피 공정, 식각 공정, 스트립 공정 등)을 수행하여 게이트 산화막(304)이 형성된 실리콘 기판(302) 상에 임의의 패턴을 갖는 게이트 폴리 실리콘(306)을 형성한다.
다음에, 일 예로서 도 3b에 도시된 바와 같이, 게이트 산화막(304)과 게이트 폴리 실리콘(306)의 노출된 측벽 부분에 질화막 등으로 이루어진 측벽 스페이서(308)를 형성하고, 이온 주입 공정을 수행하여 소오스/드레인 영역에 이온을 주입한 후 열확산 공정을 수행함으로써, 소오스/드레인 정션 확산층(310)을 형성한다.
이어서, 증착 공정을 수행하여 살리사이드 블로킹 물질을 증착하고, 포토리소그라피 공정, 식각 공정, 스트립 공정 등을 수행하여 살리사이드 블로킹 블록의 일부를 선택적으로 제거함으로써, 일 예로서 도 3c에 도시된 바와 같이, 살리사이드가 형성되지 않아야 할 영역에 블로킹막(312)을 형성한다.
마지막으로, 살리사이드 공정, 즉 금속 증착 공정, 열처리(어닐링)를 통한 살리사이드화 공정, 식각 공정 등을 순차적으로 수행함으로써, 일 예로서 도 3d에 도시된 바와 같이, 게이트 폴리 실리콘(306)의 상부와 블로킹막(312)이 형성되지 않은 소오스/드레인 정션 확산층(310)의 상부에 선택적으로 살리사이드(314a, 314b)를 형성한다.
그러나, 상술한 바와 같은 종래 방법은, 살리사이드가 형성되지 않아야 할 영역을 규정하기 위하여, 즉 블로킹막을 형성하기 위하여 증착 공정, 포토리소그라피 공정, 식각 공정 등(일명, 마스크 공정)을 추가적으로 필요로 하기 때문에 그 제조 공정이 복잡하게 될 뿐만 아니라 그로 인해 제조 원가가 상승하게 되는 문제를 갖는다.
더욱이, 종래 방법은 블로킹막의 형성을 위한 식각 공정에 의해 이전에 진행된 아이솔레이션 패턴 및 트랜지스터의 측벽 스페이서 프로파일이 악영향을 받게 됨으로써 공정 신뢰도 및 생산 수율이 저하되는 근본적인 문제점을 갖는다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 살리사이드의 형성을 위한 마스크 공정의 추가 없이 간단한 공정을 통해 넌 살리사이드 트랜지스터를 제조할 수 있는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 메모리 소자와 로직 회로 소자가 혼합된 복합 소자에서 넌 살리사이드 트랜지스터를 제조하는 방법에 있어서, 기판 상의 소정 부분에 BN+ 확산층과 BN 산화막을 선택적으로 순차 형성하는 과정; 상기 기판의 소정 부분에 임의의 패턴을 갖는 게이트 산화막과 게이트 전극을 형성하는 과정; 상기 게이트 산화막과 게이트 전극의 노출된 측벽에 스페이서를 형성하는 과정; 상기 기판의 노출된 영역에 이온을 주입하여 소오스/드레인 확산층을 형성하는 과정; 및 상기 기판에 살리사이드 물질을 증착한 후 열처리 공정을 수행함으로써, 상기 게이트 전극의 상부와 상기 소오스/드레인 영역의 노출된 상부에만 선택적으로 실리사이드를 형성하는 과정으로 이루어진 넌 살리사이드 트랜지스터 제조 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 별도의 마스크 공정을 수행하여 살리사이드가 형성되지 않아야 할 영역에 블로킹 막을 형성하고 이를 통해 살리사이드를 선택적으로 형성하는 종래 방법과는 달리, BN+ 정션 공정을 갖는 메모리 소자와 살리사이드 공정을 사용하는 로직 회로 소자가 혼합된 복합 소자에서 넌 살리사이드 영역의 정션을 메모리 셀 영역 내에서 사용하는 BN+ 확산층으로 구성함으로써, 살리사이드의 선택적 형성을 위한 추가적인 마스크 공정을 필요로 하지 않는다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 1a 내지 1d는 본 발명의 바람직한 실시 예에 따라 넌 살리사이드 트랜지스터를 제조하는 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 실리콘 기판(102) 상에 희생 산화막을 증착하고, 포토리소그라피 공정을 통해 형성된 포토레지스트막을 이용하는 이온 주입 공정을 통해 BN+ 이온을 주입하며, 포토레지스트막을 제거한 후 산화 공정을 통해 BN+ 이온을 확산시킴으로써, BN+ 확산층(104)과 BN 산화막(106)을 형성한다. 이때, BN 산화막(106)은 게이트 식각 공정 및 측벽 스페이서 공정 등에서의 손실량을 감안하여 500Å 이상이 되도록 형성하는 것이 바람직하다.
다음에, 전면에 게이트 전극 물질(폴리 실리콘)을 증착한 후 패터닝 공정(포토리소그라피 공정, 식각 공정, 스트립 공정 등)을 수행하여 게이트 전극 물질과 희생 산화막을 선택적으로 제거함으로써, 일 예로서 도 1b에 도시된 바와 같이, 게이트 산화막(108)과 게이트 전극(110)을 형성한다.
이어서, 일 예로서 도 1c에 도시된 바와 같이, 게이트 산화막(108)과 게이트 전극(110)의 노출된 측벽 부분에 질화막 등으로 된 측벽 스페이서(112)를 형성하고, 이온 주입 공정을 수행하여 소오스/드레인 영역에 이온을 주입한 후 열확산 공정을 수행함으로써, BN 산화막(106) 이외의 영역에 소오스/드레인 확산층(114)을 선택적으로 형성한다.
마지막으로, 증착 공정을 통해 전면에 살리사이드 물질을 증착하고, 살리사이드화를 위한 열처리(어닐링) 공정을 수행함으로써 실리콘이 노출된 게이트 전극(110)의 상부와 소오스/드레인 확산층(114)의 상부에만 선택적으로 실리사이드(116a, 116b)를 형성한다. 즉, BN 산화막(106)이 살리사이드 블로킹 물질로 작용하기 때문에 BN 산화막(106)의 상부에는 살리사이드가 형성되지 않는다.
여기에서, 넌 살리사이드 트랜지스터의 소오스/드레인 정션은 소오스/드레인 확산층(114)과 BN+ 확산층(104)의 연결에 의해 완성되기 때문에 정션 콘택과 채널 영역 사이에 고 저항의 확산층을 필요로 하는 ESD 보호 회로의 동작 특성에 전혀 무리를 주지 않게 된다.
이상 설명한 바와 같이 본 발명에 따르면, 별도의 마스크 공정을 수행하여 살리사이드가 형성되지 않아야 할 영역에 블로킹 막을 형성하고 이를 통해 살리사이드를 선택적으로 형성하는 전술한 종래 방법과는 달리, BN+ 정션 공정을 갖는 메모리 소자와 살리사이드 공정을 사용하는 로직 회로 소자가 혼합된 복합 소자에서 넌 살리사이드 영역의 정션을 메모리 셀 영역 내에서 사용하는 BN+ 확산층으로 구성함으로써, 살리사이드의 선택적 형성을 위한 추가적인 마스크 공정을 필요로 하지 않기 때문에 넌 살리사이드 트랜지스터의 제조 공정 간소화 및 제조 원가의 절감을 도모할 수 있다.
또한, 본 발명은, 종래 방법에서와 같이, 이전 공정에서 진행된 아이솔레이션 패턴 및 트랜지스터의 측벽 스페이서 프로파일에 악영향을 미치는 블로킹막 형성용 식각 공정을 수행하지 않기 때문에, 제품의 공정 신뢰도 및 생산 수율을 증진시킬 수 있다.
도 1a 내지 1d는 본 발명의 바람직한 실시 예에 따라 넌 살리사이드 트랜지스터를 제조하는 과정을 도시한 공정 순서도,
도 2a 내지 2c는 종래 방법에 따라 메모리 셀 영역에서의 소오스/드레인 층으로 BN+ 확산층을 형성하는 과정을 도시한 공정 순서도
도 3a 내지 3d는 종래 방법에 따라 살리사이드 공정을 사용하는 기술에서 넌 살리사이드 트랜지스터를 제조하는 일반적인 과정을 도시한 공정 순서도.
<도면의 주요부분에 대한 부호의 설명>
102 : 실리콘 기판 104 : BN+ 확산층
106 : BN 산화막 108 : 게이트 산화막
110 : 게이트 전극 112 : 측벽 스페이서
114 : 소오스/드레인 확산층 116a, 116b : 실리사이드

Claims (3)

  1. 메모리 소자와 로직 회로 소자가 혼합된 복합 소자에서 넌 살리사이드 트랜지스터를 제조하는 방법에 있어서,
    기판 상의 소정 부분에 BN+ 확산층과 BN 산화막을 선택적으로 순차 형성하는 과정;
    상기 기판의 소정 부분에 임의의 패턴을 갖는 게이트 산화막과 게이트 전극을 형성하는 과정;
    상기 게이트 산화막과 게이트 전극의 노출된 측벽에 스페이서를 형성하는 과정;
    상기 기판의 노출된 영역에 이온을 주입하여 소오스/드레인 확산층을 형성하는 과정; 및
    상기 기판에 살리사이드 물질을 증착한 후 열처리 공정을 수행함으로써, 상기 게이트 전극의 상부와 상기 소오스/드레인 영역의 노출된 상부에만 선택적으로 실리사이드를 형성하는 과정으로 이루어진 넌 살리사이드 트랜지스터 제조 방법.
  2. 제 1 항에 있어서, 상기 넌 살리사이드 트랜지스터의 소오스/드레인 정션은, 상기 소오스/드레인 확산층과 BN 확산층의 연결에 의해 완성되는 것을 특징으로 하는 넌 살리사이드 트랜지스터 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 BN 산화막은, 상기 살리사이드의 형성 억제를 위한 블로킹 물질로서 작용하는 것을 특징으로 하는 넌 살리사이드 트랜지스터 제조 방법.
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