KR19990053545A - 플래쉬 셀의 격리막 형성방법 - Google Patents

Abstract

본 발명은 반도체장치인 플래쉬 셀의 격리막 형성방법에 관한 것으로서 메모리셀의 불순물매몰영역(BN)공정에서 BN에 대한 산화시 만들어지는 산화막의 두께가 두꺼워짐에 따라 인크로치먼트(encroachment) 현상이 발생하여 셀의 전기적 특성을 저해하므로 산화막성장시 인크로치먼트의 발생을 최소화시키는 방법에 관한 것이다.

이를 위하여 본 발명에 따른 본 발명에 따른 플래쉬 셀의 인크로치먼트 감소방법은 반도체기판 표면에 게이트산화막을 형성하는 단계와, 게이트산화막 위에 폴리실리콘층을 형성하는 단계와, 폴리실리콘층 위에 제 1 질화막을 형성하는 단계와, 제 1 질화막의 소정 부위를 제거하여 폴리실리콘층의 일부 표면을 노출시키는 단계와, 잔류한 제 1 질화막의 측면에 제 2 질화막으로 이루어진 측벽을 형성하는 단계와, 기판의 전면에 이온주입을 고농도로 실시하여 고농도불순물매몰층을 형성하는 단계와, 노출된 폴리실리콘층을 통한 산화공정을 실시하여 폴리실리콘층의 소정부위와 기판의 소정 부위에 격리산화막을 두껍게 형성하고 동시에 격리산화막과 인접하는 격리산화막 하단에 고농도의 불순물 영역을 형성하는 단계와, 제 1 질화막과 측벽을 제거하는 단계로 이루어진 공정을 구비한다.

Description

플래쉬 셀의 격리막 형성방법

본 발명은 반도체장치인 플래쉬 셀의 격리막 형성방법에 관한 것으로서 특히, 메모리셀의 불순물매몰영역(BN)공정에서 BN에 대한 산화시 만들어지는 산화막의 두께가 두꺼워짐에 따라 인크로치먼트(encroachment) 현상이 발생하여 셀의 전기적 특성을 저해하므로 산화막성장시 인크로치먼트의 발생을 최소화시키는 방법에 관한 것이다.

분리형 이이프롬의 채널과 소스/드레인 졍션은 BN+ 졍션으로 형성되며, 그 채널은 부유게이트와 제어게이트가 중첩된 채널과, 제어게이트만으로 이루어진 채널이 연결되어 구성된다. 셀에서의 프로그래밍은 제어게이트와 드레인 졍션에 각각 12 V, 7 V 정도의 높은 전압을 인가하여 채널의 드레인단에서 생성된 채널고온전자(channel hot electron)가 부유게이트에 주입되도록 한다.

도 1a 와 도 1b 는 종래 기술에 따른 반도체장치의 플래쉬 셀의 제조방법중 일부를 도시한 공정단면도이다.

도 1a에 있어서, 반도체 기판(1) 위에 게이트산화막(2)과 그위에 게이트(3) 그리고 그 위에 캡핑용절연막인 제 1 질화막(4)이 차례로 형성되어 패터닝되어 있으며 게이트산화막(2)/게이트(3)/제 1 질화막(4)의 측면에 제 2 질화막(5)이 형성되어 있고 다시 그 제 2 질화막(5)의 측면에 측벽(6)이 형성되어 있다. 그리고 그외의 기판(1)표면은 노출되어 있다. 이때 노출된 기판표면은 이후 BN 산화막이 형성될 부위이다.

그리고 BN 영역을 형성하기 위하여 고농도로 불순물이온주입을 기판(1)의 전면에 실시하여 고농도불순물매몰층을 기판내부에 형성한다.

도 1b에 있어서, BN 영역을 형성하기 위하여 고농도불순물매몰층을 산화시킨다. 이때 불순물매몰층의 상부는 이온주입시 포러스(porous)해져서 산화가 잘일어나며 따라서 빵같이 부풀어오르며 BN산화막(7)을 형성하고 따라서 게이트산화막(2)의 아래 부분으로 잠식해들어가는 인크로치먼트 현상이 일어나서 소자의 전기적 특성을 악화시킨다. 또한 이러한 BN산화막(7) 아래에는 불순물 이온들의 충분한 확산이 일어나 고농도 불순물로 이루어진 BN영역(8)을 형성한다.

이후 제 1 질화막(4)을 제거한 후 이후 공정을 진행한다.

상술한 바와 같이 종래의 기술에 있어서 BN산화막은 그 형성두께가 두꺼울수록 유리하지만 그럴수록 게이트와 게이트산화막 아래부분으로 산화막이 침투되는 비율이 높아지므로 소자의 전기적 특성이 열악해져서 셀의 프로그램동작의 효율이 떨어지고 또한 읽기동작시 문턱전압의 변화원인이 되는 문제점이 있다.

따라서, 상기의 문제점을 해결하기 위하여 본 발명은 기판의 실리콘 대신 폴리실리콘층을 직접 산화시켜 BN 산화막을 형성하므로서 BN영역 형성시 인크로치먼트의 발생을 억제시키는 방법을 제공한다.

상기 목적을 달성하기 위한 본 발명에 따른 플래쉬 셀의 인크로치먼트 감소방법은 반도체기판 표면에 게이트산화막을 형성하는 단계와, 게이트산화막 위에 폴리실리콘층을 형성하는 단계와, 폴리실리콘층 위에 제 1 질화막을 형성하는 단계와, 제 1 질화막의 소정 부위를 제거하여 폴리실리콘층의 일부 표면을 노출시키는 단계와, 잔류한 제 1 질화막의 측면에 제 2 질화막으로 이루어진 측벽을 형성하는 단계와, 기판의 전면에 이온주입을 고농도로 실시하여 고농도불순물매몰층을 형성하는 단계와, 노출된 폴리실리콘층을 통한 산화공정을 실시하여 폴리실리콘층의 소정부위와 기판의 소정 부위에 격리산화막을 두껍게 형성하고 동시에 격리산화막과 인접하는 격리산화막 하단에 고농도의 불순물 영역을 형성하는 단계와, 제 1 질화막과 측벽을 제거하는 단계로 이루어진 공정을 구비한다.

도 1a 와 도 1b 는 종래 기술에 따른 반도체장치의 플래쉬 셀의 격리막 형성방법을 도시한 공정단면도

도 2a 내지 도 2c 는 본 발명에 따른 반도체장치의 플래쉬 셀의 격리막 형성방법을 도시한 공정단면도

본 발명은 메모리셀의 불순물매몰영역(BN)공정에서 BN에 대한 산화시 만들어지는 산화막의 두께가 두꺼워짐에 따라 인크로치먼트 현상이 발생하여 셀의 전기적 특성을 저해하므로 산화막성장시 인크로치먼트의 발생을 최소화시킨다.

도 2a 내지 도 2c 는 본 발명에 따른 반도체장치의 플래쉬 셀의 제조방법중 일부를 도시한 공정단면도이다.

도 2a에 있어서, 실리콘기판(21) 표면을 열산화시켜 게이트산화막(22)을 300 옹스트롱의 두께로 성장시켜 형성한 후 그 위에 폴리실리콘층(23)을 500 옹스트롱의 두께로 증착하여 형성한 다음 다시 그 위에 캡핑용절연막으로 제 1 질화막(24)을 1000 옹스트롱의 두께로 증착하여 형성한다.

그리고 포토레지스트를 제 1 질화막(24)의 표면에 도포한 다음 사진공정을 실시하여 BN 영역을 형성하기 위한 부위를 개방시키기 위한 포토레지스트패턴(25)을 형성한다.

도 2b에 있어서, 포토레지스트패턴(25)을 마스크로 이용한 비등방성식각을 실시하여 포토레지스트패턴으로 보호되지 아니하는 부위의 제 1 절연막(24)을 제거하여 폴리실리콘층(23)의 소정부위를 노출시킨다.

그리고 기판의 전면에 제 2 질화막(26)을 증착한 다음 에치백을 실시하여 잔류한 제 1 질화막(24)의 측면에 잔류한 제 2 질화막(26)으로 이루어진 측벽(26)을 형성한다. 이때 형성된 측벽(26)은 BN영역을 형성하기 위한 이온주입시 잔류한 제 1 질화막(24)과 함께 이온주입마스크 역할을 하여 BN 영역을 자동으로 정렬시킨다.

그다음 기판(21)의 전면에 이온주입을 고농도로 실시하여 BN 영역을 형성하기 위한 고농도불순물매몰층(27)을 형성한다. 이때 이온주입 에너지는 폴리실리콘층(23)과 게이트산화막(22)을 통과하여 기판(21)내부에 형성될 수 있도록 충분한 에너지를 가지며, 이러한 불순물이온들이 폴리실리콘층(23)을 통과할때 폴리실리콘층(23)이 포러스한 구조를 갖게 만들므로 이후 산화공정에서 산소가 폴리실리콘층(23) 및 기판(21) 내부로 용이하게 침투할 수 있도록 하고, 이온주입시 폴리실리콘층(23)이 완충막 역할을 하므로 Rp 값의 조절을 용이하게 하며, 또한 폴리실리콘의 산화속도가 빠르므로 산화공정에 소요되는 공정시간을 단축할 수 있다.

도 2c에 있어서, 개방된 폴리실리콘층(23)을 통한 BN 산화공정을 실시하여 폴리실리콘층(230의 소정부위(28)와 기판(21)의 소정 부위(29)에 격리산화막(28, 29)을 두껍게 형성하며 동시에 격리산화막(28, 29)과 인접하는 하단에 고농도의 불순물 영역인 BN 영역(30)을 형성한다. 이러한 BN 영역은 공통 소스/드레인 영역이 된다. 이때 격리산화막의 형성시 아직 게이트패터닝되지 않은 폴리실리콘층(23)과 제 1 질화막(24)과 측벽(26)이 위에서 아래로 누르는 작용을 하고 있으므로 인크로치먼트의 발생을 억제한다.

그리고 잔류한 제 1 질화막(24)과 측벽(26)을 제거한 다음 잔여 공정을 실시하여 게이트 등을 형성하여 플래쉬 셀 소자를 형성한다.

따라서 본 발명은 BN 형성용 이온주입시 완충막을 이용하여 실시하므로 이온주입시 Rp(range of projection)값의 조절이 용이하며, 폴리실리콘층도 역시 이온주입되므로 빠른 산화속도를 갖게되어 열공정 시간을 단축할 수 있으므로 BN 영역에서의 불순물 이온들의 측면방향으로의 확산을 줄일 수 있고, 폴리실리콘층과 제 1 질화막 그리고 제 2 질화막이 위에서 누르고 있으므로 인크로치먼트의 발생을 최소화할 수 있고, 단순화된 공정을 제공하며, 또한 충분한 두께의 격리산화막의 형성이 가능하므로 이후 공정에서 게이트 등을 형성하기 위한 식각공정에서 격리산화막의 손실을 충분히 소화할 수 있는 장점이 있다.

Claims (3)

1. 반도체기판 표면에 게이트산화막을 형성하는 단계와,

   상기 게이트산화막 위에 폴리실리콘층을 형성하는 단계와,

   상기 폴리실리콘층 위에 제 1 질화막을 형성하는 단계와,

   상기 제 1 질화막의 소정 부위를 제거하여 상기 폴리실리콘층의 일부 표면을 노출시키는 단계와,

   잔류한 상기 제 1 질화막의 측면에 제 2 질화막으로 이루어진 측벽을 형성하는 단계와,

   상기 기판의 전면에 이온주입을 고농도로 실시하여 고농도불순물매몰층을 형성하는 단계와,

   노출된 상기 폴리실리콘층을 통한 산화공정을 실시하여 상기 폴리실리콘층의 소정부위와 상기 기판의 소정 부위에 격리산화막을 두껍게 형성하고 동시에 상기 격리산화막과 인접하는 상기 격리산화막 하단에 고농도의 불순물 영역을 형성하는 단계와,

   상기 제 1 질화막과 측벽을 제거하는 단계로 이루어진 플래쉬 셀의 격리막 형성방법.
2. 청구항 1에 있어서 상기 불순물매몰층 형성용 이온주입 에너지는 상기 폴리실리콘층과 상기 게이트산화막을 통과하여 상기 기판내부에 형성될 수 있도록 하는 것이 특징인 플래쉬 셀의 격리막 형성방법.
3. 청구항 1에 있어서 상기 반도체 기판은 실리콘 기판을 사용하는 것이 특징인 플래쉬 셀의 격리막 형성방법.