KR19990020383A - 플래쉬 이이피롬 셀 제조 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 이이피롬 셀 제조 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
종래의 플래쉬 이이피롬 셀을 제조하기 위한 복잡한 공정 및 넓게 형성된 필드 산화막으로 인해 칩 사이즈가 커지는 등 여러 가지 문제를 해결하려 함.
3. 발명의 해결 방법의 요지
반도체 기판상에 터널 산화막, 폴리실리콘층, 산화막 및 질화막을 순차적으로 형성하고, 필드 영역이 개방된 플로팅 게이트용 마스크를 이용한 식각 공정으로 질화막, 산화막 및 폴리실리콘층을 식각하고, 식각된 이들 질화막, 산화막 및 폴리실리콘층을 산화 방지층으로 한 산화 공정으로 필드 산화막을 형성함.
4. 발명의 중요한 용도
스플리트 게이트형 및 스택 게이트형 플래쉬 이이피롬.
Description
본 발명은 플래쉬 이이피롬(flash EEPROM) 셀(cell) 제조 방법에 관한 것으로, 특히 플로팅 게이트용 마스크를 소자 분리용 마스크로 대행하므로써 공정을 단순화시킬 수 있는 플래쉬 이이피롬 셀 제조 방법에 관한 것이다.
종래의 플래쉬 이이피롬 셀 제조 방법을 도 1(a) 내지 도 1(f)를 이용하여 설명하면 다음과 같다.
도 1(a)는 반도체 기판(101) 상부에 패드 산화막(102), 버퍼드 폴리실리콘층(103) 및 패드 질화막(104)을 순차적으로 형성한 단면도이다. 여기서 패드 산화막(102)과 버퍼드 폴리실리콘층(103)은 이후 필드 산화막을 형성할 때 발생되는 스트레스(stress)를 완화시킬 목적으로 형성하는 것이며, 패드 질화막(104)은 필드 산화막의 산화 방지를 위하여 형성하는 것이다.
도 1(b)에 도시된 바와 같이, 패드 질화막(104) 상부에 소자 분리용 마스크를 이용한 리소그라피 공정을 실시하여 필드 영역이 개방된 감광막 패턴(105)을 형성한다. 감광막 패턴(105)을 식각 마스크로 이용한 식각 공정을 실시하여 패드 질화막(104)의 노출된 부분을 식각한다.
도 1(c)는 감광막 패턴(105)을 제거하고 불순물 이온 주입 공정을 실시하여 채널 스톱 영역(107)을 형성한 후 필드 산화막(106)을 성장시킨 단면도이다.
도 1(d)는 패드 질화막(104), 버퍼드 폴리실리콘층(103)을 순차적으로 제거하고, 쿠이 이펙트(Kooi effect) 현상을 예방하기 위해 희생 산화막(sacrificial oxide) 성장 및 제거 공정을 수회 반복 실시한 단면도이다.
도시된 바와 같이 버즈빅(108)으로 인해 활성 영역이 좁아지게 되며, 채널 스톱 영역(107)의 불순물이 활성 영역으로 확산된다.
도 1(e)에 도시된 바와같이, 스택 게이트(stact gate)를 형성하기 위해 활성 영역의 반도체 기판(101) 상부에 터널 산화막(tunnel oxide)(109)을 성장시킨다. 전체 구조 상부에 제 1도프트 폴리실리콘층(110)을 형성한다. 플로팅 게이트용 마스크를 이용한 식각 공정으로 필드 산화막(106) 상부의 제 1도프트 폴리실리콘층(110)을 식각한다. 이때 필드 산화막(106)과 제 1도프트 폴리실리콘층(110)과의 오정렬(mis-align)을 고려하여 충분히 크게 오버랩(overlap)시킨다. 이는 후속 공정인 콘트롤 게이트용 마스크를 이용한 식각시 셀의 소오스와 드레인 지역의 서브어택(sub-attack)을 예방하기 위한 것이다.
도 1(f)는 전체 구조 상부에 ONO 유전체막(111)을 형성하고, 제 2도프트 폴리실리콘층(112) 및 산화막(113)을 순차적으로 형성한 후 콘트롤 게이트용 마스크를 이용한 식각 공정으로 산화막(113), 제 2도프트 폴리실리콘층 및 1차 식각된 제 1도프트 폴리실리콘층(110)을 자기 정렬 식각 방식으로 식각하여 플로팅 게이트와 콘트롤 게이트를 형성한다. 이후, 소오스 및 드레인 형성 공정등 일반적인 공정을 진행하여 플래쉬 이이피롬 셀을 완성한다.
이상에서 설명된 종래의 플래쉬 이이피롬 셀의 제조 공정에서 발생되는 문제점은 다음과 같다.
첫째, 소자 분리 공정을 진행하기 위해 사용되는 패드 산화막과 버퍼드 폴리 실리콘층을 필드 산화막 형성 후 제거해야 하므로 공정의 수가 그만큼 증가한다.
둘째, 활성 영역을 보호하기 위해 사용하는 패드 질화막에 기인하는 쿠이 이펙트(Kooi effect)를 예방하기 위해 희생 산화막(sacrificial oxide)의 형성 및 제거 공정을 반복해야 하므로 공정의 수가 증가한다.
세째, 필드 산화막과 플로팅 게이트(제 1도프트 폴리실리콘층)와의 오정렬을 고려하여 필드 산화막을 넓게 형성해야 하므로 칩 사이즈가 커지게 된다.
넷째, 상대적으로 활성 영역이 좁아져 셀 및 트랜지스터의 폭이 좁아지므로 전류의 감소, 접합 연속성(junction continuity)의 악화 및 시트 저항(sheet resistance)의 증가에 따른 소자의 동작 속도가 저하된다.
다섯째, 단차가 큰 필드 산화막과 플로팅 게이트와의 오정렬이 발생하여 셀의 형태 및 특성의 균일성(uniformity)을 악화시킨다.
여섯째, 필드 산화막에 플로팅 게이트용 마스크를 정렬해야 하므로 플로팅 게이트용 마스크를 이용한 식각 공정을 임계 정렬(critical align) 공정으로 진행해야 한다.
일곱째, 소자 분리용 마스크를 사용해야 한다.
여덟째, 필드 산화막에 불순물을 주입한 후 필드 산화막 형성외에 여러 열공정을 진행하여 도판트가 활성 영역으로 확산된다. 따라서 2△W가 커져 유효 채널폭(effective channel width)을 작게하므로 셀의 특성을 악화시킨다.
아홉째, 소자 분리용 마스크, 플로팅 게이트용 마스크 및 콘트롤 게이트용 마스크 사용한 방식의 정렬을 하여 제 1도프트 폴리실리콘층과 콘트롤 게이트용 마스크의 오정렬로 인해 필드 산화막 위의 제 1도프트 폴리실리콘층에 브리지가 발생할 가능성이 매우 크다.
따라서, 본 발명은 플로팅 게이트용 마스크를 소자 분리용 마스크로 대행하도록 공정을 개선시키므로써 상술한 문제점을 해결할 수 있는 플래쉬 이이피롬 셀의 제조 방법을 제공하는데 그 목적이 있다.
상술한 문제점을 해결하기 위한 본 발명은 반도체 기판 상부에 터널 산화막, 언도프트 폴리실리콘층, 제 1산화막 및 제 1질화막을 순차적으로 형성하는 단계와, 상기 제 1질화막 및 제 1산화막의 선택된 영역을 플로팅 게이트용 마스크를 이용한 식각 공정으로 제거한 후 상기 제 1질화막을 산화 방지막으로 하여 선택된 영역에 필드 산화막을 성장시키는 단계와, 상기 산화 방지막으로 사용된 제 1질화막을 제거하는 단계와, 상기 언도프트 폴리실리콘층에 불순물을 도핑하여 제 1도프트 폴리실리콘층이 되게한 후 전체 구조 상부에 제 2질화막, 제 2산화막을 순차적으로 형성하여 상기 제 1산화막, 제 2질화막 및 제 2산화막으로 된 ONO 유전체막을 형성하는 단계와, 상기 ONO 유전체막 상부에 제 2도프트 폴리실리콘층 및 제 3산화막을 순차적으로 형성한 후 플로팅 게이트 및 콘트롤 게이트를 형성하기 위해 콘트롤 게이트용 마스크를 이용한 식각 공정을 실시하는 단계로 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(f)는 종래의 플래쉬 이이피롬 셀 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(e)는 본 발명의 제 1실시예에 따른 플래쉬 이이피롬 셀 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 3(a) 및 도 3(b)는 본 발명의 제 2실시 예에 따른 플래쉬 이이피폼 셀제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도면의 주요부분에 대한 부호의 설명
101, 201, 301 : 반도체 기판102 : 패드 산화막
103 : 버퍼드 폴리실리콘층104 : 패드 질화막
105, 206 : 감광막 패턴106, 207, 306 : 필드 산화막
107, 208, 307 : 채널 스톱 영역
108 : 버즈 빅109, 202, 302 : 터널 산화막
110, 203A, 303A : 제 1도프트 폴리실리콘층
111, 209 : ONO 유전체막
112, 210, 309 : 제 2도프트 폴리실리콘층
203, 303 : 언도프트 폴리실리콘층
113 : 산화막204, 304 : 제 1산화막
205, 305 : 질화막211, 308 : 제 2산화막
310 : 제 3산화막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(e)는 본 발명의 제 1실시 예에 따른 플래쉬 이이피롬 셀의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2(a)에 도시된 바와같이, 반도체 기판(201) 상부에 터널 산화막(202), 언도프트 폴리실리콘층(203), 제 1산화막(204) 및 질화막(205)을 순차적으로 형성한다. 질화막(205) 상부에 플로팅 게이트용 마스크를 이용한 리소그라피 공정을 실시하여 필드 영역이 개방된 감광막 패턴(206)을 형성한다.
도 2(b)에 도시된 바와 같이, 감광막 패턴(206)을 식각 마스크로 이용한 식각 공정을 실시하여 질화막(205), 제 1산화막(204)의 노출된 부분을 순차적으로 제거한 후 감광막 패턴(207)을 제거한다.
도 2(c)는 불순물 이온 주입 공정을 실시하여 필드 산화막이 형성될 부분의 반도체 기판(201)에 채널 스톱 영역(208)을 형성한 후 질화막(205)을 산화 방지막으로 한 산화 공정을 실시하여 필드 산화막(207)을 성장시킨 단면도이다.
도 2(d)는 습식 식각을 실시하여 산화 방지막으로 사용된 질화막(205)을 제거한 단면도이다.
도 2(e)에 도시된 바와 같이, 언도프트 폴리실리콘층(203)에 불순물을 도핑하여 제 1도프트 폴리실리콘층(203A)이 되게 한 후 제 1산화막(204) 상부에 질화막 및 산화막을 순차적으로 형성하여 ONO 유전체막(209)을 형성한다.
그리고 ONO 유전체막(209) 상부에 제 2도프트 폴리실리콘층(210) 및 제 2산화막(211)을 순차적으로 형성한 후 콘트롤 게이트용 마스크를 이용한 식각 공정으로 제 2산화막(211), 제 2도프트 폴리실리콘층(210), ONO 유전체막(209) 및 제 1도프트 폴리실리콘층(203A)을 자기 정렬 식각 방식으로 식각하여 플로팅 게이트와 콘트롤 게이트를 형성한다.
이후, 기존의 공정을 수행하여 본 발명의 플래쉬 이이피롬 셀을 완성시킨다.
본 발명의 제 1실시 예는 2000Å 이상의 비교적 두꺼운 필드 산화막을 갖는 소자에 적합하다. 그러나 2000Å 이하의 비교적 얇은 필드 산화막의 두께가 필요한 소자에서는 또다른 장점을 가지고 있다. 도 2(a)에 도시되어 설명된 공정과 같이 터널 산화막(202), 언도프트 폴리실리콘층(203) 및 제 1산화막(204)을 형성한 후 질화막(205)을 증착할 때 두꺼운 필드 산화막이 필요한 경우에는 장시간의 산화 공정으로 발생되는 버즈 빅이 커지는 현상을 우려하여 질화막(205)을 두껍게 증착하게 된다. 그러나 얇은 필드 산화막이 필요한 경우에는 질화막(205)을 얇게 증착하여 질화막(205) 하부에 형성된 언도프트 폴리실리콘층(203)이 산화되는 것을 막아주는 효과만 있어도 된다. 이런 경우의 예를 도 3(a) 및 도 3(b)를 이용하여 설명하면 다음과 같다.
도 3(a) 및 도 3(b)는 본 발명의 제 2실시 예에 따른 플래쉬 이이피롬 셀의 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 3(a)에 도시된 바와 같이, 반도체 기판(301) 상부에 터널 산화막(302), 언도프트 폴리실리콘층(303), 제 1산화막(304) 및 질화막(305)을 순차적으로 형성한다. 이때 질화막(305)은 70~150Å의 두께로 형성한다. 그리고 필드 영역이 개방된 플로팅 게이트용 마스크를 이용하여 질화막(305) 및 제 1산화막(304)을 순차적으로 식각한다.
도 3(b)에 도시된 바와 같이, 불순물을 주입하여 채널 스톱 영역(307)을 형성한 후 질화막(305)을 산화 방지막으로 이용한 산화 공정으로 2000Å 이하의 필드 산화막(306)을 성장하고, 언도프트 폴리실리콘층(303)에 불순물을 도핑하여 제 1도프트 폴리실리콘층(303A)이 되게 한 후 전체 구조 상부에 제 2산화막(308)을 형성하여 제 1산화막(304), 질화막(305) 및 제 2산화막(308)으로 된 ONO 유전체막이 형성된다. ONO 유전체막상에 제 2도프트 폴리실리콘층(309) 및 제 3산화막(310)를 순차적으로 형성한다. 그리고 콘트롤 게이트용 마스크를 이용한 식각 공정을 실시하여 플로팅 게이트 및 콘트롤 게이트를 형성한다.
이 경우 제 1산화막(304)이 ONO1으로, 질화막(305)이 ONO2의 역할을 하므로 필드 산화막(306) 형성 후 질화막의 식각 공정과 산화막, 질화막, 산화막 구조의 ONO막 형성 공정, 그리고 프로그램 게이트로 사용되는 폴리실리콘의 증착 공정을 생략할 수 있다. 그리고 제 2산화막(308)이 ONO3 역할을 한다.
또한, 본 발명은 스플리트 게이트(split gate)형 플래쉬 이이피롬 뿐만 아니라 스택 게이트(stact gate)형 플래쉬 이이피롬에서도 적용 가능하다.
상술한 바와 같이 본 발명에 의하면 다음과 같은 효과를 가진다.
첫째, 소자 분리용 마스크를 이용한 식각 공정이 삭제되고 기존의 플로팅 게이트용 마스크가 그 역할을 수행하므로 터널 산화막, 언도프트 폴리실리콘층 및 질화막 형성이 소자 분리를 위한 공정을 대체하게 된다.
따라서 필드 산화막을 형성하기 전에 실시하던 패드 산화막 형성, 버퍼드 폴리실리콘 형성, 패드 질화막 형성, 소자 분리용 마스크, 질화막 식각 및 감광막 제거와 필드 산화막 형성 후에 실시하는 패드 질화막 및 버퍼드 폴리실리콘 제거 공정을 생략할 수 있다.
둘째, 패드 질화막을 사용할 때 발생하여 터널 산화막과 게이트 산화막 티닝(thinning) 현상의 원인이 되는 쿠이 이펙트(Kooi effect, white ribbon)를 터널 산화막 및 언도프트 폴리실리콘층을 형성한 후 질화막을 형성하므로써 제거할 수 있다. 따라서 쿠이 이펙트(Kooi effect) 현상을 예방하기 위해 수차례 반복 진행해야 하는 희생 산화막(sacrificial oxide) 형성 및 제거 공정을 생략할 수 있다.
셋째, 플로팅 게이트용 마스크가 소자 분리용 마스크를 대체하므로 플로팅 게이트용 마스크를 소자 분리용 마스크에 정렬할 필요성이 없이 플로팅 게이트와 필드 산화막이 자기 정렬로 형성된다.
따라서 오정렬에 따른 셀 패턴의 왜곡 현상이 사라지므로 셀 특성의 안정화를 가져오게 된다.
넷째, 오정렬을 우려하여 플로팅 게이트를 필드 산화막에 충분히 오버랩시키기 위하여 크게 형성한 필드 산화막의 면적을 감소시킬 수 있다.
그러므로 칩 사이즈를 축소할 수 있고 활성 영역을 확대할 수 있다. 따라서 채널 폭을 증가시켜 채널에 흐르는 전류의 양 및 접합 내부 접속(junction inter-connection) 폭을 증가시켜 연속성(continuity) 특성을 향상시킬 수 있고 저항을 감소시킬 수 있다. 더불어 접합 내부 접속(junction inter-connection)의 저항 감소와 전류 증가 요소는 셀 오퍼레이션 스피드 증가에 큰 효과를 가져오게 된다.
다섯째, 수 회의 희생 산화막(sacrificial oxide) 형성 및 제거 공정을 생략할 수 있고, 터널 산화막 형성 후에 채널 스톱용 불순물 주입 공정, 필드 산화막 성장 공정을 진행하므로 필드 산화막의 도판트를 활성 영역으로 확산시키는 열공정이 많이 줄어들어 2△W가 감소한다. 그러므로 유효 활성(effective active) 영역이 증가한다.
여섯째, 소자 분리용 마스크가 없으므로 플로팅 게이트용 마스크를 이용한 식각공정을 임계 정렬(critical align) 할 필요가 없게 된다.
일곱째, 소자 분리용 마스크, 플로팅 게이트용 마스크 및 콘트롤 게이트용 마스크를 이용한 식각 공정에 의한 정렬 방식에서 플로팅 게이트용 마스크 및 콘트롤 게이트용 마스크를 이용한 식각 공정에 의한 직접 정렬 방식으로 진행되어 작은 사이즈로 갈수록 더 악화되는 셀 특성의 균일성(uniformity) 개선 및 자기 정렬 식각 진행시 필드 산화막위에서 발생하는 플로팅 게이트의 브리지를 근원적으로 예방할 수 있다.
Claims (4)
- 반도체 기판 상부에 터널 산화막, 언도프트 폴리실리콘층, 제 1산화막 및 제 1질화막을 순차적으로 형성하는 단계와,상기 제 1질화막 및 제 1산화막의 선택된 영역을 플로팅 게이트용 마스크를 이용한 식각 공정으로 제거한 후 상기 제 1질화막을 산화 방지막으로 하여 선택된 영역에 필드 산화막을 성장시키는 단계와,상기 산화 방지막으로 사용된 제 1질화막을 제거하는 단계와,상기 언도프트 폴리실리콘층에 불순물을 도핑하여 제 1도프트 폴리실리콘층이 되게한 후 전체 구조 상부에 제 2질화막, 제 2산화막을 순차적으로 형성하여 상기 제 1산화막, 제 2질화막 및 제 2산화막으로 된 ONO 유전체막을 형성하는 단계와,상기 ONO 유전체막 상부에 제 2도프트 폴리실리콘층 및 제 3산화막을 순차적으로 형성한 후 플로팅 게이트 및 콘트롤 게이트를 형성하기 위해 콘트롤 게이트용 마스크를 이용한 식각 공정을 실시하는 단계로 이루어진 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 반도체 기판 상부에 터널 산화막, 언도프트 폴리실리콘층, 제 1산화막 및 질화막을 순차적으로 형성하는 단계와,상기 질화막 및 제 1산화막의 선택된 영역을 플로팅 게이트용 마스크를 이용한 식각 공정으로 제거한 후 상기 질화막을 산화 방지막으로 하여 선택된 영역에 필드 산화막을 성장시키는 단계와,상기 언도프트 폴리실리콘층에 불순물을 도핑하여 제 1도프트 폴리실리콘층이 되게한 후 전체 구조 상부에 제 2산화막을 형성하여 상기 제 1산화막, 질화막 및 제 2산화막으로된 ONO 유전체막을 형성하는 단계와,상기 ONO 유전첸막 상부에 제 2도프트 폴리실리콘층 및 제 3산화막을 순차적으로 형성하고 플로팅 게이트 및 콘트롤 게이트를 형성하기 위해 콘트롤 게이트용 마스크를 이용한 식각 공정을 실시하는 단계로 이루어진 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 2항에 있어서, 상기 질화막은 70 내지 150Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 2항에 있어서, 상기 필드 산화막은 2000Å 이하의 두께로 성장시키는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
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Publications (2)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010026486A (ko) * | 1999-09-07 | 2001-04-06 | 윤종용 | 비휘발성 반도체 메모리소자 제조방법 |
| KR100780684B1 (ko) * | 2001-06-12 | 2007-11-30 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 셀 게이트 라인 형성방법 |
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1997
- 1997-08-30 KR KR1019970043843A patent/KR100255151B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20010026486A (ko) * | 1999-09-07 | 2001-04-06 | 윤종용 | 비휘발성 반도체 메모리소자 제조방법 |
| KR100780684B1 (ko) * | 2001-06-12 | 2007-11-30 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 셀 게이트 라인 형성방법 |
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| KR100255151B1 (ko) | 2000-05-01 |
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