KR0172286B1 - 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 비트 셀 영역을 줄임으로써 집적도를 크게 높일 수 있는 트랜지스터 제조방법에 관한 것으로, 반도체기판에 제 1 절연층, 불순물 도핑된 반도체층, 제 2 절연층을 형성하는 제 1 단계; 상기 제 2 절연층, 불순물 도핑된 반도체층, 제 1 절연층을 식각하여 트렌치를 형성하되, 상기 반도체기판이 노출되지 않도록 상기 제 1 절연층은 과소식각하는 제 2 단계; 상기 트렌치 측벽에 채널층을 형성하는 제 3 단계; 및 상기 채널층 및 제 2 절연층 상부에 게이트절연층, 게이트를 형성하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
제1a도 내지 제1c도는 종래기술에 따른 트랜지스터 형성과정을 나타내는 단면도,
제2a도 내지 제2e도는 본 발명의 일실시예에 따른 트랜지스터 형성과정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘기판 22,24 : 산화막
23,26,28 : 폴리실리콘막 27 : 게이트산화막
25,29 : 감광막패턴
본 발명은 반도체 소자 제조공정중 트랜지스터 제조방법에 관한 것이다.
제1도는 종래기술에 따른 트랜지스터 형성과정을 나타내는 단면도로서, 이를 통하여 종래기술을 개략적으로 설명하면 다음과 같다.
도시된 바와 같이 실리콘기판(1)에 게이트산화막(2)을 성장시킨 다음, 폴리실리콘막 증착 및 식각 공정을 통해 게이트패턴(3)을 형성하고, 상기 게이트패턴을 이온주입 마스크로 사용한 이온주입으로 저도핑드레인 영역(4)을 형성한 다음, 상기 게이트패턴(3) 측벽에 절연스페이서(5)를 형성한 후 이를 이온주입 마스크로 사용한 이온주입으로 소스/드레인(6)을 형성함으로써 이루어진다.
상기 종래 방법에 따라 형성되는 트랜지스터로서도 어느 정도의 퍼포먼스를 이룰 수는 있으나 반도체 소자의 집적도가 높아짐에 따라 트랜지스터의 크기도 점점 작아지고 이에 따라 문턱전압이 낮아지고 소스와 드레인간의 펀치현상도 심각하게 나타나며, 열전자에 의한 트랜지스터의 열화현상도 심각한 문제로 대두되고 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 트랜지스터의 크기가 작아짐에 따라 문턱전압이 낮아지고 펀치현상이 심각해지고 열전자로 인해 트랜지스터가 열화되는 것을 방지하기 위한 트랜지스터 제조방법을 제공하는 데 그 목적이 있다.
또한, 본 발명은 비트 셀 영역을 줄임으로써 집적도를 크게 높일 수 있는 트랜지스터 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 트랜지스터 제조방법에 있어서, 반도체기판에 제 1 절연층, 불순물 도핑된 반도체층, 제 2 절연층을 형성하는 제 1 단계; 상기 제 2 절연층, 불순물 도핑된 반도체층, 제 1 절연층을 식각하여 트렌치를 형성하되, 상기 반도체기판이 노출되지 않도록 상기 제 1 절연층은 과소식각하는 제 2 단계; 상기 트렌치 측벽에 채널층을 형성하는 제 3 단계; 및 상기 채널층 및 제 2 절연층 상부에 게이트절연층, 게이트를 형성하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제2a도 내지 제2e도를 참조하여 본 발명의 실시예를 상술한다.
제2a도 내지 제2e도는 본 발명의 일실시예에 따른 트랜지스터 형성과정을 나타내는 단면도로서, 먼저, 제2a도에 도시된 바와 같이 실리콘기판(21)에 산화막(22)을 2500Å 두께로 두껍게 성장시키고, 폴리실리콘막(23)을 증착한 후 상기 폴리실리콘막(23)의 상부 전면에 소스/드레인 형성을 위한 불순물을 이온주입한다.
제2b도에서 상기 폴리실리콘막(23) 상부에 다시 산화막(24)을 성장시켜 산화막(22)-폴리실리콘막(23)-산화막(24)의 적층구조를 형성한 후 감광막 코팅 및 마스크를 사용한 노광 및 현상공정을 통해 상기 산화막(24) 상부에 감광막패턴(25)을 형성한다.
다음으로, 제2c도에 도시된 바와 같이 상기 감광막패턴(25)을 식각마스크로 사용하여 하부의 상기 산화막(24)-폴리실리콘막(23)-산화막(22)을 차례로 식각하되, 상기 실리콘기판(21)이 노출되지 않도록 상기 산화막(22)은 바닥에 소정 두께로 잔류시킨다.
계속해서, 상기 감광막패턴(25)을 제거한 다음, 전체 상부에 폴리실리콘막(26)을 증착한 후, 상기 폴리실리콘막(26)을 블랭킷 식각하여 제2d도에 도시된 바와 같이 홀의 측벽에 폴리실리콘 스페이서를 형성한다. 이때 형성되는 폴리실리콘 스페이서는 채널 역할을 한다.
이어서, 상기 구조 전체 상부에 게이트산화막(27), 게이트폴리실리콘막(28)을 차례로 증착한 다음, 감광막 코팅 및 마스크를 사용한 노광 및 현상공정을 통해 상기 게이트폴리실리콘막(28) 상부에 감광막패턴(29)을 형성한다.
끝으로, 제2e도에 도시된 바와 같이 상기 감광막패턴(29)을 식각마스크로 사용하여 하부의 상기 게이트폴리실리콘막(28), 게이트산화막(27)을 차례로 식각한 후 상기 감광막패턴(29)을 제거하여, 본 발명의 트랜지스터 형성공정을 완료한다.
상기와 같이 이루어지는 본 발명은 트랜지스터의 크기가 작아짐에 따른 문턱전압의 강하 및 펀치스루 현상을 방지하고, 열전자로 인한 트랜지스터의 열화현상을 방지할 수 있다.
또한, 본 발명의 트랜지스터 제조방법은 비트 셀 영역을 줄임으로써 집적도를 크게 증대시키는 효과를 얻을 수 있다.
Claims (4)
- 트랜지스터 제조방법에 있어서, 반도체기판에 제 1 절연층, 불순물 도핑된 반도체층, 제 2 절연층을 형성하는 제 1 단계; 상기 제 2 절연층, 불순물 도핑된 반도체층, 제 1 절연층을 식각하여 트렌치를 형성하되, 상기 반도체기판이 노출되지 않도록 상기 제 1 절연층은 과소식각하는 제 2 단계; 상기 트렌치 측벽에 채널층을 형성하는 제 3 단계; 및 상기 채널층 및 제 2 절연층 상부에 게이트절연층, 게이트를 형성하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
- 제1항에 있어서, 상기 불순물 도핑된 반도체층은 상기 제 1 절연층 상부에 폴리실리콘막을 증착한 다음, 상기 폴리실리콘층 상부 전면에 불순물을 이온주입함으로써 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제 3 단계는 상기 제 1 단계 및 제 2 단계에 의한 구조 전체 상부에 폴리실리콘막을 증착한 후, 상기 폴리실리콘막을 블랭킷 식각하여 상기 트렌치 측벽에 폴리실리콘 스페이스를 형성함으로써 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
- 제3항에 있어서, 상기 제 4 단계는 상기 제 1 단계 내지 제 3 단계에 의한 구조 전체 상부에 게이트절연층, 게이트폴리실리콘막을 형성하는 단계; 감광막 코팅 및 마스크를 사용한 노광 및 현상공정을 통해 상기 게이트폴리실리콘막 상부에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 사용하여 하부의 상기 게이트폴리실리콘막, 게이트절연층을 차례로 식각하는 단계; 및 상기 감광막패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
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