KR20010003787A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 플래쉬 메모리 셀의 게이트를 패터닝한 후, 어닐링 공정을 실시하고 건식 산화 공정을 실시하므로써, 터널 산화막의 에지 부분이 과도 산화되는 것을 방지할 수 있고, 소자의 소거 동작 속도를 개선하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 개시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 셀 형성 후 어닐링 공정을 실시한 다음 산화 공정을 실시하므로써 터널 산화막의 에지 부분의 두께가 불균일하게 형성되는 것을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리 셀은 소자분리 공정이 형성된 반도체 기판에 소오스 및 드레인 영역 형성을 위한 이온 주입 공정을 실시한 후 터널 산화막, 플로팅 게이트용 폴리실리콘층, 유전체막 및 콘트롤 게이트용 폴리실리콘층을 순차적으로 형성하고 패터닝한 다음, 산화 공정 및 어닐링 공정에 의해 소오스 및 드레인 영역의 불순물 이온을 확산시키므로써 형성된다.
이와 같은 공정 과정에서 소오스 및 드레인 영역을 어닐링하는 목적은 더블 도프트 드레인(double doped drain; DDD) 접합 영역을 더욱 그레이드(grade) 접합으로 만들기 위한 것이다. 그런데, 플래쉬 메모리 셀의 터널 산화막은 게이트 패터닝을 위한 식각 공정시 어텍(attack)을 받기 때문에, 게이트 패터닝 공정 후 건식 산화 분위기의 소오스/드레인 어닐링 공정을 실시하여 어텍받은 터널 산화막을 리커버시키고 셀의 누설전류 특성을 향상시켜야 한다.
종래에는 소오스/드레인을 건식 산화한 후 어닐링을 실시하였으며, 이에 의해 터널 산화막의 어텍 부분을 회복시키는 효과를 얻을 수 있다. 그러나 어닐링 전에 건식 산화 공정을 먼저 실시하였기 때문에, 터널 산화막의 에지 부분의 산화율이 높아 터널 산화막이 불균일한 두께를 갖게 되며, 이에 따라 소자 동작시 소거 시간이 증가하고 소자의 수율이 저하되는 문제점이 있다.
따라서, 본 발명은 플래쉬 메모리 소자 제조시 게이트 패터닝 후 어닐링 공정을 실시한 후 건식 산화 공정을 실시하므로써 터널 산화막의 에지 부분이 과도하게 산화되는 것을 방지하면서 소자의 소거 시간을 단축시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 하부구조가 형성된 반도체 기판에 소오스/드레인 이온주입 공정을 실시하여 소오스 및 드레인 영역을 정의하는 단계와, 전체구조 상에 터널 산화막을 성장시키고, 플로팅 게이트용 폴리실리콘, 유전체막 및 콘트롤 게이트용 폴리실리콘층 순차적으로 형성한 후 패터닝공정을 실시하여, 플로팅 게이트와 콘트롤 게이트가 적층구조를 이루는 플래쉬 메모리 셀이 형성되는 단계와, 상기 소오스 및 드레인 영역에 어닐링 공정을 실시하고, 이로 인하여 전체구조 상에 열산화막이 형성되는 단계와, 상기 전체구조 상에 건식식각 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1c는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
＜도면의 주요 부분에 대한 부호 설명＞
11 : 반도체 기판 12 : 소오스
13 : 드레인 14 : 터널 산화막
15 : 플로팅 게이트 16 : 유전체막
17 : 콘트롤 게이트 18 : 열산화막
19 : 산화막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 1c는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 하부구조가 형성된 반도체 기판(11)에 소오스/드레인 형성용 마스크를 이용한 이온 주입 공정을 실시하여 소오스(12) 및 드레인(13)을 형성한다. 이후, 전체구조 상부에 터널 산화막(14), 플로팅 게이트용 폴리실리콘층, 유전체막(16) 및 콘트롤 게이트용 폴리실리콘층을 순차적으로 형성한 후 패터닝하여 플로팅 게이트(15)와 콘트롤 게이트(16)가 적cmd(stack) 구조로 형성된 플래쉬 메모리 셀을 형성한다. 이와 같은 게이트 패터닝 형성시, 터널 산화막(13)은 그 에지 부분에서 식각율이 높아 과도하게 식각되게 된다.
도 1b는 소오스(12) 및 드레인(13)에 주입된 불순물 이온을 확산시키기 위하여 어닐링을 실시한 상태를 나타내는 소자의 단면도이다. 여기에서, 어닐링 공정은 급속 열처리(RTP)로 500 내지 1000℃의 온도에서 1분 내지 100분 정도 실시하며, 이로인해 형성되는 열산화막(18)의 두께는 10 내지 300Å이 되도록 한다.
도 1c는 건식 산화를 실시하여 전체 구조 상에 산화막(19)이 형성된 상태를 나타내는 소자의 단면도이다. 건식 산화 공정은 500 내지 1000℃의 온도에서 1분 내지 100분 정도 실시한다.
이상에서 설명한 바와 같이, 게이트 패터닝 후 어닐링을 실시한 다음 건식 산화 공정을 실시하게 되면, 터널 산화막의 에지 포인트의 두께가 증가하는 현상(라운딩 효과)을 방지할 수 있다. 이에 따라 플로팅 게이트(15)에 존재하는 전하들이 터널 산화막(13)을 통해 소오스(12)쪽으로 빠져나가는 것이 용이하여 소자의 소거 동작 속도가 향상되는 효과를 가져올 수 있다.
상술한 바와 같이 본 발명에 의하면, 게이트를 패터닝하고 어닐링을 실시한 후 건식 산화 공정을 실시하므로써, 터널 산화막의 에지 부분이 과도하게 산화되는 것을 방지할 수 있어 균일한 두께를 갖는 터널 산화막을 얻을 수 있다. 이에 의해 플로팅 게이트에 저장되어 있는 전하가 소오스 쪽으로 유출되는 동작이 용이하게 진행되어 소자의 소거 동작 속도를 향상시킬 수 있다. 또한, 건식 산화 공정 전 실시하는 어닐링 공정에 의해 터널 산화막의 라운딩 효과를 방지할 수 있기 때문에 셀의 누설전류 특성을 개선할 수 있어, 소자의 신뢰성 및 수율을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (5)
- 하부구조가 형성된 반도체 기판에 소오스/드레인 이온주입 공정을 실시하여 소오스 및 드레인 영역을 정의하는 단계와,전체구조 상에 터널 산화막을 성장시키고, 플로팅 게이트용 폴리실리콘, 유전체막 및 콘트롤 게이트용 폴리실리콘층 순차적으로 형성한 후 패터닝공정을 실시하여, 플로팅 게이트와 콘트롤 게이트가 적층구조를 이루는 플래쉬 메모리 셀이 형성되는 단계와,상기 소오스 및 드레인 영역에 어닐링 공정을 실시하고, 이로 인하여 전체구조 상에 열산화막이 형성되는 단계와,상기 전체구조 상에 건식식각 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 어닐링 공정은 급속 열처리로 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 어닐링 공정은 500 내지 1000℃의 온도에서 1분 내지 100분 동안 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 열산화막은 10 내지 300Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 건식 산화 공정은 500 내지 1000℃의 온도범위에서 1분 내지 100분 동안 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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| KR100456702B1 (ko) * | 2002-12-05 | 2004-11-10 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 셀들 및 그 형성방법 |
| KR100490293B1 (ko) * | 2000-12-08 | 2005-05-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100699830B1 (ko) * | 2004-12-16 | 2007-03-27 | 삼성전자주식회사 | 이레이즈 효율을 개선하는 비휘발성 메모리 소자 및 제조방법 |
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| KR101055757B1 (ko) * | 2004-07-12 | 2011-08-11 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
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1999
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