KR20010037867A - 메탈 게이트를 채용한 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 게이트와 소오스/드레인간의 정확한 얼라인을 통해 소자의 신뢰성을 향상시키고, 소자의 평탄도를 개선시킬 수 있는 메탈 게이트를 채용하는 트랜지스터 제조에 있어서, 반도체 기판상에 게이트 절연막을 형성하는 공정과, 게이트가 형성될 부위에 상응하는 상기 게이트 절연막상에 게이트 패턴을 형성하는 공정과, 상기 게이트 패턴을 마스크로 소오스/드레인용 불순물 이온을 주입하고 열처리하여 소오스/드레인 영역을 형성하고, 열산화 공정을 병행하여 상기 게이트 패턴 양측에 절연층을 성장시키는 공정과, 상기 게이트 패턴을 제거하는 공정과, 상기 절연층 및 게이트 절연막을 식각하여 상기 소오스/드레인 영역을 노출시키는 공정과, 노출된 소오스/드레인 영역을 포함한 전면에 메탈을 증착하는 공정과, 상기 메탈을 식각하여 게이트, 소오스 전극, 그리고 드레인 전극을 형성하는 공정으로 이루어진다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 메탈 게이트를 채용한 트랜지스터 제조방법에 관한 것이다.
통상, 메탈 게이트를 채용하는 트랜지스터 제조 공정에서 소오스와 드레인 형성시 셀프-얼라인(SELF-ALIGN)이 되지 않는다는 단점을 가지고 있다.
즉, 메탈 게이트는 온도가 500℃ 이상이 되면 플로우(flow)되기 시작하여 그 이상의 온도에서는 용융이 일어나기 때문에 폴리 게이트처럼 게이트 형성 후 열공정을 진행할 수가 없다.
따라서, 소자의 신뢰성 측면에서 상당한 문제점으로 대두되고 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 메탈 게이트를 채용한 트랜지스터 제조방법을 설명하기로 한다.
도 1a 내지 1d는 종래 기술에 따른 메탈 게이트를 채용한 트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 형성한다.
게이트 절연막(12)상에 포토레지스트(13)를 도포한 후 소오스 영역과 드레인 영역을 디파인(define)한다.
이후, 포토레지스트(13)를 마스크로 이용한 소오스/드레인용 불순물 이온주입 및 열처리를 통해 소오스 영역(14)과 드레인 영역(15)을 형성한다.
도 1b에 도시한 바와 같이, 상기 포토레지스트(13)를 제거한 후, 소오스 영역(14)과 드레인 영역(15)에 상응하는 게이트 절연막(12)의 일부를 제거하여 기판을 노출시킨다.
도 1c에 도시한 바와 같이, 노출된 기판을 포함한 게이트 절연막(12)상에 메탈(16)을 증착한다.
도 1d에 도시한 바와 같이, 사진 식각 공정을 이용하여 상기 메탈(16)을 패터닝하여 게이트(16a)와, 소오스 전극(14a), 그리고 드레인 전극(15a)을 형성한다.
이후, 패시베이션(passivation)막(17)을 증착하면, 종래 기술에 따른 메탈 게이트를 채용한 트랜지스터 제조공정이 완료된다.
그러나 종래 메탈 게이트를 채용한 트랜지스터 제조방법은 다음과 같은 문제점이 있었다.
첫째, 게이트 형성전에 소오스/드레인 영역을 형성하기 때문에 게이트 형성시 게이트와 소오스/드레인간에 정확한 얼라인이 어렵다.
즉, 게이트를 디파인한 후에 소오스/드레인을 형성하면, 상기 소오스/드레인 형성에 따른 열처리시 상기 게이트 물질인 메탈이 용융이 일어난다. 이를 방지하기 위해서는 소오스/드레인을 게이트 형성전에 미리 형성하여야 하기 때문이다.
둘째, 메탈 식각시 게이트 절연막에 데미지가 가해져 리키지(leakage)를 초래할 수 있어 신뢰성이 저하된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로서, 게이트와 소오스/드레인간의 정확한 얼라인을 구현하여 소자의 신뢰성을 향상시키고, 소자의 평탄도를 개선시킬 수 있는 메탈 게이트를 채용한 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 기술에 따른 메탈 게이트를 채용한 트랜지스터 제조방법을 설명하기 위한 공정단면도
도 2a 내지 2d는 본 발명에 따른 메탈 게이트를 채용한 트랜지스터 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 패턴 24,25 : 소오스,드레인 영역
26 : 절연층 27 : 메탈
27a : 게이트 24a,25a : 소오스,드레인 전극
28 : 패시베이션막
상기의 목적을 달성하기 위한 본 발명의 메탈 게이트를 채용한 트랜지스터 제조방법은 반도체 기판상에 게이트 절연막을 형성하는 공정과, 게이트가 형성될 부위에 상응하는 상기 게이트 절연막상에 게이트 패턴을 형성하는 공정과, 상기 게이트 패턴을 마스크로 소오스/드레인용 불순물 이온을 주입하고 열처리하여 소오스/드레인 영역을 형성하고, 열산화 공정을 병행하여 상기 게이트 패턴 양측에 절연층을 성장시키는 공정과, 상기 게이트 패턴을 제거하는 공정과, 상기 절연층 및 게이트 절연막을 식각하여 상기 소오스/드레인 영역을 노출시키는 공정과, 노출된 소오스/드레인 영역을 포함한 전면에 메탈을 증착하는 공정과, 상기 메탈을 식각하여 게이트, 소오스 전극, 그리고 드레인 전극을 형성하는 공정으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 메탈 게이트를 채용한 트랜지스터 제조방법을 설명하기로 한다.
도 2a 내지 2e는 본 발명의 메탈 게이트를 채용한 트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22)을 형성한다.
게이트가 형성될 부위에 상응하는 상기 게이트 절연막(22)상에 게이트 패턴(23)을 형성한다.
이때, 게이트 패턴(23)은 실리콘 질화막 또는 폴리실리콘 등을 사용하여 형성한다.
도 2b에 도시한 바와 같이, 상기 게이트 패턴(23)을 마스크로 하여 그 양측의 기판내에 소오스/드레인 불순물 이온주입을 실시하고, 열처리를 통해 소오스 영역(24)과 드레인 영역(25)을 형성함과 동시에 산화공정을 실시하여 상기 소오스 영역(24) 및 드레인 영역(25)의 상부에 절연층(26)을 성장시킨다.
도 2c에 도시한 바와 같이, 상기 게이트 패턴(23)을 제거한 후, 도 2d에 도시한 바와 같이, 상기 소오스 영역(24) 및 드레인 영역(25)의 기판이 노출되도록 상기 절연층(26) 및 게이트 절연막(22)을 식각한다.
도 2d에 도시한 바와 같이, 상기 절연층(26)을 포함한 기판 전면에 메탈층(27)을 형성한다.
이후, 절연층(26)의 표면이 노출될 때까지 블랭크 에치(blank etch)를 실시하여 게이트(27a)와, 소오스 전극(24a), 그리고 드레인 전극(25a)을 형성한다.
이때, 상기 메탈층(27)을 블랭크 에치하기 때문에 게이트(27a) 및 소오스 전극(24a), 그리고 드레인 전극(25a)의 높이가 동일하다.
이후, 도 2e에 도시한 바와 같이, 상기 게이트(27a)를 포함한 전면에 패시베이션막(28)을 형성하면 본 발명에 따른 메탈 게이트를 채용한 트랜지스터 제조공정이 완료된다.
이상 상술한 바와 같이, 본 발명의 메탈 게이트를 채용한 트랜지스터 제조방법은 다음과 같은 효과가 있다.
첫째, 셀프 얼라인으로 게이트를 형성하기 때문에 소자의 신뢰성을 향상시킬 수 있다.
둘째, 메탈 식각시 게이트 절연막에는 아무런 데미지가 가해지지 않으므로 리키지 발생 염려가 없어 소자의 신뢰성을 향상시킬 수 있다.
셋째, 게이트와 소오스 및 드레인 전극, 그리고 그들을 절연시키는 절연층의 높이가 서로 동일하므로 패시베이션막 형성 후, 평탄도를 개선시킬 수 있다.
Claims (4)
- 반도체 기판상에 게이트 절연막을 형성하는 공정과,게이트가 형성될 부위에 상응하는 상기 게이트 절연막상에 게이트 패턴을 형성하는 공정과,상기 게이트 패턴을 마스크로 소오스/드레인용 불순물 이온을 주입하고 열처리하여 소오스/드레인 영역을 형성하고, 열산화 공정을 병행하여 상기 게이트 패턴 양측에 절연층을 성장시키는 공정과,상기 게이트 패턴을 제거하는 공정과,상기 절연층 및 게이트 절연막을 식각하여 상기 소오스/드레인 영역을 노출시키는 공정과,노출된 소오스/드레인 영역을 포함한 전면에 메탈을 증착하는 공정과,상기 메탈을 식각하여 게이트, 소오스 전극, 그리고 드레인 전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 메탈 게이트를 채용한 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 게이트 패턴은 절연막 또는 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 메탈 게이트를 채용한 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 메탈 식각은 블랭크 에치로 이루어지는 것을 특징으로 하는 메탈 게이트를 채용한 트랜지스터 제조방법.
- 제 2 항에 있어서, 상기 절연막은 실리콘 질화막인 것을 특징으로 하는 메탈 게이트를 채용한 트랜지스터 제조방법.
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