KR101454365B1 - 내장된 플래시 메모리 - Google Patents
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Abstract
내장된 플래시 메모리 셀 및 내장된 플래시 메모리 셀을 제조하기 위한 대응하는 방법이 개시된다. 일부 실시예들에 있어서, 플래시 메모리 셀은 금속 게이트 및 국부 상호 접속 금속을 이용하여 형성된 부동 게이트를 포함한다. 일부 실시예들에 대해서는, 내장된 플래시 메모리는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 제조하는데 통상적으로 이용되는 것보다 추가적이 공정들이 거의 없거나 전혀 없이 제조될 수 있다.
Description
본 개시 내용은 일반적으로 반도체들에 관한 것으로, 특히 내장된 플래시 메모리(embedded flash memory)에 관한 것이다.
반도체 기반 메모리(semiconductor-based memory)는 계산 능력 및 데이터 저장에 대한 증가하는 수요들로 인해 현재 유비쿼터스(ubiquitous)화 되고 있다. 이 장치들의 대중성을 고려하여, 제조 공정들뿐만 아니라 결과적인 반도체 장치들을 개선하려는 노력들이 진행되고 있다.
본 발명은 내장된 플래시 메모리를 제공하는 것을 목적으로 한다.
일 측면에 따르면, 메모리 장치는,
기판;
기판 상에 위치되는 소스(source);
기판 상에 위치되는 드레인(drain);
기판 상에 위치되는 부동 게이트 유전체 층;
부동 게이트 유전체 층 상에 위치되고 금속을 포함하는 부동 게이트;
부동 게이트 상에 위치되는 선택 게이트 유전체 층; 및
선택 게이트 유전체 층 상에 위치되고 금속을 포함하는 선택 게이트를 포함한다.
바람직하게는, 상기 장치는 드레인에 소스를 전기적으로 결합하는 수단을 포함한다.
바람직하게는, 상기 장치는 선택 게이트에 전류를 전달하는 수단을 포함한다.
바람직하게는, 상기 장치는 선택 게이트에 전류를 전달하도록 국부 상호 접속 금속을 더 포함한다.
일 측면에 따르면, 메모리 장치는,
금속을 포함하는 부동 게이트;
금속을 포함하는 선택 게이트; 및
부동 데이트와 선택 게이트 사이에 삽입되는 유전체 층을 포함한다.
바람직하게는, 상기 장치는 메모리 장치의 기판을 더 포함한다.
바람직하게는, 상기 장치는 기판 상에 위치되는 소스를 더 포함한다.
바람직하게는, 상기 장치는 기판 상에 위치되는 드레인을 더 포함한다.
바람직하게는, 상기 장치는 기판 상에 위치되는 부동 게이트 유전체 층을 더 포함한다.
바람직하게는, 부동 게이트는 부동 게이트 유전체 층 상에 위치되고 금속을 포함한다.
바람직하게는, 유전체 층은 선택 게이트 유전체 층이다.
바람직하게는, 선택 게이트 유전체 층은 부동 게이트 상에 위치된다.
바람직하게는, 선택 게이트는 선택 게이트 유전체 층 상에 위치된다.
일 측면에 따르면, 방법은,
기판에서 소스 및 드레인을 생성하는 단계;
기판 상으로 부동 게이트 산화물 층을 성장시키는 단계;
부동 게이트 산화물 층 상으로 제 1 금속 층을 증착시킴으로써 부동 게이트를 형성하는 단계;
제 1 금속 층 상에서 선택 게이트 산화물 층을 성장시키는 단계;
제 2 금속 층, 선택 게이트 산화물 층, 제 1 금속 층, 및 부동 게이트 산화물 층의 부분들을 에칭함으로써 상호 접속 비아들을 제조하는 단계; 및
선택 게이트 산화물 층 상으로 제 2 금속 층을 증착시킴으로써 선택 게이트를 형성하는 단계를 포함한다.
바람직하게는, 소스 및 드레인을 생성하는 단계는,
기판을 제공하는 단계;
기판 상으로 필드 산화물 층을 열적 성장시키는 단계;
기판 상으로 제 1 포토레지스트를 스피닝(spinning)하는 단계;
기판 상의 포토레지스트 위에 도핑 마스크를 배치하는 단계;
도핑 마스크 위로부터 자외선(UV) 복사선에 제 1 포토레지스트의 부분을 노출시키는 단계;
도핑 마스크를 제거하는 단계;
노출된 제 1 포토레지스트를 현상하는 단계;
필드 산화물 층의 부분들을 에칭하는 단계;
임의의 잔존 제 1 포토레지스트를 제거하는 단계;
에칭된 필드 산화물 층에 도펀트 재료를 도포하는 단계;
도포된 도펀트 재료에 사전증착 공정을 이용하는 단계;
잉여 도펀트 재료를 제거하는 단계; 및
기판으로 잔존 도펀트 재료를 확산시키는 단계를 포함한다.
바람직하게는, 부동 게이트 산화물 층을 성장시키는 단계는,
도핑된 기판 상으로 제 2 포토레지스트를 스피닝하는 단계;
도핑된 기판 상의 제 2 포토레지스트에 걸쳐 에칭 마스크를 배치하는 단계;
에칭 마스크 위로부터 UV 복사선에 제 2 포토레지스트의 부분을 노출시키는 단계;
에칭 마스크를 제거하는 단계;
노출된 제 2 포토레지스트를 현상하는 단계;
필드 산화물 층의 부분을 에칭하는 단계;
임의의 잉여 제 2 포토레지스트를 제거하는 단계; 및
부동 게이트 산화물 층을 성장시키는 단계를 포함한다.
바람직하게는, 부동 게이트를 형성하는 단계는,
부동 게이트 산화물 층 상으로 금속 층을 증착시키는 단계;
증착된 금속 층 상으로 제 3 포토레지스트를 스피닝하는 단계;
제 3 포토레지스트 상에 게이트 마스크를 배치하는 단계;
게이트 마스크 위로부터 UV 복사선에 제 3 포토레지스트의 부분을 노출시키는 단계;
게이트 마스크를 제거하는 단계;
노출된 제 3 포토레지스트를 현상하는 단계;
금속 층의 부분들을 에칭하는 단계;
임의의 잔존 제 3 포토레지스트를 제거하는 단계; 및
금속 층을 어닐링하는 단계를 포함한다.
바람직하게는, 상호 접속 비아들을 제조하는 단계는,
선택 게이트 산화물 층 상으로 제 4 포토레지스트를 스피닝하는 단계;
선택 게이트 산화물 층 상의 제 4 포토레지스트에 비아 마스크를 적용하는 단계;
UV 복사선에 제 4 포토레지스트의 부분들을 노출시키는 단계;
비아 마스크를 제거하는 단계;
제 4 포토레지스트의 노출된 부분들을 현상하는 단계;
선택 게이트 산화물 층의 부분들을 에칭하는 단계;
제 1 금속 층의 부분들을 에칭하는 단계;
부동 게이트 산화물 층의 부분들을 에칭하는 단계; 및
임의의 잔존 제 4 포토레지스트를 제거하는 단계를 포함한다.
바람직하게는, 선택 게이트를 형성하는 단계는,
제 2 금속 층을 증착시키는 단계;
제 2 금속 층 상으로 제 5 포토레지스트를 스피닝하는 단계;
제 2 금속 층 상의 제 5 포토레지스트에 금속 컨택 마스크(metal-contact mask)를 적용하는 단계;
UV 복사선에 제 5 포토레지스트의 부분들을 노출시키는 단계;
금속 컨택 마스크를 제거하는 단계;
노출된 제 5 포토레지스트를 현상하는 단계;
제 2 금속 층의 부분들을 에칭하는 단계;
선택 게이트 산화물 층의 부분들을 에칭하는 단계;
제 1 금속 층의 부분들을 에칭하는 단계;
부동 게이트 산화물 층의 부분들을 에칭하는 단계;
임의의 잉여 제 5 포토레지스트를 제거하는 단계; 및
제 2 금속 층을 어닐링하는 단계를 포함한다.
일 측면에 따르면, 상기 공정에 의해 제조되는 메모리 장치가 제공된다.
이상과 같이, 본 발명은 내장된 플래시 메모리를 구현할 수 있다.
본 개시 내용의 다수의 측면들은 이하의 도면들을 참조하여 더 잘 이해될 수 있다. 도면들에서의 구성요소들은 반드시 축척이 조정될 필요는 없으며, 그 대신에 본 개시 내용의 원리들을 명확히 예시하는 것이 강조된다. 더욱이, 도면들에서, 동일한 참조 번호들은 수 개의 도면들 전반에 걸쳐 대응하는 부분들을 지시한다.
도 1은 종래 기술의 플래시 메모리 셀을 도시하는 도면이다.
도 2는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET : metal-oxide semiconductor field-effect transistor)에서 발견되는 것들과 유사한 금속 게이트 및 국부 상호 접속 금속(local interconnect metal)들을 이용하여 형성되는 플래시 메모리 셀의 일 실시예를 도시하는 도면이다.
도 3은 플래시 메모리 셀의 일 실시예에 대한 소스 및 드레인을 제조하기 위한 일련의 단계들을 도시한다.
도 4는 플래시 메모리 셀의 일 실시예에서 게이트 산화물 층을 증착하기 위한 일련의 단계들을 도시한다.
도 5는 플래시 메모리 셀의 일 실시예에 대한 부동 게이트를 제조하기 위한 일련의 단계들을 도시한다.
도 6은 플래시 메모리 셀의 일 실시예에 대한 상호 접속 비아(interconnect via)들을 제조하기 위한 일련의 단계들을 도시한다.
도 7은 금속 컨택들을 제조하며 플래시 메모리 셀의 일 실시예의 제조를 완료하기 위한 일련의 단계들을 도시한다.
도 1은 종래 기술의 플래시 메모리 셀을 도시하는 도면이다.
도 2는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET : metal-oxide semiconductor field-effect transistor)에서 발견되는 것들과 유사한 금속 게이트 및 국부 상호 접속 금속(local interconnect metal)들을 이용하여 형성되는 플래시 메모리 셀의 일 실시예를 도시하는 도면이다.
도 3은 플래시 메모리 셀의 일 실시예에 대한 소스 및 드레인을 제조하기 위한 일련의 단계들을 도시한다.
도 4는 플래시 메모리 셀의 일 실시예에서 게이트 산화물 층을 증착하기 위한 일련의 단계들을 도시한다.
도 5는 플래시 메모리 셀의 일 실시예에 대한 부동 게이트를 제조하기 위한 일련의 단계들을 도시한다.
도 6은 플래시 메모리 셀의 일 실시예에 대한 상호 접속 비아(interconnect via)들을 제조하기 위한 일련의 단계들을 도시한다.
도 7은 금속 컨택들을 제조하며 플래시 메모리 셀의 일 실시예의 제조를 완료하기 위한 일련의 단계들을 도시한다.
반도체 기반 메모리 장치들의 대중성을 고려하여, 제조 공정들뿐만 아니라 그 공정들의 최종 제품 둘 모두를 개선하려는 노력들이 진행되고 있다. 예를 들어, 주문형 반도체(ASIC)와 동일한 칩 상에 내장된 플래시 메모리를 제공함으로써, ASIC과 비휘발성 메모리의 통합을 제공하려는 노력들이 진행되고 있다.
도 1에 도시된 종래의 플래시 메모리 셀은 기판(105), 소스(source)(115), 드레인(drain)(120), 얕은 트렌치 격리부(shallow trench isolation)(110a, 110b), 부동 게이트 유전체 층(floating-gate dielectric layer)(125), 폴리 실리콘 부동 게이트(poly-silicon floating gate)(130), 선택 게이트 유전체 층(select-gate dielectric layer)(130), 및 폴리 실리콘 선택 게이트(poly-silicon select gate)(140)를 포함한다. 생각할 수 있는 바와 같이, 동일한 칩 내에 이 타입(type)의 플래시 메모리를 내장하는 것은 7개(또는 그보다 많음)의 추가 마스크들을 필요로 한다. 이 추가 마스크들(및 공정들)은 사이클 시간(cycle time)을 증가시키고, 비용을 증가시키며, 제품 수율(product yield)을 감소시킨다.
도 1의 종래 기술의 플래시 메모리와 달리, 도 2 및 도 7의 실시예들에 도시된 바와 같은 본 발명의 플래시 메모리 셀은 금속 국부 상호 접속 기술(metal local interconnect technology)을 이용한다. 금속 국부 상호 접속 기술이 약 20nm 규모의 장치들에 이용되는 범위 내에 있어서, 국부 상호 접속 금속에 대한 제조 공정(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET))에 대한 제조 공정들)은 부동 게이트 플래시 메모리 구조를 제조하는데 이용될 수도 있다.
플래시 메모리는 고 유전 상수(high-dielectric constant) (고 "K") 금속 게이트 산화물 층 및 금속 국부 상호 접속 공정들을 이용하는 기존 논리 프로세스들과 호환되는 한에 있어서는, 도 2의 내장된 플래시 구조는 매우 적은(만약 있다면) 추가적인 자원들로 제조될 수 있다. 구체적으로, 제조 공정이 이미 적절한 금속 국부 상호 접속들과 함께, 고 K 금속 게이트 산화물 층으로 귀착되는 범위 내에 있어서, 내장된 플래시 셀의 일부 실시예들은 추가적인 공정들이 거의 없거나 전혀 없으며 임의의 추가적인 마스크들 없이 제조될 수 있다. 금속 산화물 기반 플래시 셀의 일 실시예는 도 2에 도시되는 한편, 제조 공정의 일 실시예는 결과적인 반도체 층들과 함께 도 3 내지 도 7을 참조하여 도시된다.
이제 도 2 내지 도 7에 도시된 바와 같은 실시예들의 설명에 대한 참조가 상세히 이루어진다. 이 도면들과 함께 수 개의 실시예들이 설명될지라도, 본 출원에 개시된 실시예 또는 실시예들로 본 개시 내용을 제한할 의도가 없다. 이에 반하여, 그 의도는 모든 대안들, 수정들, 및 균등물들을 포괄하는 것이다.
도 2는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에서 발견되는 것들과 유사한 금속 게이트 및 국부 상호 접속 금속들을 이용하여 형성되는 플래시 메모리 셀의 일 실시예를 도시하는 도면이다. 명료성을 위해, 도 2는 표준 MOSFET(205)(좌측)를 본 발명의 플래시 메모리 셀(210)(우측)의 일 실시예와 병립하여 도시한다. 간소화를 위해, 플래시 메모리 셀(210)은 본 출원에서 플래시 메모리, 플래시 셀, 또는 플래시로도 지칭된다. 이 병립 비교는 동일한 공정들이 플래시 셀(210) 및 MOSFET(205) 둘 모두를 제조하는데 어떻게 이용될 수 있는지를 증명하기 위해 제공된다.
그러므로, 도 2에 도시된 바와 같이, 표준 MOSFET(205)는 소스(240a) 및 드레인(250a)을 포함한다. 마찬가지로, 플래시 셀(210)은 소스(240b) 및 드레인(250b)도 포함한다. 이 소스들(240a, 240b) 및 드레인들(250a, 250b)은 동일한 제조 공정들을 이용하여 형성될 수 있다.
또한, 표준 MOSFET(205)는 게이트 산화물 층(215a) 위에 증착되는 금속 게이트(220)를 갖는 게이트 산화물 층(215a)을 포함한다. 마찬가지로, 플래시 셀(210)은 게이트 산화물 층(215b) 위에 증착되는 금속 부동 게이트(230)를 갖는 게이트 산화물 층(215b)을 포함한다. 일부 실시예들에 대해서는, 이 산화물 층(215a, 215b)은 기판 상에 고 유전 상수(또는 고-K) 재료를 성장시킴으로써 제조된다. 플래시 셀(210)에 대해서는 게이트 산화물 층(215b)은 부동 게이트 산화물 층의 역할을 하는 한편, MOSFET(205)에 대해서는 산화물 층(215a)은 금속 게이트 산화물 층의 역할을 한다. 도 2는 MOSFET(205)에 대한 금속 게이트(220) 위에서 성장되는 다른 산화물 층(225a)을 더 도시한다. 마찬가지로, 플래시 셀(210)은 부동 게이트(230) 위에서 성장되는 산화물 층(225b)을 포함한다. 일부 실시예들에 대해서는, 이 산화물 층(225a, 225b)은 장벽 질화물 층이다. 플래시 셀(210)에서, 이 산화물 층(225b)은 선택 게이트 산화물 층의 역할을 한다.
도 2의 병립 비교로부터 알 수 있는 바와 같이, MOSFET(205)에 대한 게이트 산화물 층(215a) 및 플래시 셀(210)에 대한 게이트 산화물 층(215b)이 동일한 재료들로 성장되므로 이 산화물 층들(215a, 215b)은 동일한 제조 공정들에 의해 형성될 수 있다. 마찬가지로, MOSFET(205)의 금속 게이트(220) 및 플래시 셀(205)의 부동 게이트(230)가 동일한 금속으로 형성되므로 이 게이트들(220, 230)은 동일한 제조 공정들에 의해 형성될 수 있다. 마찬가지로, 제조 공정은 MOSFET(205) 상의 산화물 층(예를 들어 장벽 질화물 층)(225a) 및 플래시 셀(210) 상의 산화물 층(225b)에 대해 동일할 수 있다.
또한, 도 2는 소스(240a)에 대한 제 1 금속 상호 접속부(245a)를 포함하며 드레인(250a)에 대한 제 2 금속 상호 접속부(255a)를 포함하는 MOSFET(205)를 도시한다. 마찬가지로, 도 2는 소스(240b)에 대한 제 1 금속 상호 접속부(245b), 및 드레인(250b)에 대한 제 2 금속 상호 접속부(255b)를 포함하는 플래시 셀(210)을 도시한다. 이 상호 접속부들(240a, 240b, 250a, 250b)이 동일한 재료들로 제조되는 범위 내에 있어서, 플래시 셀(210)에 대한 상호 접속부들(245b, 255b) 및 MOSFET(205)에 대한 상호 접속부들(245a, 255a)은 동일한 제조 공정들을 이용하여 형성될 수 있다.
마지막으로, 도 2는 금속 선택 게이트(235)의 증착을 허용하도록 마스크를 간단히 변경함으로써 플래시 셀(210)이 제조될 수 있는 방법을 도시한다. 즉, MOSFET(205)를 제조하기 위한 공정은 금속 상호 접속부들(245a, 255a)을 제외하고 모두가 에칭되는 것으로 귀착되지만, 플래시 셀(210)에 대한 제조 공정은 하나 이상의 금속 세그먼트(metal segment)(예를 들어, 금속 선택 게이트(235))가 에칭 공정 동안 보존되는 것으로 귀착된다. 이와 같이, 플래시 셀(210)은 MOSFET(205) 제조 공정에 대한 매우 적은 변경들로 제조될 수 있다.
도 3 내지 도 7은 플래시 셀(205)을 생성하기 위한 제조 공정의 일 실시예를 도시한다. 도 3 내지 도 7에 도시된 바와 같이, 이 제조 공정의 실시예는 플래시 셀(205)로 귀착되며, 여기서 부동 게이트(230) 및 선택 게이트(235)는 금속 게이트 및 국부 상호 접속 금속을 이용하여 형성됨으로써 매우 적은 추가적인 제조 공정들을 필요로 한다.
도 3은 플래시 메모리 셀의 일 실시예에 대한 소스 및 드레인을 제조하기 위한 일련의 단계들을 도시한다. 도 3에 도시된 바와 같이, 플래시 셀(210)의 소스(240b) 및 드레인(250b)을 제조하기 위한 공정은 MOSFET(205)의 소스(240a) 및 드레인(250a)을 제조하기 위한 공정과 실질적으로 동일하다. 예시를 위하여, 도 3 내지 도 7의 공정들은 N-채널 금속 산화물 반도체(N-MOS : negative-channel metal-oxide semiconductor)의 제조를 도시한다.
도 3의 제조 공정은 기판(307)을 제공함으로써(305) 시작한다. 일부 실시예들에 대해서는, 기판(307)은 양극성으로 도핑된(positively doped)(p-도핑된) 실리콘 웨이퍼이다. 필드 산화물 층(312)은 튜브 퍼니스(tube furnace)에 약 한 시간 동안 약 섭씨 1100도의 온도로 기판(307)을 배치함으로써 기판(307) 상으로 열적으로 성장되며(310), 그 결과로서 약 500 나노미터(nm) 두께인 필드 산화물 층(312)이 된다. 그 후에, 포토레지스트 층(photoresist layer)(317)이 필드 산화물 층(312) 상으로 스피닝(spin)되고(315), 웨이퍼는 약 1분 동안 소프트 베이킹(soft baking)된다. 이어서, 도핑 마스크(322)는 정렬기(aligner)를 이용하여 포토레지스트 층(317)에 걸쳐 배치되며(320), 그것은 포토레지스트 층(317)의 부분들이 자외선(UV : ultraviolet) 광(327)에 노출되게 한다. 도핑 마스크(322)가 제거되면(330), 노출된 부분들(322)은 포토레지스트 층(317)을 현상액 내에서 약 1분 동안 현상시킴으로써 제거를 위해 준비된다(335).
노출된 부분들(322)을 제거하자마자(330), 결과적인 웨이퍼는 약 1분 동안 약 섭씨 110도로 하드 베이킹(hard baking)된다(335). 베이킹 공정(335)은 필드 산화물 층(312)의 노출된 부분(337)을 에칭하는데(340) 이용되는 완충 산화물 에치(BOE : buffered oxide etch)로부터 포토레지스트 층(317)을 실질적으로 무력화한다(335). 필드 산화물 층(317)의 노출된 부분(337)은 에칭되며, 잔존 포토레지스트는 아세톤(acetone) 또는 알코올(alcohol) 또는 다른 적절한 클리너(cleaner)를 이용하여 제거된다(345). 이것은 필드 산화물 층(317)에서 2개의 윈도우(window)들을 남긴다.
인이 도핑된 재료(phosphorous-doped material)와 같은, 도펀트 소스(dopant source)(352)가 도포되며(350), 진공 오븐 내에서 약 1시간 동안 약 섭씨 140도로 경화된다. 도펀트 소스(352)가 경화된 후에, 결과적인 웨이퍼는 약 90분 동안 약 섭씨 1000도의 온도로 사전증착 공정을 거친다. 사전증착 공정이 완료되면, 잉여 도펀트 소스(352)가 에칭에 의해 제거됨으로써, 필드 산화물 층 윈도우에서 도펀트의 층(357)만을 남긴다. 결과적인 웨이퍼는 건조 산소 환경에서 약 8시간 동안 약 섭씨 1050도의 온도로 베이킹되며, 그 결과로서 인이 도핑된 재료가 기판 내로 확산되어(360) 소스(362) 및 드레인을 형성한다.
도 4는 플래시 메모리 셀의 일 실시예에서 게이트 산화물 층을 증착하기 위한 일련의 단계들을 도시한다. 구체적으로, 도 4는 부동 게이트 산화물 층의 형성을 도시한다. 이와 같이, 도 4에 도시된 공정은 도 3에 도시된 공정으로부터 계속된다. 그러므로, 드레인 및 소스의 형성(360) 이후에, 웨이퍼는 포토레지스트(407)로 코팅되며(405), 에칭 마스크(412)는 웨이퍼 상에 배치된다(410). 그 다음에 웨이퍼는 UV(417) 복사선에 노출되며(415), 그 결과로서 포토레지스트(407)의 노출된 부분(422)이 된다(420). 그 다음에 포토레지스트(407)는 산화물 층(427)의 부분을 드러내기 위해 노출된 부분(422)을 제거하도록 현상된다(425).
그 다음에 웨이퍼는 BOE를 이용하여 산화물 층의 노출된 부분(427)을 제거하도록 하드 베이킹 및 에칭된다(430). 잔존 포토레지스트(407)가 제거된다(435). 그 후에, 게이트 산화물 층이 약 100nm 두께에 도달할 때까지 웨이퍼를 산소 내의 약 섭씨 1100도로 튜브 퍼니스 내에 한번 더 배치함으로써 고품질의 게이트 산화물 층(442)이 웨이퍼 상으로 성장된다(440). 그 다음에 공정은 도 5로 계속된다.
도 5는 플래시 메모리 셀의 일 실시예에 대한 부동 게이트를 제조하기 위한 일련의 단계들을 도시한다. 도 5에 도시된 바와 같이, 금속 층(507)이 웨이퍼 상으로 증착된다(505). 이렇게 하기 위해서, 웨이퍼는 증발기(evaporator)(예를 들어 열 증발기(thermal evaporator), e-빔 증발기(e-beam evaporator) 등) 내에 배치되며, 약 500nm의 금속(예를 들어 알루미늄)이 웨이퍼의 표면 상으로 증발된다. 다시 한번, 포토레지스트(512)가 웨이퍼 상으로 스피닝되고(510), 게이트 마스크(517)가 포토레지스트 상에 배치되며(515), 포토레지스트의 부분들이 UV 복사선(522)에 노출됨으로써(520), 게이트 마스크(517)가 결국 웨이퍼로부터 제거될 때 노출된 포토레지스트(527)를 생성한다(525).
그 다음에 노출된 포토레지스트(527)는 금속 층(532)의 부분을 드러내기 위해 노출된 부분(527)을 제거하도록 현상된다(530). 그 다음에 금속(537)을 제거하기 위하여, 웨이퍼는 하드 베이킹되고 금속 층은 섭씨 약 50도로 가열된 금속 에천트(etchant)를 이용하여 에칭된다. 그 다음에 잔존 포토레지스트(512)는 클리너(예를 들어, 아세톤, 알코올 등)를 이용하여 제거되며, 금속은 어닐링(annealing)된다(540). 그 후에, 선택 게이트 산화물 층(547)이 약 100nm 두께에 도달할 때까지, 산소 내의 약 섭씨 1100도로 튜브 퍼니스 내에 웨이퍼를 배치함으로써 고품질의 선택 게이트 산화물 층(547)이 웨이퍼 상으로 성장된다(545). 그 다음에 공정은 도 6으로 계속된다.
도 6은 플래시 메모리 셀의 일 실시예에 대한 상호 접속 비아(interconnect via)들을 제조하기 위한 일련의 단계들을 도시한다. 이 비아들은 도핑된 영역들에 대한 금속 연결들을 허용한다. 그러므로, 도 5의 공정으로부터, 다른 포토레지스트의 층(607)이 웨이퍼 상으로 스피닝되며(605), 비아 마스크(612)가 포토레지스트(607) 상에 적용된다(610). 그 다음에 마스킹된 웨이퍼는 노출된 포토레지스트(622)를 생성하도록(620) UV 복사선(617)에 노출된다(615). 포토레지스트는 상술한 것들과 유사한 공정들을 이용하여 현상됨으로써(625), 결과적으로 갭(gap)들(627)이 된다.
웨이퍼를 하드 베이킹한 후에, 선택 게이트 산화물 층의 노출된 부분(627)은 순차적으로: 노출된 선택 게이트 산화물 층(627)을 제거하도록 BOE를 이용하여 에칭되고(630); 선택 게이트 산화물 층의 노출된 부분(632)을 제거하도록 금속 에천트를 이용하여 에칭되며(635); 부동 게이트 산화물 층의 노출된 부분(642)을 제거하도록 BOE를 이용하여 에칭된다(640). 에칭(630, 635, 640)하자마자, 도핑된 영역들(소스 및 드레인)이 노출될 때, 잔존 포토레지스트(607)는 아세톤, 알코올, 또는 다른 적절한 용액과 같은 클리너를 이용하여 한번 더 제거된다. 비아들에 대한 제조 공정이 도 6에 따라 완료되면, 공정은 도 7로 계속된다.
도 7은 금속 컨택들을 제조하며 플래시 메모리 셀의 일 실시예의 제조를 완료하기 위한 일련의 단계들을 도시한다. 도 7에 도시된 바와 같이, 금속(예를 들어, 알루미늄) 층(707)은 증발기(예를 들어, 열 증발기, e-빔 증발기 등) 내에 웨이퍼를 배치함으로써 웨이퍼 상으로 증착된다(705). 이것은 약 500nm의 금속이 웨이퍼의 표면에 증발(또는 증착)되게 한다. 이 금속 층(707)의 선택 부분들은 결국 선택 게이트, 소스 컨택, 및 드레인 컨택이 될 것이다.
그 다음에 포토레지스트(712) 층이 증착된(705) 금속 층(707) 상으로 스피닝되고(710), 금속 컨택 마스크(717)가 포토레지스트(712) 층에 적용된다(715). 그 다음에 마스킹된 웨이퍼는 UV 광(722)(또한 UV 복사선으로 지칭됨)에 노출되며(720), 그 결과로서 금속 컨택 마스크(717)가 제거되자마자(725) 포토레지스트(727)가 노출된다. 다시 한번, 포토레지스트(712)가 현상됨으로써(730), 노출된 포토레지스트(727)를 제거하며 증착된(705) 금속 층(707)의 부분(732)을 드러낸다. 그 다음에 결과적인 웨이퍼는 에천트에 대해 잔존 포토레지스트를 무력화하도록 하드 베이킹된다.
하드 베이킹 후에, 노출된 금속 층(732)은 섭씨 50도로 가열된 금속 에천트를 이용하여 에칭된다(735). 그 다음에 노출된 고품질의 선택 게이트 산화물 층(737)은 BOE 용액을 이용하여 에칭된다(735). 그 후에, 잔존 노출된 금속 층(742)이 에칭된다(740). 그리고, 최종 에칭 단계(745) 동안, 잔존 고품질의 부동 게이트 산화물 층(747)은 BOE 용액을 이용하여 에칭된다. 그 후에 잔존 포토레지스트(707)가 제거된다.
제조 공정의 최종 단계를 위해, 금속은 튜브 퍼니스에서 어닐링됨으로써, 금속과 실리콘 영역들 사이의 컨택 저항을 낮춘다. 일부 실시예들에 대해서는, 웨이퍼들은 디아젠(diazene)(H2N2)의 대기에서 약 10분 동안 약 섭씨 450도로 어닐링된다. 결과적인 플래시 셀(210)은(또한 도 2에서) MOSFET-제조 공정에서 금속 게이트를 제조하는 동일한 공정을 이용하여 제조된 부동 게이트(230), 및 MOSFET에서 이용되는 동일한 상호 접속 금속을 이용하여 제조된 선택 게이트(235)를 포함한다. 이와 같이, 플래시 셀(210)은 MOSFET 제조 공정에 대한 매우 적은 수정들로 제조될 수 있다. 따라서, 도 3 내지 도 7에서 설명된 바와 같은 공정은 내장된 플래시 메모리에 대한 우수한 제조 공정을 허용하다.
MOSFET 제조를 위해 현재 존재하는 방법보다 추가적인 공정 단계들이 거의 없거나 전혀 없는 그러한 내장된 플래시를 제조하는 방법을 제공함으로써, 본 발명의 다양한 실시예들은 주문형 반도체(ASIC)와 비휘발성 메모리의 통합을 제공한다.
예시적인 실시예들이 도시 및 설명되었을지라도, 기술된 바와 같은 본 명세서에 대한 다수의 변경들, 수정들, 또는 대안들이 이루어질 수 있는 것이 당업자에게 명백해질 것이다. 예를 들어, 이 실시예들에서 N-채널 금속 산화물 반도체(N-MOS)이 도시될지라도, 공정들은 P-채널 금속 산화물 반도체(P-MOS)의 문맥에서 용이하게 적용될 수 있는 것이 인식되어야 한다. 게다가, 특정 온도 범위들 및 시간들이 명료성을 위해 제공될지라도, 이 범위들 및 시간들이 설명을 위해 단지 제공된 것이 인식되어야 한다. 이와 같이, 당업자는 동등한 결과들을 달성하기 위해 제조 조건들 및 재료들에 따라 이 범위들 및 시간들이 변경될 수 있는 것을 인식할 것이다. 그러므로, 모든 그러한 변경들, 수정들, 변형들, 및 대안들은 본 명세서의 범위 내에 포함되는 것으로 인식되어야 한다.
Claims (15)
- 삭제
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- 기판에서 소스 및 드레인을 생성하는 단계;
상기 기판 상으로 부동 게이트 산화물 층을 성장시키는 단계;
상기 부동 게이트 산화물 층 상으로 제 1 금속 층을 증착시킴으로써 부동 게이트를 형성하는 단계;
상기 제 1 금속 층 상에서 선택 게이트 산화물 층을 성장시키는 단계;
제 2 금속 층, 상기 선택 게이트 산화물 층, 상기 제 1 금속 층, 및 상기 부동 게이트 산화물 층의 부분들을 에칭함으로써 상호 접속 비아들을 제조하는 단계; 및
상기 선택 게이트 산화물 층 상으로 상기 제 2 금속 층을 증착시킴으로써 선택 게이트를 형성하는 단계를 포함하는, 방법. - 청구항 13에 있어서,
상기 소스 및 드레인을 생성하는 단계는,
상기 기판을 제공하는 단계;
상기 기판 상으로 필드 산화물 층을 열적 성장시키는 단계;
상기 기판 상으로 제 1 포토레지스트를 스피닝하는 단계;
상기 기판 상의 포토레지스트 위에 도핑 마스크를 배치하는 단계;
상기 도핑 마스크 위로부터 자외선(UV) 복사선에 상기 제 1 포토레지스트의 부분을 노출시키는 단계;
상기 도핑 마스크를 제거하는 단계;
노출된 제 1 포토레지스트를 현상하는 단계;
상기 필드 산화물 층의 부분들을 에칭하는 단계;
임의의 잔존 제 1 포토레지스트를 제거하는 단계;
상기 에칭된 필드 산화물 층에 도펀트 재료를 도포하는 단계;
상기 도포된 도펀트 재료에 사전증착 공정을 이용하는 단계;
잉여 도펀트 재료를 제거하는 단계; 및
상기 기판으로 잔존 도펀트 재료를 확산시키는 단계를 포함하는, 방법. - 청구항 13 또는 청구항 14 중 어느 한 항의 공정에 의해 제조되는 메모리 장치.
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