JPH06224440A - Ｍｏｓ電界効果型トランジスタ及び不揮発性半導体記憶装置 - Google Patents

Ｍｏｓ電界効果型トランジスタ及び不揮発性半導体記憶装置

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JPH06224440A
JPH06224440A JP5027463A JP2746393A JPH06224440A JP H06224440 A JPH06224440 A JP H06224440A JP 5027463 A JP5027463 A JP 5027463A JP 2746393 A JP2746393 A JP 2746393A JP H06224440 A JPH06224440 A JP H06224440A
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insulating film
polycrystalline silicon
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effect transistor
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Abstract

(57)【要約】 【目的】 結晶欠陥が極めて少なく、消去効率が優れ、
チャンネル長が短く微細化に有利であり且つパンチスル
ーが極めて起こり難く、コンタクト抵抗が低いＭＯＳ電
界効果型トランジスタ及び不揮発性半導体記憶装置を提
供する。 【構成】 ＭＯＳ電界効果型トランジスタは、第一導電
型半導体基板１１上の素子分離絶縁膜１２によってそれ
ぞれ隔離された活性領域上に形成され、且つ微小間隔を
以て相互に離間されている一対の第二導電型第一多結晶
シリコン層１４と、第二導電型第一多結晶シリコン層１
４の下部が接する第一導電型半導体基板１１の全活性領
域とその周縁に形成されている第二導電型拡散層１９
と、第二導電型第一多結晶シリコン層１４及び前記活性
領域上に形成されているゲート絶縁膜１３と、ゲート絶
縁膜１３上に形成されたゲート電極１８とを有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、浮遊ゲート電極を有す
るスタックゲート型ＥＥＰＲＯＭ（Electrically Erasa
ble Programmable ＲＯＭ）及びＥＰＲＯＭ（Erasable
Programmable ＲＯＭ）に用いて、好適なＭＯＳ電界効
果型トランジスタ及びそれらを用いた不揮発性半導体記
憶装置に関する。
【０００２】
【従来の技術】従来のＭＯＳ電界効果型トランジスタ及
び不揮発性半導体記憶装置は、例えばNIKKEI MICRO DEV
ICES 1990 年 1月号「１６Ｍ ＥＰＲＯＭセル技術」に
記載の如く、イオン注入法によって第二導電型不純物を
第一導電型半導体基板中に導入することにより、相互に
所定距離だけ離間した一対の第二導電型拡散層を形成
し、ソース／ドレイン層を構成していた。そのため該第
二導電型拡散層の接合深さは深くなる傾向にあり、また
トンネル窓のチャンネル方向の幅は拡散により広くなる
傾向にあった。例えば従来の第二導電型拡散層の接合深
さは０．２〜０．３nmであり、またトンネル窓のチャン
ネル方向の幅は０．０５〜０．１nmであった。
【０００３】また活性領域と接触した第二導電型拡散層
の一部のみをコンタクト径としていた。更にそのチャン
ネル長は、１６メガビットレベルで０．６nmであった。
【０００４】
【発明が解決しようとする課題】従来のＭＯＳ電界効果
型トランジスタ及び不揮発性半導体記憶装置において、
イオン注入により第二導電型拡散層を形成していたので
第二導電型拡散層の接合深さが比較的深く、このためソ
ース側の空乏層はドレイン側への張出しが、またドレイ
ン側の空乏層はソース側への張出しがそれぞれ大きくな
り、パンチスルーが起こり易いという問題があった。
【０００５】また従来は第二導電型拡散層の接合深さが
比較的深かったため横方向拡散が大きく、そのためフラ
ッシュＥＥＰＲＯＭにおいてはトンネル窓が大きくなり
消去効率が悪いという問題があった。更にその横方向拡
散のためにショートチャンネル効果が起こり易いので、
チャンネル長をそれほど短くすることができず微細化に
は不利であった。
【０００６】また従来は活性領域と接触した第二導電型
拡散層のうち一部のみをコンタクト径としていたため、
コンタクト抵抗の低減が困難であった。更に従来はイオ
ン注入法により第二導電型拡散層を形成していたため、
結晶欠陥が起こり易いという問題があった。
【０００７】そこで本発明は、結晶欠陥が極めて少な
く、消去効率が優れていると共に、チャンネル長が短く
微細化に有利であり、パンチスルーが極めて起こり難
く、コンタクト抵抗が低いＭＯＳ電界効果型トランジス
タ及び不揮発性半導体記憶装置を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明に係るスタックゲ
ート型不揮発性半導体記憶装置は、第一導電型半導体基
板上の素子分離絶縁膜によってそれぞれ隔離された活性
領域上に形成され、且つ微小間隔を以て相互に離間され
ている一対の第二導電型第一多結晶シリコン層と、前記
第二導電型第一多結晶シリコン層へ第二導電型不純物を
導入し、そして該シリコン層からその不純物を前記半導
体基板上に熱処理によって外方拡散することにより、前
記活性領域に形成された前記微小間隔を以て相互に離間
されている一対の第二導電型拡散層と、前記微小間隔に
おける基板上に形成された第一ゲート絶縁膜と、前記一
対の第二導電型第一多結晶シリコン層のそれぞれを完全
に被覆し、且つそのそれぞれの端部が前記第一ゲート絶
縁膜と接触するように形成された層間絶縁膜と、前記第
一ゲート絶縁膜上に、前記微小間隔を埋めるように前記
第二導電型第一多結晶シリコン層と前記層間絶縁膜を隔
てて形成された浮遊ゲート電極と、前記浮遊ゲート電極
上に形成された第二ゲート絶縁膜と、前記第二ゲート電
極上に形成された第二導電型第三多結晶シリコンゲート
電極と、を有している。
【０００９】その場合、前記浮遊ゲート電極が第二導電
型多結晶シリコン層であることが好ましい。また前記第
三多結晶シリコンゲート電極がポリサイドゲート構造で
あることが好ましい。更に前記層間絶縁膜の側面にサイ
ドウオール絶縁膜が形成されていることが好ましい。更
に前記微小間隔に第二導電型第二多結晶シリコン層が完
全に埋め込まれていることが好ましい。更に前記第二導
電型拡散層の接合深さが０．０５nmであることが好まし
い。更に前記活性領域と接触した第二導電型拡散層表面
をコンタクト領域とすることが好ましい。
【００１０】また本発明に係るＭＯＳ電界効果型トラン
ジスタは、第一導電型半導体基板上の素子分離絶縁膜に
よってそれぞれ隔離された活性領域上に形成され、且つ
微小間隔を以て相互に離間されている一対の第二導電型
拡散層と、該第二導電型拡散層上に形成された一対の第
二導電型第一多結晶シリコン層と、該第二導電型第一多
結晶シリコン層及び前記微小間隔における基板上に形成
されたゲート絶縁膜と、該ゲート絶縁膜上に形成された
ゲート電極とを有する。
【００１１】その場合、前記層間絶縁膜の側面にサイド
ウオール絶縁膜が形成されていることが好ましい。また
前記第二導電型拡散層の接合深さが０．０５nmであるこ
とが好ましい。更に前記活性領域と接触した第二導電型
拡散層表面をコンタクト領域とすることが好ましい。
【００１２】
【作用】本発明に係る不揮発性半導体記憶装置において
は、活性領域上に相互に微小間隔を以て離間して形成さ
れた一対の第二導電型第一多結晶シリコン層から、第二
導電型不純物を半導体基板中に外方拡散することによ
り、第二導電型拡散層を形成する。この外方拡散は、前
記第二導電型第一多結晶シリコン層の表面に層間絶縁膜
を形成するための８００℃スチーム雰囲気熱酸化、及び
後続の１０分間９００℃、Ｎ高温アニール処理の際に行
われる。このため結晶欠陥の発生を回避することができ
る。
【００１３】更に上述の方法で第二導電型拡散層を形成
するため、接合深さが０．０５nmと従来よりも浅い拡散
層が形成可能であり、従って横方向拡散が小さい。この
ため短チャンネル効果が起こり難いので、従来よりもチ
ャンネル長を短くすることができ、微細化に有利な構造
を得ることができると同時に、トンネル窓が小さいので
フラッシュＥＥＰＲＯＭにおいては消去効率の向上を図
ることが可能である。更に浅い接合であるため、ソース
側の空乏層のドレイン側方向への張出し、及びドレイン
側の空乏層のソース側方向への張出しが小さくなりパン
チスルーが極めて起こり難くなる。
【００１４】また本発明に係る不揮発性半導体記憶装置
においては、前記第二導電型第一多結晶シリコン層上に
形成されている層間絶縁膜の両側面にサイドウオール絶
縁膜が形成されているものでもよい。この場合、該サイ
ドウオール絶縁膜の厚み分だけ前記微小間隔は狭まるた
め、フォトリソグラフィで形成可能な最短のチャンネル
長よりも更に短いチャンネル長が実現可能である。
【００１５】また本発明に係る不揮発性半導体記憶装置
においては、図９に示すように第二導電型第三多結晶シ
リコン層上にポリサイドを形成したポリサイドゲート構
造であってもよい。この場合、該ポリサイドによって配
線抵抗の低減を図ることができる。
【００１６】また本発明に係る不揮発性半導体記憶装置
においては、第二導電型拡散層の全表面上に第二導電型
第一多結晶シリコン層が形成されており（図１参照）、
この第二導電型第一多結晶シリコン層からアルミ電極を
接続させているので、活性領域と接触した全第二導電型
拡散層表面がコンタクト領域となり、これによりコンタ
クト抵抗の低減を図ることができる。
【００１７】
【実施例】図１は、本発明の一実施例に係る不揮発性半
導体記憶装置の構造を示し、また図２乃至図７は、その
製造工程順に示した断面図である。
【００１８】図１に示される不揮発性半導体記憶装置を
製造するにあたり、まず例えばＰ型の第一導電型半導体
基板１１上に選択酸化法により素子分離絶縁膜１２を設
け、活性領域を定める。次に、第一導電型半導体基板１
１全面に、例えばＮ型の第二導電型第一多結晶シリコン
層１４を周知の化学的気相成長法により堆積し、第二導
電型第一多結晶シリコン層１４の全面にフォトレジスト
２４を付着させる。その後、表面にクロム２７が付着さ
れ、その上に位相シフター２５が設置された石英マスク
２６を用いて紫外線露光すると、位相シフター２５の縁
部の直下にあたるフォトレジスト２４が侵食されて約
０．２nm幅の微小間隔の隙間が生じ、そこに第二導電型
第一多結晶シリコン層１４が露出する（図２）。
【００１９】次にフォトレジスト２４をマスクとして第
二導電型第一多結晶シリコン層１４を異方性ドライエッ
チングによりパターニングする（図３）。
【００２０】次に前記微小隙間を通して露出した半導体
基板１１上に第一ゲート絶縁膜１３を、また第二導電型
多結晶シリコン層１４の表面上に層間絶縁膜１７を、そ
れぞれ膜厚が１００Åになるように８００℃スチーム雰
囲気の熱酸化法により形成する。その際の熱処理、及び
後続の１０分間，９００℃，Ｎ雰囲気中の高温アニール
処理により第二導電型第一多結晶シリコン層１４中の第
二導電型不純物が活性領域との接触面を介して半導体基
板１１中に外方拡散され、最大接合深さ約０．０５nmの
第二導電型拡散層１９が形成される（図４）。
【００２１】次に化学的気相成長法により第二導電型第
二多結晶シリコン層１６を第一ゲート絶縁膜１３及び層
間絶縁膜１７上に堆積し、活性領域部を被覆するように
パターニングした後、第二ゲート絶縁膜１５を化学的気
相成長法或は熱酸化法により膜厚２００〜２５０Åにな
るように形成する（図５）。
【００２２】次に化学的気相成長法により第二導電型第
三多結晶シリコン層１８を第二ゲート絶縁膜１５上に堆
積し、パターニングする（図６）。
【００２３】次にパターニングされた第二導電型第三多
結晶シリコン層１８上にフォトレジスト２４を付着し、
第二導電型第三多結晶シリコン層１８をマスクとして、
第二ゲート絶縁膜１５及び第二導電型第二多結晶シリコ
ン層１６を順次異方性ドライエッチングによりパターニ
ングする（図７）。
【００２４】次に従来より周知の方法で、配線間絶縁膜
２２を化学的気相成長法により第一導電型半導体基板１
１上に形成し、その後その配線間絶縁膜２２及び第一ゲ
ート絶縁膜１３の所定位置を開孔して第二導電型第一多
結晶シリコン層１４の表面の一部を開設し、ここにアル
ミ電極２３を挿通して前記第二導電型第一多結晶シリコ
ン層１４表面の一部と接触するようにすることにより本
発明の最終構造を得る（図１）。このように本発明に係
る不揮発性半導体記憶装置においては図１に示す如く、
第二導電型拡散層１９の全表面上に第二導電型第一多結
晶シリコン層１４が形成されており、この第二導電型第
一多結晶シリコン層１４からアルミ電極２３を接続させ
ているので、活性領域と接触した全第二導電型拡散層表
面がコンタクト領域となる。また活性領域に形成された
第二導電型拡散層１９は非常に浅いので、チャンネル領
域への拡散も少なく、それだけトンネル窓も小さく構成
できる。
【００２５】以上、本発明に係る不揮発性半導体記憶装
置の一実施例を説明したが、他の実施例として、図８に
示すように前記微小隙間に第二多結晶シリコン層１６を
完全に埋め込んだ構造のものであってもよい。
【００２６】或は本発明に係る不揮発性半導体記憶装置
の更に別の実施例として、図９に示すように前記微小隙
間の側壁にサイドウオール絶縁膜２０を設けたものであ
ってもよい。このサイドウオール絶縁膜２０によりフォ
トリソグラフィで形成可能な最短のチャンネル長よりも
更に短いチャンネル長が実現可能である。この場合、前
記二つの実施例と比しサイドウオール絶縁膜２０の厚さ
の分だけ前記微小隙間は狭まるため、図９に示す如く第
二ゲート絶縁膜１５はほぼ平坦となる。
【００２７】或は更に別の実施例として、本発明に係る
不揮発性半導体記憶装置は、図９に示すように第二導電
型第三多結晶シリコン層１８上にポリサイド２１を形成
したポリサイドゲート構造であってもよい。このポリサ
イド２１によって、配線抵抗の低下を図ることができ
る。
【００２８】尚、上記実施例においては本発明に係る不
揮発性半導体記憶装置について説明したが、本発明に係
るＭＯＳ電界効果型トランジスタについても上記実施例
と同様にして実現することができる。
【００２９】
【発明の効果】以上説明したように本発明によれば、第
二導電型拡散層の接合深さが従来よりも浅いため横方向
拡散が小さく、このため短チャンネル効果が起こりにく
いので従来よりもチャンネル長を短くすることができ微
細化に有利な不揮発性半導体記憶装置及びＭＯＳ電界効
果型トランジスタの構造を得ることができる。更に本発
明によればトンネル窓が小さくできるのでフラッシュＥ
ＥＰＲＯＭにおいては消去効率の向上を図ることが可能
である。更に接合深さが浅い故に、ソース側の空乏層の
ドレイン側方向への、又ドレイン側の空乏層のソース側
方向への張出しが小さくなりパンチスルーが極めて起こ
り難くなる。
【００３０】また特に請求項６に係る本発明によれば、
第二導電型第一多結晶シリコン層上に形成されている層
間絶縁膜の両側面にサイドウオール絶縁膜を設けるの
で、該サイドウオール絶縁膜の厚み分だけ前記微小隙間
は狭まるため、フォトリソグラフィで形成可能な最短の
チャンネル長よりも更に短いチャンネル長が実現可能で
ある。また特に請求項３に係る本発明によれば、ゲート
電極が第二導電型第三多結晶シリコン層上にポリサイド
を形成したポリサイドゲート構造をとることにより、該
ポリサイドによって配線抵抗の低減を図ることができ
る。
【００３１】更に本発明においては熱処理により第二導
電型拡散層を形成するため、結晶欠陥の発生を回避する
ことができる。また本発明においては、第二導電型拡散
層の全表面上に第二導電型第一多結晶シリコン層が形成
されるため、活性領域と接触した全第二導電型拡散層表
面がコンタクト領域となり、これによりコンタクト抵抗
の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る不揮発性半導体記憶装
置の断面図である。
【図２】本発明の一実施例に係る不揮発性半導体記憶装
置の製造工程において、第二導電型第一多結晶シリコン
層の全面に付着されたフォトレジストの一部を紫外線露
光により侵食している工程を示す断面図である。
【図３】本発明の一実施例に係る不揮発性半導体記憶装
置の製造工程において、第二導電型第一多結晶シリコン
層のエッチング終了後、第一ゲート絶縁膜及び層間絶縁
膜形成前の状態を示す断面図である。
【図４】本発明の一実施例に係る不揮発性半導体記憶装
置の製造工程において、第二導電型拡散層形成後、第二
導電型第二多結晶シリコン層形成前の状態を示す断面図
である。
【図５】本発明の一実施例に係る不揮発性半導体記憶装
置の製造工程において、第二ゲート絶縁膜形成後、第二
導電型第三多結晶シリコン層堆積前の状態を示す断面図
である。
【図６】本発明の一実施例に係る不揮発性半導体記憶装
置の製造工程において、第二導電型第三多結晶シリコン
層パターニング後、第二ゲート絶縁膜及び第二導電型第
二多結晶シリコン層エッチング前の状態を示す断面図で
ある。
【図７】本発明の一実施例に係る不揮発性半導体記憶装
置の製造工程において、第二ゲート絶縁膜及び第二導電
型第二多結晶シリコン層エッチング後、配線間絶縁膜形
成前の状態を示す断面図である。
【図８】本発明の別の一実施例に係る不揮発性半導体記
憶装置の断面図である。
【図９】本発明の更に別の一実施例に係る不揮発性半導
体記憶装置の断面図である。
【符号の説明】
１１ 第一導電型半導体基板 １２ 素子分離絶縁膜 １３ 第一ゲート絶縁膜 １４ 第二導電型第一多結晶シリコン層 １５ 第二ゲート絶縁膜 １６ 第二導電型第二多結晶シリコン層 １７ 層間絶縁膜 １８ 第二導電型第三多結晶シリコン層 １９ 第二導電型拡散層

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第一導電型半導体基板上の素子分離絶縁
    膜によってそれぞれ隔離された活性領域上に形成され、
    且つ微小間隔を以て相互に離間されている一対の第二導
    電型第一多結晶シリコン層と、 前記第二導電型第一多結晶シリコン層へ第二導電型不純
    物を導入し、該シリコン層からその不純物を前記半導体
    基板中へ熱処理によって外方拡散することにより、前記
    活性領域に形成された前記微小間隔で相互に離間されて
    いる一対の第二導電型拡散層と、 前記微小間隔における前記基板上に形成された第一ゲー
    ト絶縁膜と、 前記一対の第二導電型第一多結晶シリコン層のそれぞれ
    を完全に被覆し、且つそれぞれの端部が前記第一ゲート
    絶縁膜と接触するように形成された層間絶縁膜と、 前記第一ゲート絶縁膜上に、前記微小間隔を埋めるよう
    に前記第二導電型第一多結晶シリコン層と前記層間絶縁
    膜を隔てて形成された浮遊ゲート電極と、 前記浮遊ゲート電極上に形成された第二ゲート絶縁膜
    と、 前記第二ゲート絶縁膜上に形成された第二導電型第三多
    結晶シリコンゲート電極と、を有する不揮発性半導体記
    憶装置。
  2. 【請求項２】 請求項１に記載の不揮発性半導体記憶装
    置において、前記浮遊ゲート電極が第二導電型多結晶シ
    リコン層であることを特徴とする不揮発性半導体記憶装
    置。
  3. 【請求項３】 請求項１に記載の不揮発性半導体記憶装
    置において、前記第三多結晶シリコンゲート電極がポリ
    サイドゲート構造であることを特徴とする不揮発性半導
    体記憶装置。
  4. 【請求項４】 請求項１に記載の不揮発性半導体記憶装
    置において、前記微小間隙に第二導電型第二多結晶シリ
    コン層を完全に埋め込んだことを特徴とする不揮発性半
    導体記憶装置。
  5. 【請求項５】 第一導電型半導体基板上の素子分離絶縁
    膜によって、それぞれ隔離された活性領域上に形成さ
    れ、且つ微小間隔を以て相互に離間されている一対の第
    二導電型第一多結晶シリコン層と、 該第二導電型第一多結晶シリコン層の下部が接する前記
    第一導電型半導体基板の全活性領域とその周縁に形成さ
    れている第二導電型拡散層と、 前記第二導電型第一多結晶シリコン層及び前記活性領域
    上に形成されているゲート絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極と、を有する
    ＭＯＳ電界効果型トランジスタ。
  6. 【請求項６】 請求項５に記載のＭＯＳ電界効果型トラ
    ンジスタにおいて、前記ゲート電極が、前記活性領域上
    のゲート絶縁膜の上に形成された浮遊ゲートと、該浮遊
    ゲート上に形成された第二ゲート絶縁膜と、該第二ゲー
    ト絶縁膜上に形成された制御ゲート電極と、を有するこ
    とを特徴とするＭＯＳ電界効果型トランジスタ。
  7. 【請求項７】 請求項１に記載の不揮発性半導体記憶装
    置又は請求項５に記載のＭＯＳ電界効果型トランジスタ
    において、前記層間絶縁膜の側面にサイドウオール絶縁
    膜が形成されていることを特徴とする不揮発性半導体記
    憶装置又はＭＯＳ電界効果型トランジスタ。
  8. 【請求項８】 請求項１に記載の不揮発性半導体記憶装
    置又は請求項５に記載のＭＯＳ電界効果型トランジスタ
    において、前記第二導電型拡散層の接合深さが０．０５
    nmであることを特徴とする不揮発性半導体記憶装置又は
    ＭＯＳ電界効果型トランジスタ。
  9. 【請求項９】 請求項１に記載の不揮発性半導体記憶装
    置又は請求項５に記載のＭＯＳ電界効果型トランジスタ
    において、前記活性領域と接触した第二導電型拡散層表
    面をコンタクト領域とすることを特徴とする不揮発性半
    導体記憶装置又はＭＯＳ電界効果型トランジスタ。
  10. 【請求項１０】 請求項５に記載のＭＯＳ電界効果型ト
    ランジスタにおいて、前記第二導電型拡散層が、前記第
    二導電型第一多結晶シリコン層中の第二導電型不純物を
    前記半導体基板中に熱処理により外方拡散することによ
    り形成されることを特徴とするＭＯＳ電界効果型トラン
    ジスタ。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308128B1 (ko) * 1999-08-24 2001-11-01 김영환 비휘발성 메모리 소자 및 그의 제조 방법
KR100436066B1 (ko) * 1996-03-22 2004-12-03 주식회사 하이닉스반도체 반도체소자의제조방법
US9048314B2 (en) 2005-02-23 2015-06-02 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US9190518B2 (en) 2004-10-25 2015-11-17 Intel Corporation Nonplanar device with thinned lower body portion and method of fabrication
US9224754B2 (en) 2008-06-23 2015-12-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US9337307B2 (en) 2005-06-15 2016-05-10 Intel Corporation Method for fabricating transistor with thinned channel

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3200497B2 (ja) * 1993-03-19 2001-08-20 三菱電機株式会社 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法
US5432112A (en) * 1994-05-06 1995-07-11 United Microelectronics Corporation Process for EPROM, flash memory with high coupling ratio
US5464782A (en) * 1994-07-05 1995-11-07 Industrial Technology Research Institute Method to ensure isolation between source-drain and gate electrode using self aligned silicidation
US5635415A (en) * 1994-11-30 1997-06-03 United Microelectronics Corporation Method of manufacturing buried bit line flash EEPROM memory cell
US5751019A (en) * 1994-12-06 1998-05-12 Varian Associates, Inc. Method and structure for reducing short circuits between overlapping conductors
TW367612B (en) * 1996-12-26 1999-08-21 Hitachi Ltd Semiconductor device having nonvolatile memory and method of manufacture thereof
US5981148A (en) 1997-07-17 1999-11-09 International Business Machines Corporation Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby
TW406374B (en) 1997-07-17 2000-09-21 Ibm Method for forming transistors with raised source and drains and device formed thereby
US6083798A (en) * 1998-05-26 2000-07-04 Advanced Micro Devices, Inc. Method of producing a metal oxide semiconductor device with raised source/drain
US6917069B2 (en) * 2001-10-17 2005-07-12 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor
US6952033B2 (en) * 2002-03-20 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried bit-line and raised source line
US7411246B2 (en) * 2002-04-01 2008-08-12 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby
US6952034B2 (en) * 2002-04-05 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried source line and floating gate
US6891220B2 (en) * 2002-04-05 2005-05-10 Silicon Storage Technology, Inc. Method of programming electrons onto a floating gate of a non-volatile memory cell
WO2004059006A1 (en) * 2002-12-25 2004-07-15 Casio Computer Co., Ltd. Optical dna sensor, dna reading apparatus, identification method of dna and manufacturing method of optical dna sensor
US6906379B2 (en) * 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
US8183595B2 (en) * 2005-07-29 2012-05-22 International Rectifier Corporation Normally off III-nitride semiconductor device having a programmable gate
JP5050364B2 (ja) * 2006-02-13 2012-10-17 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US8148768B2 (en) * 2008-11-26 2012-04-03 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
JP6401053B2 (ja) * 2014-12-26 2018-10-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175118A (en) * 1988-09-20 1992-12-29 Mitsubishi Denki Kabushiki Kaisha Multiple layer electrode structure for semiconductor device and method of manufacturing thereof
JP2508818B2 (ja) * 1988-10-03 1996-06-19 三菱電機株式会社 半導体装置の製造方法
JPH0344971A (ja) * 1989-07-13 1991-02-26 Ricoh Co Ltd 不揮発性メモリ及びその製造方法
JPH0574806A (ja) * 1991-09-13 1993-03-26 Hitachi Ltd 半導体装置及びその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100436066B1 (ko) * 1996-03-22 2004-12-03 주식회사 하이닉스반도체 반도체소자의제조방법
KR100308128B1 (ko) * 1999-08-24 2001-11-01 김영환 비휘발성 메모리 소자 및 그의 제조 방법
US10236356B2 (en) 2004-10-25 2019-03-19 Intel Corporation Nonplanar device with thinned lower body portion and method of fabrication
US9190518B2 (en) 2004-10-25 2015-11-17 Intel Corporation Nonplanar device with thinned lower body portion and method of fabrication
US9741809B2 (en) 2004-10-25 2017-08-22 Intel Corporation Nonplanar device with thinned lower body portion and method of fabrication
US9368583B2 (en) 2005-02-23 2016-06-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US9048314B2 (en) 2005-02-23 2015-06-02 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US9337307B2 (en) 2005-06-15 2016-05-10 Intel Corporation Method for fabricating transistor with thinned channel
US9806195B2 (en) 2005-06-15 2017-10-31 Intel Corporation Method for fabricating transistor with thinned channel
US11978799B2 (en) 2005-06-15 2024-05-07 Tahoe Research, Ltd. Method for fabricating transistor with thinned channel
US9450092B2 (en) 2008-06-23 2016-09-20 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US9224754B2 (en) 2008-06-23 2015-12-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US9806193B2 (en) 2008-06-23 2017-10-31 Intel Corporation Stress in trigate devices using complimentary gate fill materials

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