KR0124647B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법

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KR0124647B1 KR1019940012996A KR19940012996A KR0124647B1 KR 0124647 B1 KR0124647 B1 KR 0124647B1 KR 1019940012996 A KR1019940012996 A KR 1019940012996A KR 19940012996 A KR19940012996 A KR 19940012996A KR 0124647 B1 KR0124647 B1 KR 0124647B1
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Abstract

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 채널길이의 조절이 용이하고 평탄한 구조를 가진 매몰 비트라인 EEPROM을 구현하기 위한 것이다.
본 발명은 반도체기판과, 상기 반도체기판 소정부분에 일방향으로 배열되어 형성된 복수개의 트렌치, 인접한 상기 트렌치들 사이의 기판영역에 형성되는 채널영역, 상기 트렌치 내벽면에 형성된 소오스 및 드레인영역, 상기 트렌치 내부에 매몰되어 형성된 절연막, 상기 채널영역 상부 및 상기 절연막 상부의 일부분까지 걸쳐서 형성된 제1절연막, 상기 제1절연막위에 형성된 플로팅게이트, 상기 플로팅게이트 전면에 형성된 제2절연막, 상기 플로팅게이트가 형성된 기판 상부에 상기 소오스 및 드레인영역과 교차하여 형성된 워드라인을 포함하여 구성되는 반도체 메모리장치를 제공하며, 이를 제조하기 위한 방법으로서, 반도체기판 소정영역을 소정깊이로 이방성식각하여 트렌치를 형성하는 공정과, 상기 트렌치 내벽에 불순물을 이온주입하는 공정, 상기 트렌치 내부를 절연물질로 매립하는 공정, 기판 전면에 제1절연막을 형성하는 공정, 상기 제1절연막상에 제1도전층을 형성하는 공정, 상기 제1도전층 및 제1절연막을 소정패턴으로 패터닝하여 플로팅게이트를 형성하는 공정, 상기 플로팅게이트 전면에 제2절연막을 형성하는 공정, 상기 제2절연막 전면에 제2도전층을 형성하는 공정, 상기 제2절연막을 소정패턴으로 패터닝하여 워드라인을 형성하는 공정을 포함하여 이루어지는 반도체 메모리장치의 제조방법을 제공한다.

Description

반도체 메모리장치 및 그 제조방법
제1도는 종래의 매몰 비트라인 EEPROM의 제조방법을 도시한 공정순서도.
제2도는 본 발명에 의한 매몰 비트라인 EEPROM의 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 포토레지스트패턴
23 : 소오스 및 드레인영역 24 : 절연막
25 : 제1절연막 26 : 플로팅게이트
27 : 제2절연막 28 : 워드라인
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 매몰 비트라인 플래쉬 EEPROM(Buried Bitline Flash Electrically Erasable Programmable Read only Memory) 및 이의 제조방법에 관한 것이다.
제1도를 참조하여 종래의 매몰 비트라인 EEPROM의 제조방법을 설명하면 다음과 같다.
먼저, 제1도(a)와 같이 p형 반도체기판(10)상에 터널산화막(11)과 얇은 폴리실리콘층(12) 및 질화막(13)을 차례로 형성한 후, 제1도(b)와 같이 사진식각공정을 통해 상기 질화막(13)과 얇은 폴리실리콘층(12) 및 상기 터널산화막(11)의 일정두께를 선택적으로 식각해낸 다음, n형 불순물을 이온주입(14)한다. 이어서 제1도(c)와 같이 소오스 및 드레인이 형성될 영역을 제외한 나머지 영역을 포토레지스트(PR) 마스킹한 다음 p형 불순물을 이온주입(15)한 후, 제1도(d)와 같이 상기 포토레지스트를 제거하고 필드산화공정을 행하여 필드산화막(16)을 형성함과 동시에 매몰 비트라인(17)을 형성한다.
참조부호 12a는 상기 필드산화공정 중에 폴리실리콘층(12)의 엣지부분이 산화된 것을 나타낸다.
다음에 제1도(e)와 같이 기판 전면에 폴리실리콘층(18)을 형성한 후, 이를 사진식각공정에 의해 패터닝하여 플로팅게이트(18)를 형성한 다음, 제1도(f)와 같이 상기 제1게이트(18) 전면에 층간절연막(19)을 형성하고, 그 전면에 폴리실리콘을 증착하여 워드라인(20)을 형성한다.
상술한 종래기술에 있어서는 소오스 및 드레인영역 형성을 위한 이온주입후 산화공정을 행하므로 버즈비크(Bird's beak) 및 열확산으로 인해 활성영역의 채널길이를 조절하기가 매우 힘들다.
또한, 매몰 비트라인상의 필드산화막에 의한 단차로 인해 소자의 평탄화 측면에서도 바람직하지 못하다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 채널길이의 조절이 용이하고 평탄한 구조를 가진 매몰 비트라인 EEPROM 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 반도체기판과, 상기 반도체기판 소정부분에 일방향으로 배열되어 형성된 복수개의 트렌치, 인접한 상기 트렌치들 사이의 기판영역에 형성되는 채널영역, 상기 트렌치 내벽면에 형성된 소오스 및 드레인영역, 상기 트렌치 내부에 매몰되어 형성된 절연막, 상기 채널영역 상부 및 상기 절연막 상부의 일부분까지 걸쳐서 형성된 제1절연막, 상기 제1절연막위에 형성된 플로팅게이트, 상기 플로팅게이트 전면에 형성된 제2절연막, 상기 플로팅게이트가 형성된 기판 상부에 상기 소오스 및 드레인영역과 교차하여 형성된 워드라인을 포함하여 구성된다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 반도체기판 소정영역을 소정깊이로 이방성식각하여 트렌치를 형성하는 공정과, 상기 트렌치 내벽에 불순물을 이온주입하는 공정, 상기 트렌치 내부를 절연물질로 매립하는 공정, 기판 전면에 제1절연막을 형성하는 공정, 상기 제1절연막상에 제1도전층을 형성하는 공정, 상기 제1도전층 및 제1절연막을 소정패턴으로 패터닝하여 플로팅게이트를 형성하는 공정, 상기 플로팅게이트 전면에 제2절연막을 형성하는 공정, 상기 제2절연막 전면에 제2도전층을 형성하는 공정, 상기 제2절연막을 소정패턴으로 패터닝하여 워드라인을 형성하는 공정을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 매몰 비트라인 플래쉬 EEPROM의 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2도(a)에 도시된 바와 같이 반도체기판(21) 소정영역에 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 정의한 후, 기판상에 포토레지스트패턴(22)을 도포하고, 이를 선택적으로 노광 및 현상하여 소오스 및 드레인영역을 노출시키고 그외의 영역은 덮는 포토레지스트패턴(22)을 형성한다.
이어서 제2도(b)에 도시된 바와 같이 상기 포토레지스트패턴(22)을 마스크로 하여 반도체기판(21)을 소정깊이로 이방성식각하여 소오스 및 드레인영역에 1000-2000Å 정도의 깊이를 가지는 트렌치를 형성한 후, 소오스 및 드레인영역 형성을 위해 불순물을 이온주입하여 상기 트렌치 내벽에 이온주입영역(23a)을 형성한다.
다음에 제2도(c)에 도시된 바와 같이 상기 포토레지스트패턴을 제거하고, 트렌치를 포함한 기판 전면에 절연막으로서, 예컨대 LPCVD(Low Pressure Chemical Vapor Deposition) 산화막이나 HTO(High Temperature Oxide)(24)를 800℃정도의 온도에서 형성한다.
이때, 상기 절연막(24) 형성공정중에 상기 주입된 이온이 확산되어 소오스 및 드레인영역(23)이 형성되게 된다.
이어서 제2도(d)에 도시된 바와 같이 상기 절연막(24)을 에치백하여 트렌치내부에만 남긴다.
다음에 제2도(e)에 도시된 바와 같이 기판 전면에 제1절연막(25)을 형성하고 이위에 플로팅게이트형성을 위한 도전층으로서, 예컨대 도핑된 폴리실리콘층을 형성한 후, 상기 트렌치내에 매몰된 절연막(24)이 노출되도록 폴리실리콘층과 제1절연막(25)을 패터닝하여 플로팅게이트(26)를 형성한다.
이어서 제2도(f)에 도시된 바와 같이 상기 플로팅게이트(26) 전면에 제2절연막(27)을 형성한 후, 그 전면에 워드라인 형성을 위한 도전층으로서, 예컨대 도핑된 폴리실리콘층을 증착하고 이를 소정패턴으로 패터닝하여 워드라인(28)을 형성함으로써 매몰 비트라인 플래쉬 EEPROM의 제조를 완료한다.
이상과 같이 본 발명은 종래와 같이 열산화공정에 의해 매몰 비트라인을 형성하지 않으므로 버즈비크효과에 의한 활성영역의 채널길이를 조절하는데 어려움이 없다. 또한 평탄화 표면을 갖는 소자를 제조할 수 있다.
그리고 종래에는 버즈비크로 인해 워드라인과 소오스 및 드레인영역간을 절연시키기 위한 절연막을 두껍게 형성할 수 없었으나, 본 발명은 트렌치를 깊게 형성할 수 있으므로 워드라인과 소오스 및 드레인영역간을 절연시키는데에도 유리하다.

Claims (6)

  1. 반도체기판과, 상기 반도체기판 소정부분에 일방향으로 배열되어 형성된 복수개의 트렌치, 인접한 상기 트렌치들 사이의 기판영역에 형성되는 채널영역, 상기 트렌치 내벽면에 소오스 및 드레인영역, 상기 트렌치 내부에 매몰되어 형성된 절연막, 상기 채널영역 상부 및 상기 절연막 상부의 일부분까지 걸쳐서 형성된 제1절연막, 상기 제1절연막위에 형성된 플로팅게이트, 상기 플로팅게이트 전면에 형성된 제2절연막, 상기 플로팅게이트가 형성된 기판 상부에 상기 소오스 및 드레인영역과 교차하여 형성된 워드라인을 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  2. 반도체기판 소정영영을 소정깊이로 이방성식각하여 트렌치를 형성하는 공정과, 상기 트렌치 내벽에 불순물을 이온주입하는 공정, 상기 트렌치 내부를 절연물질로 매립하는 공정, 기판 전면에 제1절연막을 형성하는 공정, 상기 제1절연막상에 제1도전층을 형성하는 공정, 상기 제1도전층 및 제1절연막을 소정패턴으로 패터닝하여 플로팅게이트를 형성하는 공정, 상기 플로팅게이트 전면에 제2절연막을 형성하는 공정, 상기 제2절연막 전면에 제2도전층을 형성하는 공정, 상기 제2절연막을 소정패턴으로 패터닝하여 워드라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  3. 제2항에 있어서, 상기 트렌치는 반도체기판의 소오스 및 드레인영역이 형성되는 영역에 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  4. 제2항에 있어서, 상기 트렌치 내부에 매립하는 절연물질로 CVD 산화막을 사용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  5. 제4항에 있어서, 상기 CVD 산화막은 LPCVD 산화막이나 HTO를 800℃ 정도에서 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  6. 제2항에 있어서, 상기 트렌치 내부를 절연물질로 매립하는 공정시에 상기 트렌치내에 주입된 불순물이온이 확산되어 소오스 및 드레인영역이 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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