KR0151227B1 - 플래쉬 이이피롬 제조방법 - Google Patents

플래쉬 이이피롬 제조방법

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KR0151227B1 KR1019940029617A KR19940029617A KR0151227B1 KR 0151227 B1 KR0151227 B1 KR 0151227B1 KR 1019940029617 A KR1019940029617 A KR 1019940029617A KR 19940029617 A KR19940029617 A KR 19940029617A KR 0151227 B1 KR0151227 B1 KR 0151227B1
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Abstract

본 발명은 매립확산층이 소자분리막 형성을 위한 열산화 공정에서 측면으로 확산되어 매립확산층 간에 펀치쓰루(punch-through) 현상이 발생하는 것을 방지할 수 있고 자기정렬 식각에 의한 기판의 손상을 방지할 수 있는 플래쉬 이이피롬(Flash Electrically Erasable Programable Read Only Memory: EEPROM) 제조방법에 관한 것으로, 활성영역 및 매몰확산층과 중첩되지 않는 영역의 실리콘 기판에 필드산화막을 형성하고, 활성영역 상에 제1 폴리실리콘막 패턴을 형성한 후 활성영역 및 필드산화막과 중첩되지 않는 영역에 매몰확산층을 형성하고, 부유게이트와 제어게이트 사이에 위치할 절연막을 형성하여 상기 매몰확산층 상에 형성되는 절연막을 타영역보다 두껍게 형성하는 것을 특징으로 한다.

Description

플래쉬 이이피롬(EEPROM)제조 방법
제1a도 및 제1b도는 종래의 플래쉬 이이피롬 셀 제조 공정 평면도.
제2a도 내지 제2d도는 각각 제1b도의 가-가, 나-나, 다-다, 라-라 선을 따른 단면도.
제3a도 및 제3b도는 본 발명에 따른 플래쉬 이이피롬 셀 제조 공정 평면도.
제4a도 내지 제4d도는 각각 제3b도의 마-마, 바-바, 사-사, 아-아 선을 따른 단면도.
제5a도 내지 제5c도는 제3b도의 바-바 선을 따른 제조 공정 단면도.
*도면의 주요부분에 대한 부호의 설명
1, 21A, 21B : 활성영역 1', 21' : 필드산화막
P1, P2, P3 : 폴리실리콘막 2A, 2B 22 : 매몰확산층
3A, 23A : 소오스 3B, 23B : 드레인
10, 20 : 실리콘 기판 8, 30 : 터널산화막
12 : 유전막 32A, 32C : 산화막
32B : 질화막 14, 34 : 선택게이트 산화막
본 발명은 전기적인 기록(write) 및 소거(erase) 기능을 함께 가진, 비휘발성 메모리 소자인 플래쉬(Flash) 이이피롬(Electrically Erasable Programable Read Only Memory : EEPROM) 제조 방법에 관한 것으로, 특히 매립확산층이 소자분리막 형성을 위한 열산화 공정에서 확산되어 매립확산층 간에 펀치쓰루(punch-through) 현상이 발생하는 것을 방지할 수 있고, 자기정렬 식각 방법에 의한 기판의 손상을 방지할 수 있는 플래쉬 이이피롬 제조 방법에 관한 것이다.
제1a도 및 제1b도는 종래의 플래쉬 이이피롬 셀 제조 공정 평면도이고, 제2a도 내지 제2d도는 각각 제1b도의 가-가, 나-나, 다-다, 라-라 선을 따른 단면도로서, 도면부호 1은 활성영역, 1' 필드산화막, P1은 부유게이트(floating gate)를 이루는 제1 폴리실리콘막, P2는 제어게이트(control gate)를 이루는 제2폴리실리콘막, P3는 선택게이트(select gate)를 이루는 제3 폴리실리콘막, 2A 및 2B는 매몰확산층, 3A 및 3B는 소오스 및 드레인, 8은 터널산화막(tunnel oxide), 10은 실리콘 기판, 12는 유전막, 14는 선택게이트 산화막을 각각 나타낸다.
제1a도는 실리콘과 기판 내에 매몰확산층(2A)을 형성한 후, 필드산화막(도시 하지 않음)을 형성하여 활성영역(1)을 정의하고, 터널산화막(도시하지않음) 및 부유게이트를 이룰 제1 폴리실리콘막(P1)을 형성하고, 제1 폴리시리콘막(P1)을 선택적으로 식각하여 활성영역(1)을 덮는 제1폴리실리콘막(P1) 패턴을 형성한후, 전체 구조 상에 유전막(도시하지 않음)을 형성한 다음, 제어게이트를 이룰 제2 폴리실리콘막(P2)을 형성하고 제2 폴리실리콘막(P2)을 선택적으로 식각하여 활성영역(1) 및 제1 폴리실리콘막(P1)과 직교하는 제어게이트를 형성한 후를 보이고 있다.
제 1b도는 전술한 바와 같이 제2 폴리실리콘막(P2)을 식각하여 제어게이트를 형성한 후 자기정렬(self align) 식각 방법으로 즉, 제 2 폴리실리콘막 식각공정에서 이용되었던 식각마스크를 이용하여 유전막 및 제1 폴리실리콘막(P1)을 식각하여 플래쉬 이이피롬의 게이트를 형성한 후,실리콘 기판 내에 소오스(3A) 및 드레인(3B)을 형성하고, 선택게이트 산화막(도시하지 않음)을 형성한 후, 상기 활성영역(1) 상에 중첩(overlap)되며 선택게이트를 이루는 제3 폴리실리콘막(P3)을 형성한 상태를 보이고 있다.
제2a도 내지 제2d도를 참조하여 종래의 플래쉬 이이피롬 제조방법을 보다 상세히 설명한다.
실리콘 기판(10)내에 매몰확산층을 형성하기 위해 이온주입 마스크(도시하지 않음)를 형성하고 이온주입 공정을 실시하여 제2b도 및 제2d도에 도시한 바와 같이 실리콘 기판(10) 내에 매몰확산층(2A)을 형성한 후, 상기 이온주입 마스크를 제거하고, 열산화 공정을 실시하여 필드산화막(1')을 형성한다. 제2b도 및 제2d도는 필드산화막 형성 이전의 매몰확산층(2A)과 필드산화막 형성을 위한 열산화 공정 후의 매몰확산층(2B)을 함께 보이고 있다.
이어서, 제2a도 및 제2c도에 도시한 바와 같이 터널산화막(8) 및 부유게이트를 이룰 제1 폴리실리콘막(P1)을 형성하고 제1폴리실리콘막(P1)을 선택적으로 식각하여 활성영역(1)을 덮치는 제1 폴리실리콘막(P1) 패턴을 형성한다.
다음으로, 전체 구조 상에 유전막(12) 및 제어게이트를 이룰 제2 폴리실리콘막(P2)을 형성하고, 제2 폴리실리콘막(P2)을 선택적으로 식각하여 제어게이트를 형성한 후, 제2 폴리실리콘막 식각 공정시 이용한 식각마스크(도시하지 않음)를 이용하여 유전막(12) 및 제1 폴리실리콘막(P1)을 자기정렬 방법으로 식각해서 제 2A도 및 제2C도에 도시한 바와 같이 플래쉬 이이피롬의 게이트를 형성한다.
상기 유전막(12)은 실리콘 기판 상에 차례로 적층된 실리콘산화막-실리콘질화막-실리콘산화막(silicon oxide-silicon nitride-silicon oxide, ONO막)이 될 수도 있다.
이어서, 제 2a도 및 제2d도에 도시한 바와 같이 실리콘 기판(10) 내에 소오스 및 드레인(3A, 3B)을 형성한다.
다음으로, 제2a도, 제2b도 및 제2d도에 도시한 바와 같이 선택게이트산화막(14) 및 선택게이트를 이루는 제3 폴리실리콘막(P3)을 형성한다.
전술한 바와 같이 이루어지는 종래의 이이피롬 제조 방법에서는, 필드산화막(1') 형성 이전에 매몰확산층(2A)이 실리콘 기판(10) 내에 형성되기 때문에, 필드산화막(1') 형성을 위한 열산화 공정에서 매몰확산층이 측면으로 확산되어 이웃하는 매몰확산층이 연결되는 펀치쓰루(punch trough) 현상이 일어나기도 한다. 즉, 제 1b도와 같이 매몰확산층(2A)의 폭이 소오스 및 드레인 (3A, 3B)의 폭보다 작음에도 불구하고, 필드산화막 형성 공정이 진행되면서 제2b도 및 제2d도에 나타낸 바와 같이 필드산화막 형성 이전의 매몰확산층(2A)의 폭이 필드산화막 형성 이후의 매몰확산층(2B)의 폭과 달라져 심할 경우에는 펀치쓰루가 일어나는 문제점이 있다.
이웃하는 매몰확산층이 연결되는 것을 방지하기 위해서는 매몰확산층 사이의 간격을 충분히 유지하여야 하지만, 그와 같은 방법은 셀 크기의 증대를 가져와 소자의 집적화에 저해 요인으로 작용하는 단점이 있다.
또한, 부유게이트 및 제어게이트를 이루는 제1 및 제2 폴리실리콘막(P1, P2) 그리고, 부유게이트와 제어게이트 사이의 유전막(12)을 한 번에 식각하는 자기정렬 식각 공정에서, 제1 폴리실리콘막이 없는 부분에서는 유전막(12) 식각 공정시 부유게이트 아래의 터널산화막(8)이 제거되기 때문에 제1 폴리실리콘막(P1)식각시 실리콘 기판(10)이 손상되어 이후에 실리콘 기판과 비트라인이 불완전하게 연결되는 문제점이 발생하기도 한다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 이웃하는 매몰확산층이 연결되는 것을 방지함과 동시에 게이트 형성을 위한 자기정렬 식각 공정시 실리콘 기판이 손상되는 것을 방지할 수 있는 플래쉬 이이피롬 제조방법을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판에 소자분리막을 형성하여, 활성영역이 형성될 상기 반도체 기판 표면 및 상기 활성영역 각각에 형성되는 트랜지스터의 소오스 영역을 연결시키기 위한 매몰확산층 영역의 상기 반도체 기판 표면을 노출시키는 제1 단계; 상기 활성영역을 덮는 제1 전도막 패턴을 형성하는 제2 단계; 상기 반도체 기판에 이온을 주입하여 상기 매몰확산층을 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 절연막 및 제2 전도막을 차례로 형성하는 제4 단계; 및 상기 제2 전도막, 상기 절연막 및 상기 제2 전도막 패턴을 선택적으로 식각하여, 플래쉬 이이피롬 소자의 게이트를 형성하는 제5 단계를 포함하는 플래쉬 이이피롬 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 자진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
제3a도 및 제3b도는 본 발명의 일실시예에 따른 플래쉬 이이피롬 셀 제조 공정 평면도이고, 제4a도 내지 제4d도는 각각 제3b도의 마-마, 바-바, 사-사, 아-아 선을 따른 단면도이고, 제5a도 내지 제5c도는 제3b도의 바-바 선을 따른 제조 공정 단면도이다. 도면부호 21A는 제1 활성영역, 21B는 제2 활성영역, 21' 필드산화막, P1은 부우게이트를 이루는 제1 폴리실미콘막, P2는 제어게이트를 이루는 제2 폴리실미콘막, P3는 선택게이트를 이루는 제3 폴리실리콘막, 22는 매몰확산층, 23A 및 23B는 소오스 및 드레인, 20은 실리콘 기판, 30은 터널산화막, 32A는 제1 산화막, 32B는 질화막, 32C는 제2 산화막, 34는 선택게이트 산화막을 각각 나타낸다.
제3a도는 실리콘 기판에 필드산화막(도시하지 않음)을 형성하여, 다수의 제1 활성영역(21A)과 상기 제1 활성영역(21A) 간을 연결하며 매립확산층(22) 영역과 중첩되는 제2 활성영역(21B)으로 이루어지는 활성영역을 정의하고, 터널산화막(도시하지 않음)을 형성하고, 상기 터널산화막 상에 부유게이트를 이룰 제1 폴리실리콘막(P1)을 전체 구조 상에 형성한 후, 상기 제1 폴리실리콘막(P1)상에 차례로 제1산화막 및 질화막을 형성하고, 상기 제1 활성영역(21A)과 중첩되는 부분의 질화막 상에 감광막 패턴(도시하지 않음)을 형성한 다음, 상기 감광막 패턴을 식각마스크로하여 질화막, 제1 산화막 및 제1 폴리실리콘막(P1)을 선택적으로 식각해서 상기 제1 활성영역(21A)을 덮는 질화막 패턴, 제1 산화막 패턴 및 제1 폴리실리콘막(P1) 패턴을 형성한 후, 상기 감광막 패턴을 이온주입 마스크로하는 이온주입 공정을 실시하여 매몰확산층(22)을 형성한 상태를 보이고 있다.
제 3b도는 전술한 바와 같은 이온주입 공정을 실시한 후, 전체 구조 상에 제2 산화막(도시하지 않음)을 형성하고, 전체 구조 상에 제어게이트를 이룰 제2 폴리실리콘막(P2)을 형성하고 제2 폴리실리콘막(P2)을 선택적으로 식각하여 상기 제1 활성영역(21A) 및 제1 폴리실리콘막(P1)과 직교하는 제어게이트를 형성하고, 자기 정렬 방법으로 상기 제2 산화막, 질화막, 제1 산화막 및 제1 폴리실리콘막(P1)을 식각하여 플래쉬 이이피롬의 게이트를 형성한 후, 소오스(23A) 및 드레인(23B)을 형성하고, 선택게이트 산화막(도시하지 않음) 및 제1 활성영역(21A) 상에 중첩되며 선택게이트를 이루는 제3 폴리실리콘막(P3)을 형성한 상태를 보이고 있다.
제4a도 내지 제4d도 및 제5a도 내지 제5c도를 참조하여 본 발명의 일실시예에 따른 플래쉬 이이피롬 제조 방법을 보다 상세히 설명한다.
제4a도 내지 제4d도에 도시한 바와 같이 열산화 공정을 실시하여 실리콘기판(20)에 필드산화막(21')을 형성하고, 터널산화막(30)을 형성한다. 상기 필드산화막(21')을 활성영역(21A, 21B)과 매몰확산층을 제외한 실리콘 기판(20)에 형성된다.
다음으로, 제4a도 및 제4c도에 도시한 바와 같이 터널산화막(30)상에 부유게이트를 이룰 제1 폴리실리콘막(P1)을 형성하고, 상기 제1 폴리실리콘막(P1)상에 차례로 제1 산화막(32A) 및 질화막(32B)을 형성하고, 상기 제1 활성영역(21A)과 중첩되는 부분의 상기 질화막(32B)상에 감광막 패턴(도시하지 않음)을 형성하고, 상기 감광막 패턴을 식각마스크로하여 질화막(32B), 제1 산화막(32A) 및 제1 폴리실리콘막(P1)을 선택적으로 제거해서 상기 질화막(32B), 제1 산화막(32A) 및 제1 폴리실리콘막(P1)이 제1 활성영역(21A)상에만 남도록 한다. 이때, 제3b도의 바-바 선을 따른 부분은 제5a도에 도시한 바와 같이 터널산화막(30)이 노출된다.
다음으로, 상기 감광막 패턴을 이온주입 마스크로하여 실리콘 기판 내에 이온을 주입해서 제4b도, 제4d도 및 제5b도에 도시한 바와 같이 매몰확산층(22)을 형성하고, 전체 구조 상에 제2 산화막(32C)을 800 ℃ 내지 900 ℃ 의 온도에서 습식산화 공정으로 형성한다. 제5b도에 도시한 바와 같이 매몰확산층(22)을 형성하기 위한 이온주입 공정 후 제2 산화막(32C)을 형성함으로 인해 매몰확산층(22)상에 타 영역보다 두껍게 제2 산화막(32C)이 형성되어 이후에 실시되는 자기 정렬 식각 공정에서 실리콘 기판이 손상되는 것을 방지할 수 있다.
다음으로, 제4a도, 제4b도 및 제5b도에 도시한 바와 같이 제2 산화막(32B)상에 제어게이트를 이룰 제2 폴리실리콘막(P2)을 형성하고, 제4a도, 제4b도 및 제5c도에 도시한 바와 같이 제2 폴리실리콘막(P2)을 선택적으로 식각하여 제어게이트를 형성한 후, 제2 폴리실리콘막(P1) 식각 공정시 이용된 식각마스크를 이용하여 제2 산화막(32C), 질화막(32B), 제1 산화막(32A) 및 제1 폴리실리콘막(P1)을 식각하여 제4a도 및 제4c도에 도시한 바와 같이 플래쉬 이이피롬의 게이트를 형성한다.
이어서, 제4a도 및 제4d도에 도시한 바와 같이 실리콘 기판(20) 내에 소오스 및 드레인(23A, 23B)을 형성한다.
다음으로, 제4a도 내지 제4d도에 도시한 바와 같이 선택게이트 산화막(34)을 형성하고, 선택게이트를 이루는 제3 폴리실리콘막(P3)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
그 예로써, 전술한 본 발명의 일실시예에서는 부유게이트와 제어게이트 사이의 유전막이 산화막-질화막-산화막으로 이루어지는 경우를 설명하였지만, 상기 일실시예에서 질화막 및 제1 산화막 형성 과정은 생략이 가능하며, 이때 상기 유전막은 단일 산화막으로 형성된다.

Claims (3)

  1. 플래쉬 이이피롬(flash EEPROM) 제조 방법에 있어서, 반도체 기판에 소자분리막을 형성하여, 활성영역이 형성될 상기 반도체 기판표면 및 상기 활성영역 각각에 형성되는 트랜지스터의 소오스 영역을 연결시키기 위한 매몰확산층 영역의 상기 반도체 기판 표면을 노출시키는 제1 단계; 상기 활성영역을 덮는 제1 전도막 패턴을 형성하는 제2 단계; 상기 반도체 기판에 이온을 주입하여 상기 매몰확산층을 형성하는 제3단계; 상기 제3 단계가 완료된 전체 구조 상에 절연막 및 제2 전도막을 차례로 형성하는 제4 단계; 및 상기 제2 전도막, 상기 절연막 및 상기 제1 전도막 패턴을 선택적으로 식각하여, 플래쉬 이이피롬 소자의 게이트를 형성하는 제5 단계를 포함하는 플래쉬 이이피롬 제조방법.
  2. 제1항에 있어서, 상기 제4 단계에서 형성되는 절연막은 산화막이며, 상기 산화막은 상기 매몰확산층 상에 타영역 보다 두껍게 형성되는 것을 특징으로 하는 플래쉬 이이피롬 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 제2 단계 후, 상기 제2 단계가 완료된 전체 구조 상에, 산화막 및 질화막을 차례로 적층하는 제6 단계를 더 포함하고, 상기 제5 단계는, 상기 제2 전도막, 상기 절연막, 상기 산화막, 상기 질화막 및 상기 제1 전도막 패턴을 선택적으로 식각하여 플래쉬 이이피롬 소자의 게이트를 형성하는 것을 특징으로 하는 플래쉬 이이피롬 제조방법.
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