KR0150687B1 - 플래쉬 이이피롬 제조방법 - Google Patents

플래쉬 이이피롬 제조방법

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Abstract

본 발명은 전기적인 기록(write) 및 소거(erase) 기능을 함께 가지는 비휘발성 메모리소자인 플래쉬(Flash) 이이피롬(Electrically Erasable Programmable Read Only Memory) 제조방법에 관한 것으로, 플로팅게이트를 이루는 제1 폴리실리콘막 및 상기 제1 폴리실리콘막 상에 형성된 절연막을 1차적으로 선택식각한 후, 상기 절연막 및 제1 폴리실리콘막이 식각되어 노출된 반도체 기판내에 불순물을 이온주입한 후 산화공정을 실시하여 제1 폴리실리콘막이 제거되어 노출된 반도체 기판 상에 비교적 두꺼운 산화막을 형성함으로써, 이후의 제어게이트를 이루는 제2 폴리실리콘막과 상기 절연막 및 제1 촐리실리콘막을 자기정렬 식각하는 과정에서 반도체 기판이 손상되는 것을 방지하는 플래쉬 이이피롬 제조 방법이다.

Description

플래쉬 이이피롬 제조방법
제1도는 노아(NOR)형 적층구조 플래쉬 이이프롬의 평면도.
제2a도는 제1도의 가-가 선을 따른 종래의 플래쉬 이이피롬 제조 공정 단면도.
제2b도는 제2a도의 후속 공정 단면도.
제3a도는 제1도의 나-나 선을 따른 종래의 플래쉬 이이피롬 제조 공정 단면도.
제3b도는 제3a의 후속 공정 단면도.
제4a내지 제4c는 제1도의 나-나 선을 따른 본 발명의 플래쉬 이이피롬 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 게이트 산화막
1,2 : 폴리실리콘막 3 : 필드산화막
4 : 콘택 5 : 절연막
본 발명은 전기적인 기록(write) 및 소거(erase) 기능을 함께 가지는 비휘발성 메모리소자인 플래쉬(Flash) 이이피롬(Electrically Erasable Programmable Read Only Memory) 제조방법에 관한 것으로, 특히 플로팅게이트(Floationg Gate)와 제어게이트(Control Gate)의 적층구조를 제조하는 공정에서 자기정렬식각(Self Align Etch)시 반도체 기판이 식각되는 것을 방지하는 플래쉬 이이피롬 제조방법에 관한 것이다.
첨부된 도면 제1도는 노아(NOR)형 적층구조 플래쉬 이이피롬의 평면도로서, 플래쉬 이이피롬 제조 공정에서, 부유게이트를 이룰 제1 폴리실리콘막(1)을 1차적으로 패터닝하고, 제어게이트를 이룰 제2 폴리실리콘막(2)을 패터닝한 상태를 보이고 있다. 제2A도는 제1도의 가-가 선을 따른 종래의 플래쉬 이이피롬 제조 공정단면도이며, 제2B도는 제2A도의 후속 공정 단면도이다. 또한, 제3A도는 제1도의 나-나 선을 따른 종래의 플래쉬 이이피롬 제조 공정 단면도이고, 제3B도는 제3A의 후속 공정 단면도이다.
종래의 플래쉬 이이피롬 제조 방법은 다음과 같이 이루어진다.
제2A도 및 제3A도에 도시한 바와 같이 실리콘 기판(10) 상에 소자분리를 위한 필드산화막(3)을 형성하고, 활성영역의 상기 실리콘 기판(10) 상에 게이트 산화막(11)을 형성한 후, 게이트 산화막(11) 상에 제 1폴리실리콘막(1)을 형성하고, 절연막(5)을 형성한다. 이어서, 상기 절연막(5) 및 제1 폴리실리콘막(1)을 1차적으로 식각하고, 전체 구조 상에 제2 폴리실리콘막(2)을 형성하고 선택적으로 식각하여 제어게이트를 형성한다.
다음으로, 제2B도 및 제3B 도에 도시한 바와 상기 제2 폴리실리콘막(2) 식각시 이용된 식각마스크와 동일한 마스크로 상기 절연막(5) 및 상기 제1 폴리실리콘막(1)을 2차적으로 식각하여 플로팅 게이트를 형성한다. 즉, 상기 제2 폴리실리콘막(2), 절연막(5) 및 제1 폴리실리콘막(1)을 한 번에 식각하는 자기정렬식각(Self Align Etch) 공정을 사용하는데, 이때 활성영역 중에서 제1 폴리실리콘막(1)이 덮여 있는 곳은 문제가 없으나 제1 폴리실리콘막(1)이 덮여 있지 않은 부분은 상기 절연막(5) 식각 과정에서 실리콘 기판(10)까지 식각되는 문제점이 따른다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 제어게이트 전극과 플로팅 게이트를 형성하는 자기정렬식각 공정에서 반도체기판이 식각되는 것을 방지하는 플래쉬 이이피롬 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 플래쉬 이이피롬 제조방법에 있어서, 반도체 기판 상에 게이트 산화막, 플로팅 게이트를 이룰 제1 폴리실리콘막 및 절연막을 차례로 형성하는 제1 단계; 상기 절연막 및 상기 제1 폴리실리콘막을 선택적으로 제거하는 제2 단계; 상기 제2 단계에서 상기 제1 폴리실리콘막이 제거되어 노출된 상기 반도체 기판 내에 이온을 주입하고 산화공정을 실시하여, 상기 제2단계가 완료된 전체 구조 상에 산화막을 형성하되, 상기 제1 폴리실리콘막이 제거되어 노출된 상기 반도체 기판 상에 타영역 보다 두껍게 산화막을 형성하는 제3 단계; 및 상기 제3 단계가 완료된 전체 구조 상에 제어게이트를 이룰 제2 폴리실리콘막을 형성하고, 상기 제2 폴리실리콘막, 상기 산화막, 상기 절연막 및 상기 제1 폴리실리콘막을 선택적으로 제거하는 제4 단계를 포함하여 이루어진다.
본 발명은 플로팅게이트를 이루는 제1 폴리실리콘막 및 상기 제1 폴리실리콘막 상에 형성된 절연막을 1차적으로 선택식각한 후, 상기 절연막 및 제1 폴리실리콘막이 식각되어 노출된 반도체 기판내에 불순물을 이온주입한 후 산화공정을 실시하여 제1 폴리실리콘막이 제거되어 노출된 반도체 기판 상에 비교적 두꺼운 산화막을 형성함으로써, 이후의 제어게이트를 이루는 제2 폴리실리콘막과 상기 절연막 및 제1 폴리실리콘막을 자기정렬 식각하는 과정에서 반도체 기판이 손상되는 것을 방지하는 플래쉬 이이피롬 제조 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면 제1도 및 제4A도 내지 제4C도를 참조하여 설명한다.
제4A도 내지 제4C도는 제1도의 나-나 선을 따른, 본 발명의 플래쉬 이이피롬 제조 공정단면도이다.
먼저, 실리콘 기판(10)에 소자분리를 위한 필드산화막(3)을 형성하고, 활성영역의 상기 실리콘 기판(10) 상에 게이트 산화막을 형성한 후, 상기 게이트 산화막 상에 플로팅 게이트를 이룰 제1 폴리실리콘막을 증착한다.
다음으로, 산화공정 및 질화공정을 실시하여 상기 제1 폴리실리콘막 상에 산화막-질화막-산화막으로 이루어지는 절연막을 형성하고, 상기 절연막 상에 제1 감광막 패턴을 형성한 후, 상기 제1 감광막 패턴을 식각마스크로 상기 절연막 및 제1 폴리실리콘막을 선택적으로 제거하는 1차 식각공정을 실시한다.
상기 1차 식각 공정으로, 제4A도에 도시한 바와 같이 필드산화막(3) 상에 형성된 상기 제1 폴리실리콘막 및 상기 절연막이 제거된다. 이어서, 상기 제1 감광막 패턴(도시하지 않음)을 이온주입 마스크로 불순물 이온주입 공정을 실시하여, 상기 제1 폴리실리콘막이 제거되어 노출된 실리콘 기판(10) 표면에 As 이온을 고농도로 주입한다.
다음으로, 상기 제1 감광막 패턴을 제거한 다음, 800℃ 내지 850℃의 저온에서 산화공정을 실시하여, 전체 구조 상에 200Å 내지 300Å 두께의 산화막(12)을 형성한다. 이때 As 이온이 주입된 영역에서는 산화조건에 따라 타영역에 비해 산화막이 3내지 10배 정도 두껍게 형성되므로, 온도, 가스 등의 산화조건으로 산화막의 두께를 조절한다.
이어서, 제4B도에 도시한 바와 같이 전체 구조 상에 제2 폴리실리콘막(2)을 증착한다.
다음으로, 제4C도에 도시한 바와 같이 상기 제1 감광막 패턴과 직교하는 제2 감광막 패턴(도시되지 않음)을 상기 제2 폴리실리콘막(2) 상에 형성하고, 상기 제2 감광막 패턴을 식각마스크로하여 상기 제2 폴리실리콘막(2), 산화막(12), 절연막(도시되지 않음) 및 제1 폴리실리콘막(도시되지 않음)을 선택적으로 제거하는 2차 식각공정을 실시하고, 상기 제2 감광막 패턴을 제거한다.
전술한 바와 같이 이루어지는 본 발명은 플래쉬 이이피롬 제조 공정에서 반도체 기판이 손상되는 것을 방지할 수 있다. 즉, 상기 1차식각 공정으로 제1 폴리실리콘막(1)이 제거되어 노출된 실리콘 기판(10) 상에 타영역 보다 비교적 두껍게 산화막(12)을 형성항, 상기 2차 식각공정에서 산화막(12) 및 절연막(5)이 식각되는 동안 실리콘 기판(10)이 손실되는 것을 방지할 수 있다. 따라서, 실리콘 기판(10)이 식각되는 것을 방지하기 위한 산화막의 두께는 절연막의 식각 정도를 고려하여 결정하여야 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (1)

  1. 플래쉬 이이피롬 제조방법에 있어서, 반도체 기판 상에 게이트 산화막, 플로팅 게이트를 이룰 제1 폴리실리콘막 및 절연막을 차례로 형성하는 제1 단계; 상기 절연막 및 상기 제1폴리실리콘막을 선택적으로 제거하는 제2 단계; 상기 제2 단계에서 상기 제1 폴리실리콘막이 제거되어 노출된 상기 반도체 기판 내에 이온을 주입하고 산화공정을 실시하여, 상기 제2 단계가 완료된 전체 구조 상에 산화막을 형성하되, 상기 제1 폴리실리콘막이 제거되어 노출된 상기 반도체 기판 상에 타영역 보다 두껍게 산화막을 형성하는 제3 단계; 및 상기 제3 단계가 완료된 전체 구조 상에 제어게이트를 이룰 제2 폴리시리리콘막을 형성하고, 상기 제2 폴리실리콘막, 상기 산화막, 상기 절연막 및 상기 제1 폴리실리콘막을 선택적으로 제거하는 제4 단계를 포함하여 이루어지는 플래쉬 이이피롬 제조 방법.
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