JPH08264738A - 不揮発性メモリ製造方法 - Google Patents

不揮発性メモリ製造方法

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JPH08264738A
JPH08264738A JP8066061A JP6606196A JPH08264738A JP H08264738 A JPH08264738 A JP H08264738A JP 8066061 A JP8066061 A JP 8066061A JP 6606196 A JP6606196 A JP 6606196A JP H08264738 A JPH08264738 A JP H08264738A
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forming
insulating film
film
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Abstract

(57)【要約】 【課題】 不揮発性メモリ製造方法を提供する。 【解決手段】 半導体基板上にフィールド酸化膜を形成
して活性領域を限定する段階、前記基板上にトンネル酸
化膜、下部ゲート３６及びゲート間絶縁膜３８を形成す
る段階、前記ゲート間絶縁膜３８、下部ゲート３６及び
トンネル酸化膜を除去した後基板上にゲート酸化膜４０
を形成する段階、前記基板全面に上部ゲート４２及び上
部絶縁膜４４を形成する段階、前記上部絶縁膜４４及び
上部ゲート４２を蝕刻して周辺回路領域で単層ゲートパ
ターンを形成しセル領域ではスタックゲートパターンを
形成する段階、前記半導体基板上に層間絶縁膜を形成し
た後、金属配線を形成する段階を含む。本発明によれ
ば、エンドポイント検出問題を解決でき、工程単純化と
フィールド酸化膜の損失を最小化して分離特性の減少や
基板の損傷の恐れを除去しうる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に横縦比及び工程段階を省く不揮発性メモ
リ製造方法に関する。
【０００２】
【従来の技術】不揮発性メモリはデータの貯蔵手段とな
るフローティングゲートとコントロールゲートを具備す
るメモリセルでこうせいされるスタックゲートセルアレ
ー領域とメモリセルを駆動させるのに必要な周辺回路領
域（Periphery circuit Area：以下PAと称する）で構成
される。前記PAは一般的に単層ゲート電極構造のトラン
ジスターで構成されている。
【０００３】従来の技術を利用しスタックゲートセルと
単層ゲート電極構造のトランジスターを製造する方法
（参照：US PAT NO ．5 ，223 ，451 “Semiconducto
r device wherein n-channel MOSFET ，p-channel MOSF
ET and nonvolatile memory cell are formed in one c
hip and method of making it ”）によればスタックゲ
ート形のメモリセルを構成するフローティングゲートと
コントロールゲートはミスアラインメントなくパタニン
グされる。そして各セルは独立のフローティングゲート
を形成する。このために半導体基板上にトンネルオキサ
イド（tunnelingoxide ）フローティングゲート用ポリ
シリコン膜を蒸着してビットラインの方向と平行にビッ
トライン別に前記ポリシリコン膜パターンを形成する。
そしてフローティングゲートとコントロールゲート間の
絶縁のためのゲート間絶縁膜とコントロールゲート用ポ
リシリコン膜を順次的に蒸着した後、その全面にフォト
レジストを塗布する。次いでフォトレジストをビットラ
インと垂直のワードラインの方向にパタニングする。こ
のようなフォトレジストパターンをマスクとしてコント
ロールゲート用ポリシリコンとゲート間絶縁膜、フロー
ティングゲート用ポリシリコン膜を順次に蝕刻するため
に自己整合工程を使用する。そして周辺回路の単層ゲー
トの形成のためには他のマスクを使用しセル領域（Cell
Region ：以下CRと称する）をマスキングした後PAのゲ
ートパタニングを実施する。
【０００４】このような従来の技術によれば、スタック
ゲートのパタニング時フォトレジストの厚さとスタック
ゲートの蝕刻時蝕刻されるスタックゲートの厚さが増加
するので蝕刻されるパターンの横縦比が増加することに
なる。従って単層ゲートに比べて最小パターンの形成が
難しい。このような問題点を解決するために使用される
技術は既存のフォトレジストの厚さが１．０μm 以上な
のでフォトレジストの代りに薄くしうる絶縁膜をコント
ロールゲート上に４０００Åほど形成する。この絶縁膜
をフォトレジストでパタニングしてマスクを形成する。
パタニングされた絶縁膜をマスクとしてコントロールゲ
ートとフローティングゲート用ポリシリコン膜を蝕刻す
る絶縁膜マスキング方法を使用し０．４μm 以下のデザ
インルールを具現している。
【０００５】実際にフローティングゲートの厚さが１５
００Å、ゲート間絶縁膜が３００Å、コントロールゲー
トの厚さが２０００Åの場合、厚さ１．４μm のフォト
レジストと、厚さ４０００Åの絶縁膜マスクを使用し最
小間隔０．４μm のパターンを形成する時、横縦比は前
者のフォトレジストを使用する場合１．７８μm ／０．
４μm ＝４．４５である反面、後者の絶縁膜マスクを使
用する場合０．７８μm ／０．４μm ＝１．９５であ
る。従って蝕刻用ガスが蝕刻される面積に均一に到達さ
れるので最小パターン間の間隔をさらに狭く形成しう
る。
【０００６】このような絶縁膜または蝕刻される層との
選択比の優秀な材料をフォトレジストの代りに使用しセ
ルアレーと周辺回路のゲートをパタニングする従来の技
術による不揮発性メモリ製造方法を説明する。図１はCR
にゲート間絶縁膜９を形成する段階を示す。具体的に、
半導体基板１上に通常のロコス（LOCOS ）方法によりフ
ィールド酸化膜３を形成する。次いで前記フィールド酸
化膜３の間の活性領域上にトンネルオキサイド５を成長
させる。引き続き前記半導体基板１の全面にポリシリコ
ン膜７（以下、下部ゲートと称する）を蒸着した後、導
電性不純物でドーピングする。次いでCRのフィールド酸
化膜３の一部領域を限定して露出されたポリシリコン膜
を蝕刻する。引き続き前記結果物の全面に下部ゲート７
と上部ゲート（図２の１３）との絶縁のために絶縁膜９
（以下、ゲート間絶縁膜と称する）を形成する。PAにト
ランジスターのゲート酸化膜を形成するためにCRをフォ
トレジストパターンP １で限定した後、PAのゲート間絶
縁膜９と下部ゲート７及びトンネル酸化膜５を順次的に
除去する。そしてCRのフォトレジストパターンP １を除
去する。
【０００７】前記トンネル酸化膜５は１００Åほどに成
長させる。そして前記下部ゲート７はフローティングゲ
ートの役割をし、１５００Åで形成する。また抵抗減少
のためにドーピング物質としてはPOCL3 を使用して燐ド
ーピングさせる。そして前記ゲート間絶縁膜９はONO
（Oxide-Nitride-Oxide ）膜を使用して形成する。図２
は上部ゲート１３及び上部絶縁膜マスク１５を形成する
段階を示す。具体的に、PAのフィールド酸化膜３の間の
活性領域上にゲート絶縁膜１１を成長させる。次いで、
前記結果物を有する半導体基板１の全面にポリシリコン
膜１３を形成する。引き続きこのポリシリコン膜１３
（以下、上部ゲートと称する）上にCVD 方法で絶縁膜１
５（以下、上部絶縁膜と称する）を形成した後、その上
に上部絶縁膜１５をCR内のワードラインの方向に限定す
るフォトレジストパターンP ２を形成する。本図面で点
線に示された部分１５’が上部絶縁膜１５の除去された
部分を示す。引き続き前記フォトレジストパターンP ２
を除去する。
【０００８】上部ゲート１３は不揮発性メモリのコント
ロールゲートの役割をする。また上部ゲート１３はドー
ピングされたポリシリコン膜またはポリサイドで形成す
ることも出来る。図３はCRにスタックゲートを形成する
段階を示す。具体的に、前記パタニングされた上部絶縁
膜１５をマスクとして前記結果物の全面を蝕刻すれば、
CRのビットライン方向Ｂの活性領域上に上部ゲート１３
とゲート間絶縁膜９及び前記下部ゲート７よりなるスタ
ックゲートが形成される。また、フィールド酸化膜３は
上部ゲート１３が除去された後活性領域のゲート間絶縁
膜９と下部ゲート７が蝕刻される間に蝕刻される。従っ
てフィールド酸化膜１３には過度蝕刻された領域Ｃ１、
Ｃ２が形成される。
【０００９】図４はPAに単層ゲート電極を形成する段階
を示す。具体的に、前記結果物上にCR全体と前記CRとPA
の共通部分にあるフィールド酸化膜の過度蝕刻された領
域Ｃ１の一部と共にPAでゲート電極を形成される部分を
限定するフォトレジストパターンP ３を形成する。この
ようなフォトレジストパターンP ３を利用して前記結果
物の全面を蝕刻する。その結果PAには露出された上部絶
縁膜１５と上部ゲート１３が順次的に蝕刻され単層ゲー
ト電極が形成される。またフィールド酸化膜の蝕刻され
た部分（図３のＣ１）の一部ａはさらに深く蝕刻され
る。引き続きフォトレジストパターンP ３を除去する。
【００１０】図５は最終工程を示す。具体的に、結果物
の全面に導電性不純物をイオン注入しCRとPAにドレイン
及びソース領域１７、１９を形成する。引き続き結果物
の全面に層間絶縁膜２１を蒸着した後、リフローして平
坦化する。平坦化された層間絶縁膜２１上に金属コネク
タ２３を形成する。従来の技術による不揮発性メモリ製
造方法は上部絶縁膜をマスクとして使用し横縦比は小さ
くなったが、過度にフィールド酸化膜が蝕刻される問題
点が発生する。図４でCRとPAの境界領域にあるフィール
ド酸化膜は図２の下部ゲート７の側壁のONO 膜“ｂ”を
除去するための過度蝕刻工程と下部ゲート７を除去する
蝕刻工程に露出され１次蝕刻される。またPAで上部絶縁
膜と下部ゲートを蝕刻する間にも蝕刻に露出され２次蝕
刻される。この結果CRとPAの境界部分にあるフィールド
酸化膜には図４に示されたように幅“ａ”の深い溝が形
成される。従ってCRとPAの境界領域に形成されたフィー
ルド酸化膜が過度に蝕刻される場合、バルクシリコンが
損傷されたり、以降イオン注入工程で不純物が、露出さ
れたフィールド酸化膜内の活性領域に注入されたり、素
子絶縁特性またはフィールドトランジスターが形成され
る場合スレショルド電圧が低くなる等の問題点がある。
また高集積メモリの場合はCRがチップで占める面積比が
増加するのでPAは相対的に減少する。相対的に減少され
たPAでゲートパターン形成時使用するドライエッチング
工程で下部ゲートが完全に蝕刻される場合、すぐ下のゲ
ート絶縁膜が蝕刻されたほどで認知されるエンドポイン
ト検出機能が低下される。従って所定の時間の間に蝕刻
をし続けるしかなく、この際形成された下部ゲートの厚
さや工程条件の変更時過度蝕刻や過小蝕刻が発生されう
る。
【００１１】
【発明が解決しょうとする課題】本発明の目的は前述し
た従来の問題点を解決するために絶縁膜マスクを使用す
ることにより横縦比を小さくして微細パターンの形成が
可能で工程上の蝕刻回数を減らすことにより工程が簡単
化され、フィールド酸化膜の損失に因した素子分離特性
の減少と基板の損傷を防止しうる不揮発性メモリ製造方
法を提供することである。
【００１２】
【発明を解決するための手段】前記目的を達成するため
に、本発明の第１実施例による不揮発性メモリ製造方法
は、半導体基板上のCRとPAにフィールド酸化膜を形成し
て活性領域を限定する段階と、前記活性領域上にトンネ
ル酸化膜を形成する段階と、前記半導体基板上に下部ゲ
ートを形成する段階と、前記CRにある下部ゲートの一部
を限定して除去する段階と、前記半導体基板の全面にゲ
ート間絶縁膜を形成する段階と、前記PAで前記ゲート間
絶縁膜、下部ゲート及びトンネル酸化膜を順次的に除去
する段階と、前記PAにゲート酸化膜を形成する段階と、
前記半導体基板の全面に上部ゲート及び上部絶縁膜を順
次的に形成する段階と、前記CR及びPAで上部絶縁膜及び
上部ゲートを順次的に蝕刻して各々ゲートマスクと単層
ゲートパターンを形成する段階と、前記ゲートマスクを
利用して前記CRにあるゲート間絶縁膜及び下部ゲートを
順次的に蝕刻してスタックゲートパターンを形成する段
階と、前記半導体基板にソース及びドレイン領域を形成
する段階と、前記半導体基板の全面に層間絶縁膜を形成
する段階と、前記層間絶縁膜上に金属配線を形成する段
階を含む。
【００１３】前記目的を達成するための本発明の第２実
施例による不揮発性メモリ製造方法は、半導体基板上の
CRとPAにフィールド酸化膜を形成して活性領域を限定す
る段階と、前記活性領域上にトンネル酸化膜を形成する
段階と、前記半導体基板上に下部ゲートを形成する段階
と、前記CRにある下部ゲートの一部を限定して除去する
段階と、前記半導体基板の全面にゲート間絶縁膜を形成
する段階と、前記PAで前記ゲート間絶縁膜、下部ゲート
及びトンネル酸化膜を順次的に除去する段階と、前記PA
にゲート酸化膜を形成する段階と、前記半導体基板の全
面に上部ゲート及び上部絶縁膜を順次的に形成する段階
と、前記CR及びPAで上部絶縁膜をパタニングしてマスク
を形成する段階と、前記パタニングされた上部絶縁膜を
マスクとして前記上部ゲートを蝕刻する工程結果CRには
ゲートマスクパターンが形成されPAには単層ゲートパタ
ーンを形成する段階と、前記ゲートマスクパターンを利
用してCRのゲート間絶縁膜及び下部ゲートを順次的に蝕
刻してスタックゲートパターンを形成する段階と、前記
半導体基板にソース及びドレインを形成する段階と、前
記半導体基板の全面に層間絶縁膜を形成する段階と、前
記層間絶縁膜上に金属配線を形成する段階を含む。
【００１４】前記第１及び第２実施例共に前記フィール
ド酸化膜は充分な絶縁特性のために５０００Åの厚さで
形成することが望ましい。そして前記トンネル酸化膜は
１００Åに成長させることが望ましい。前記下部ゲート
は１５００Åの厚さで形成して抵抗の減少のためにPOCL
3 を使用しドーピングさせることが望ましい。前記CRの
下部ゲートを限定することは前記下部ゲートを各セルに
分離させるためであり、ビットラインと平行な方向へフ
ィールド酸化膜の一部の領域を含む。
【００１５】前記ゲート間絶縁膜はONO 膜を使用して各
々８０／１２０／３０Åの厚さで形成することが望まし
い。前記ゲート酸化膜は１２０Åで形成する。前記上部
ゲートは前記ドーピングされた下部ゲートの上に抵抗を
さらに減少させるためにその上にタングステンシリサイ
ド（WSi2）を１５００Åほど形成したポリサイド膜で形
成する。
【００１６】前記上部絶縁膜としては酸化膜または窒化
膜をCVD やプラズマ工程で４０００Åほどで形成する。
また前記上部絶縁膜をパタニングするにおいて横縦比の
減少のためにフォトレジストを通常の１．４μm で０．
７μm に塗布し進行しても良い。
【００１７】
【発明の実施の形態】以下、本発明による実施例を添付
の図面に基づきさらに詳しく説明する。図６は下部ゲー
ト８を形成する段階を示す。具体的に、半導体基板２の
上にフィールド酸化膜４を形成しCR及びPAの活性領域と
フィールド領域を限定する。次いで犠牲酸化工程と湿式
エッチング工程を通して活性領域のフィールド酸化時ス
トレスに因した欠陥やフィールド及び活性領域の縁部で
のホワイトリボン等を除去する。以降前記活性領域上に
トンネル酸化膜６を形成する。引き続き半導体基板の全
面に下部ゲート８を形成した後、CRのフィールド酸化膜
４の上でビットライン方向に一定部分を限定し除去す
る。前記トンネル酸化膜６はその厚さを１００Åほどで
形成する。そして前記フィールド酸化膜４は５０００Å
ほどの厚さで形成する。また前記下部ゲート８はフロー
ティングゲートの役割をするのにポリシリコン膜を使用
して１５００Åほどの厚さで形成する。前記下部ゲート
８には抵抗の減少のためにPOCL3 を利用して燐をドーピ
ングする。
【００１８】図７はCRを限定する段階を示す。具体的
に、前記結果物の全面にゲート間絶縁膜１０を形成す
る。引き続き前記半導体基板２の上にCRの全面を限定す
るフォトレジストパターンP １を形成する。前記フォト
レジストパターンP １をマスクとして半導体基板の全面
を蝕刻すればPAにあるゲート間絶縁膜１０及び下部ゲー
ト８とトンネル酸化膜６が除去される。以降前記フォト
レジストパターンP １を除去する。前記ゲート間絶縁膜
１０は前記下部ゲート８と上部ゲート（図８の１４）と
の絶縁のために８０／１２０／３０Åの厚さでONO 膜を
形成する。
【００１９】図８はCR及びPAで各々ゲートマスクパター
ン及び単層ゲートパターンを形成する段階を示す。具体
的に、前記PAの活性領域上にゲート酸化膜１２を形成す
る。引き続き前記結果物の全面に上部ゲート１４及び上
部絶縁膜１６を順次的に形成する。前記上部絶縁膜１６
の上にCRで下部ゲート８のワードラインＷの方向の全部
とビットラインＢの方向の一部及びPAで活性領域内の一
部を限定するフォトレジストパターンP ２を形成する。
前記フォトレジストパターンP ２を利用し前記上部絶縁
膜１６と上部ゲート１４を順次的に蝕刻する。この結果
前記PAでは単層ゲートパターンが形成され、CRではゲー
ト間絶縁膜１０及び下部ゲート８を蝕刻するためのゲー
トマスクパターンが形成される。このようなスタックゲ
ートは自己整合的に形成される。次いで前記フォトレジ
ストパターンP ２を除去する。
【００２０】前記ゲート酸化膜１２は１２０Åで形成す
る。そして前記上部ゲート１４はコントロールゲートの
役割をするがポリシリコン膜を使用して１５００Åで形
成する。追加的に抵抗減少のために燐をイオン注入す
る。そして抵抗をさらに低めるためにタングステンシリ
サイドを１５００Åほどで形成しポリサイドで形成しう
る。そして酸化膜や窒化膜で形成された前記上部絶縁膜
１６はCVD やプラズマ方式を利用し４０００Åほどの厚
さで形成する。
【００２１】図９は下部ゲート８を蝕刻する段階を示
す。具体的に、前記結果物上にPAを限定するフォトレジ
ストパターンP ３を形成する。前記結果物の全面を蝕刻
すれば、CRでは前記上部絶縁膜１６をマスクとして前記
ゲート間絶縁膜１０及び下部ゲート８が順次的に除去さ
れ自己整合的に下部ゲート８ａが形成される。上部絶縁
膜１６、上部ゲート１４、ゲート間絶縁膜１０及び下部
ゲート８で積層されるスタックゲートパターンが形成さ
れる。以降前記PAのフォトレジストパターンP ３を除去
する。
【００２２】本工程でCR及びPAの境界領域のフィールド
酸化膜４と前記セル内部の限定された部分を有するフィ
ールド酸化膜は蝕刻工程で露出され前記ゲート間絶縁膜
１０及び下部ゲート８が蝕刻される間に蝕刻されること
になる。その結果フィールド酸化膜には溝が形成され
る。しかしこの溝は従来の１、２次蝕刻により形成され
た溝（図４の“ａ”）に比べて安定的で小さい溝であ
る。
【００２３】図１０は工程を完成する段階を示す。具体
的に、前記結果物上に導電性不純物をイオン注入しドレ
イン及びソース領域１８、２０を形成する。前記半導体
基板２の全面に層間絶縁膜２２を蒸着した後、リフロー
して平坦化する。平坦化された層間絶縁膜２２上に金属
コネクタ２４を形成する。前記層間絶縁膜２２は高温熱
酸化膜（High Temperature Oxide：以下HTO と称する）
またはBPSG膜で形成する。そして９００℃で１０分間平
坦化させる。電気的連結のためにコンタクトホール（図
示せず）を形成する。
【００２４】図１１及び図１２は前記第１実施例と形成
工程が同一であり、図１２のP ４は図７のP １と同じ役
割をする。図１３は上部絶縁膜マスク４４を限定する段
階を示す。具体的に図１２（または図７）の結果物のPA
の活性領域上にゲート酸化膜４０を形成する。その後、
前記結果物の全面に上部ゲート４２及び上部絶縁膜４４
を順次的に形成する。引き続き前記上部絶縁膜４４の上
にCRのワードラインＷの方向の全部とビットラインＢの
方向の一部及びPAの活性領域内の一部を限定するフォト
レジストパターンP５を形成する。このフォトレジスト
パターンP ５を利用し前記結果物の全面を異方性蝕刻し
て前記フォトレジストパターンP ５により限定されない
部分の前記上部絶縁膜４４を除去する。前記PAのゲート
酸化膜４０と上部ゲート４２の形成条件と前記上部絶縁
膜４４の形成条件は第１実施例と同じなので省略する。
【００２５】図１４はスタックゲートパターン及び単層
ゲートパターンを形成する段階を示す。具体的に、前記
上部絶縁膜４４をマスクとして前記上部ゲート４２を自
己整合的にパタニングする。このようにしてPAでは単層
ゲートパターンが形成され、CRにはスタックゲートパタ
ーンが形成される。引き続きフォトレジストパターンP
６を形成して前記PAを限定する。 図１５は工程を完成
する段階である。具体的に、前記CRの前記スタックゲー
トパターンをマスクとして前記ゲート間絶縁膜３８と下
部ゲート３６を順次的に蝕刻して除去する。次いで前記
フォトレジストパターンP ６を除去する。前記工程でCR
に単層ゲートパターンが要る場合、図示していないが、
前記ゲート間絶縁膜３８を部分的に限定するフォトレジ
ストパターンを形成することにより単層ゲートパターン
を形成しうる。以降の工程は第１実施例の図１０と同一
である。
【００２６】
【発明の効果】以上の本発明は従来の技術とは異なって
CRのスタックゲートとPAの単層ゲートを形成する際、上
部絶縁膜をマスクとして使用することによりCRとPAで上
部ゲート物質を同時に蝕刻でき、CRでのゲート間絶縁膜
及び下部ゲートを蝕刻する時横縦比を減少させ微細パタ
ーンを形成しうる。従って高集積回路でPAのパターン面
積減少によるエンドポイント検出問題を解決しうる。ま
た全体工程にわたって蝕刻工程の回数を減らし工程を単
純化する。そして従来の技術によるCRとPAのゲートパタ
ーンの形成時重複蝕刻に因したフィールド酸化膜の損失
問題を解決しうる。従ってフィールド酸化膜の部分的蝕
刻による素子分離特性の減少や基板の損傷を防止しう
る。
【００２７】本発明は前記実施例に限定されなく、多く
の変形が本発明の技術的思想内で当分野の通常の知識を
有する者により実施可能であることは明白である。
【図面の簡単な説明】
【図１】従来の技術による不揮発性メモリ製造方法を段
階別に示した図面である。
【図２】従来の技術による不揮発性メモリ製造方法を段
階別に示した図面である。
【図３】従来の技術による不揮発性メモリ製造方法を段
階別に示した図面である。
【図４】従来の技術による不揮発性メモリ製造方法を段
階別に示した図面である。
【図５】従来の技術による不揮発性メモリ製造方法を段
階別に示した図面である。
【図６】本発明の第１実施例による不揮発性メモリ製造
方法を段階別に示した図面である。
【図７】本発明の第１実施例による不揮発性メモリ製造
方法を段階別に示した図面である。
【図８】本発明の第１実施例による不揮発性メモリ製造
方法を段階別に示した図面である。
【図９】本発明の第１実施例による不揮発性メモリ製造
方法を段階別に示した図面である。
【図１０】本発明の第１実施例による不揮発性メモリ製
造方法を段階別に示した図面である。
【図１１】本発明の第２実施例による不揮発性メモリ製
造方法を段階別に示した図面である。
【図１２】本発明の第２実施例による不揮発性メモリ製
造方法を段階別に示した図面である。
【図１３】本発明の第２実施例による不揮発性メモリ製
造方法を段階別に示した図面である。
【図１４】本発明の第２実施例による不揮発性メモリ製
造方法を段階別に示した図面である。
【図１５】本発明の第２実施例による不揮発性メモリ製
造方法を段階別に示した図面である。
【符号の説明】
３６ 下部ゲート ３８ ゲート間絶縁膜 ４０ ゲート酸化膜 ４２ 上部ゲート ４４ 上部絶縁膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上のセル領域と周辺回路領域
    にフィールド酸化膜を形成して活性領域を限定する段階
    と、 前記活性領域上にトンネル酸化膜を形成する段階と、 前記半導体基板上に下部ゲートを形成する段階と、 前記セル領域上にある下部ゲートの一部を限定して除去
    する段階と、 前記半導体基板の全面にゲート間絶縁膜を形成する段階
    と、 前記周辺回路領域で前記ゲート間絶縁膜、下部ゲート及
    びトンネル酸化膜を順次的に除去する段階と、 前記周辺回路領域にゲート酸化膜を形成する段階と、 前記半導体基板の全面に上部ゲート及び上部絶縁膜を順
    次的に形成する段階と、 前記セル領域及び周辺回路領域で上部絶縁膜及び上部ゲ
    ートを順次的に蝕刻して各々ゲートマスクと単層ゲート
    パターンを形成する段階と、 前記ゲートマスクを利用して前記セル領域にあるゲート
    間絶縁膜及び下部ゲートを順次的に蝕刻してスタックゲ
    ートパターンを形成する段階と、 前記半導体基板にソース及びドレイン領域を形成する段
    階と、 前記半導体基板の全面に層間絶縁膜を形成する段階と、 前記層間絶縁膜上に金属配線を形成する段階を含むこと
    を特徴とする不揮発性メモリ製造方法。
  2. 【請求項２】 前記下部ゲートはフローティングゲート
    としてドーピングされたポリシリコン膜で形成し、前記
    上部ゲートはコントロールゲートとしてポリサイド膜で
    形成することを特徴とする請求項１に記載の不揮発性メ
    モリ製造方法。
  3. 【請求項３】 前記層間絶縁膜はHTO 膜またはBPSG膜で
    形成することを特徴とする請求項１に記載の不揮発性メ
    モリ製造方法。
  4. 【請求項４】 半導体基板上のセル領域と周辺回路領域
    にフィールド酸化膜を形成して活性領域を限定する段階
    と、 前記活性領域上にトンネル酸化膜を形成する段階と、 前記半導体基板上に下部ゲートを形成する段階と、 前記セル領域にある下部ゲートの一部を限定して除去す
    る段階と、 前記半導体基板の全面にゲート間絶縁膜を形成する段階
    と、 前記周辺回路領域で前記ゲート間絶縁膜、下部ゲート及
    びトンネル酸化膜を順次的に除去する段階と、 前記周辺回路領域にゲート酸化膜を形成する段階と、 前記半導体基板の全面に上部ゲート及び上部絶縁膜を順
    次的に形成する段階と、 前記セル領域及び周辺回路領域で上部絶縁膜をパタニン
    グしてマスクを形成する段階と、 前記パタニングされた上部絶縁膜をマスクとして前記上
    部絶縁膜を蝕刻することによりセル領域にはゲートマス
    クパターンが形成され周辺回路領域には単層ゲートパタ
    ーンを形成する段階と、 前記ゲートマスクパターンを利用してセル領域のゲート
    間絶縁膜及び下部ゲートを順次的に蝕刻してスタックゲ
    ートパターンを形成する段階と、 前記半導体基板にソース及びドレインを形成する段階
    と、 前記半導体基板の全面に層間絶縁膜を形成する段階と、 前記層間絶縁膜上に金属配線を形成する段階を含むこと
    を特徴とする不揮発性メモリ製造方法。
  5. 【請求項５】 前記層間絶縁膜はHTO 膜またはBPSG膜で
    形成することを特徴とする請求項４に記載の不揮発性メ
    モリ製造方法。
  6. 【請求項６】 前記下部ゲートはフローティングゲート
    としてドーピングされたポリシリコン膜で形成し、前記
    上部ゲートはコントロールゲートとしてポリサイド膜で
    形成することを特徴とする請求項４に記載の不揮発性メ
    モリ製造方法。
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