JPH09321255A

JPH09321255A - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JPH09321255A
Application number: JP8137343A
Authority: JP
Inventors: Makoto Tanaka; 田中　　誠
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-05-31
Filing date: 1996-05-31
Publication date: 1997-12-12
Also published as: US5953611A

Abstract

(57)【要約】【課題】ソースラインの形成が自己整合的に行われる
不揮発性半導体記憶装置の製造方法を提供することを目
的とする。【解決手段】チャネル上にトンネル酸化膜３を介して
浮遊ゲート電極４と制御ゲート電極６ａと選択ゲート電
極９ａとが順に積層形成されるとともに、選択ゲート電
極９ａの一部が前記チャネル上にゲート絶縁膜１０を介
して臨んで形成されて成る不揮発性半導体記憶装置の製
造方法において、浮遊ゲート電極４と制御ゲート電極６
ａとの積層部の側にセルフアライン用サイドウォール膜
２６を形成し、サイドウォール膜２６をマスクにして自
己整合的にソースライン８となるべき領域に不純物を注
入してソースライン８を形成した後、少なくともドレイ
ンライン７上に埋め込まれた膜２６ｂを残したまま選択
ゲートライン９を形成する工程を含んでいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、浮遊ゲート電極
を有し、電気的に書き換え及び消去可能な不揮発性半導
体記憶装置の製造方法に関する。

【０００２】

【従来の技術】電気的に書き換え及び消去可能な不揮発
性半導体記憶装置（以下、ＥＥＰＲＯＭという。）の中
でフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと
いう。）が、近年注目されている。

【０００３】従来のＥＥＰＲＯＭは一般に単ビット消去
を基本にしているのに対し、フラッシュメモリはブロッ
ク単位での消去を前提としている。このため、フラッシ
ュメモリは、従来のＥＥＰＲＯＭに比べると比較的使い
にくい装置であるが、１ビットの単素子化やブロック消
去等の採用により、ＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）に匹敵或いはそれ以上の集積度が
期待できる次世代のメモリ（ＲＯＭ）として注目されて
おり、その市場の大きさは計り知れない。

【０００４】フラッシュメモリに関して、これまでに種
々の構造、方式が提案されている。この中の１つとし
て、米国特許第５，２８０，４４６号に提案されている
構造、方式がある。

【０００５】図２１ないし図２３にこの方式のフラッシ
ュメモリを示す。図２１は平面図、図２２は図２１のＳ
−Ｓ’線断面図、図２３は図２１のＣ−Ｃ’線断面図で
ある。

【０００６】この方式におけるメモリセル構造は図２１
ないし図２３に示すように、基板１００またはウェルに
形成されたソースライン８、ドレインライン７間のチャ
ネル領域Ｌが２つの領域Ｌ１，Ｌ２で構成されており、
ソースサイドのチャネル領域Ｌ２上には、ゲート絶縁膜
１０を介して選択ゲート電極９ａが形成され、ドレイン
サイドのチャネル領域Ｌ１上にはトンネル酸化膜３を介
して浮遊ゲート電極４が形成されている。

【０００７】各メモリセルは、基板１００に設けられた
素子分離用のフィールド酸化膜（ＬＯＣＯＳ）２により
分離されている。そして、浮遊ゲート電極４上には、浮
遊ゲート電極４上をインターポリ絶縁膜５を介してチャ
ネル幅（Ｗ）方向に這うライン状のポリシリコン層から
なる制御ゲート６ａとその上に設けられた絶縁層６ｂか
らなる制御ゲートライン６が形成されている。この浮遊
ゲート電極４と制御ゲート電極６ａとが積層する第１の
積層部（以下、この領域をスタックゲートという。）及
び基板上のスタックゲートと隣接する第２の領域（以
下、この領域をスプリットゲート領域という。）を、そ
れぞれの絶縁膜６ｂ、１０を介して選択ゲートライン９
が配置されている。この選択ゲートライン９も制御ゲー
トライン６と同様に、ポリシリコン層からなる選択ゲー
ト電極９ａとその上に設けられた絶縁層９ｂで構成され
ている。また、ソースライン８及びドレインライン７
は、制御ゲート電極６に対して平行に配される基板拡散
層で構成され、ソースライン８は制御ゲート電極６ａに
対してオフセットして配される。そして、前述したよう
にソースライン８、ドレインライン７間のチャネル領域
Ｌがスプリットゲート領域とスタックゲート領域の２つ
の領域Ｌ１，Ｌ２で構成されることになる。尚、図中、
１は基板活性化領域、５０はコンタクトホールをそれぞ
れ示す。

【０００８】このような構造をとることにより、スタッ
クゲート（浮遊ゲート電極４のある領域）とスプリット
ゲート領域に挟まれる基板チャネル部分から浮遊ゲート
電極４へのチャネルホットエレクトロン注入、いわゆる
ＳＳＩ（ＳｏｒｃｅＳｉｄｅＩｎｊｅｃｔｉｏｎ）
が可能になっており、高い電子注入効率を実現してい
る。

【０００９】また、制御ゲート電極６ａと選択ゲート電
極９ａから素子をマトリクス選択することができるた
め、拡散層（ソース或いはドレイン）を介して隣り合う
メモリ素子同士で、ソース及びドレインの共有が可能で
あり面積の低減（集積度向上）も実現している。

【００１０】ところで、上記した基板拡散層は、図２４
に示すようにフォトリソグラフィ技術により、レジスト
膜３０をパターニングし、その後、不純物（例えば、Ａ
ｓ（砒素）又はＰ（燐））イオンを注入することにより
形成される。このとき、ドレインライン７については、
セルフアラインによる注入となり、ソースラインはレジ
ストマスク３０により位置規制された注入となる。

【００１１】しかしながら、上記の方法では、図２４に
示したように、ソースライン８の形成は、フォトリソグ
ラフィ技術によるレジストマスク３０のパターニングで
行われるため、このフラッシュメモリにおける選択ゲー
ト電極９ａのチャネル長の均一性は上記フォトリソグラ
フィ技術におけるアライメント精度に依存することにな
る。

【００１２】上記チャネル長のばらつきはメモリアレイ
全体のリーク電流を増大させる原因となったり、選択ト
ランジスタのしきい値のばらつきや、オン電流ばらつき
によるメモリ特性のばらつき不良を引き起こすおそれが
ある。このため、フォトリソグラフィ工程においてある
程度のアライメント余裕を持たせることが必要であり、
フラッシュメモリの微細化が図れないという欠点を有し
ていた。

【００１３】このため、上記したメモリセルにおいて、
更なる面積の低減を図るため、スプリットゲート長の自
己整合化が要求されている。この要求に応えるべくこの
発明者等は、スプリットゲート長の自己整合化を図る方
法を特願平８−５２９１５号に提案している。

【００１４】この方法は、チャネル上に絶縁膜を介して
浮遊ゲート電極と制御ゲート電極と選択ゲート電極とが
順次積層形成されるとともに、前記選択ゲート電極の一
部が前記チャネル上に臨んで形成されて成る半導体記憶
装置の製造方法において、浮遊ゲート電極と制御ゲート
電極との積層体の側壁部に第１の側壁膜を形成し、当該
第１の側壁膜をマスクとして自己整合的にソースライン
となるべき領域に不純物を注入してソースラインを形成
した後、前記第１の側壁膜よりも膜幅が狭い第２の側壁
膜を形成して前記選択ゲート電極を形成するものであ
る。

【００１５】

【発明が解決しようとする課題】しかしながら、上述し
た自己整合化は写真工程数の追加が必須なばかりではな
く、プロセス工程数を増加し、その技術的難易度もより
高くなってしまうという難点がある。

【００１６】この発明は、上述した従来の問題点を解消
するためになされたものにして、ソースライン、ドレイ
ンライン間のチャネル領域Ｌが２つの領域Ｌ１，Ｌ２で
構成されたメモリセルにおいて、スプリットゲート長を
自己整合的に定める手法を用いた場合に、段差低減を図
り、写真製版の解像度向上やエッチング加工の容易化を
図ること、並びに工程数低減を図ることを目的とする。

【００１７】

【課題を解決するための手段】この発明の不揮発性半導
体装置の製造方法は、半導体基板上にトンネル酸化膜を
介して形成される浮遊ゲート電極と、前記浮遊ゲート電
極上をインターポリ絶縁膜を介して覆うライン状の制御
ゲート電極と、前記浮遊ゲート電極と制御ゲート電極と
が積層する第１の積層部の上方及び側面を絶縁膜を介し
て這うと共に前記第１の積層部に隣接する基板上の第２
の領域をゲート酸化膜を介して這い、且つ前記制御ゲー
トに対して垂直方向に配されるライン状の選択ゲート電
極と、前記制御ゲート電極に対して平行方向に且つ交互
に配されるライン状の基板拡散領域からなるソースライ
ン及びドレインラインと、を有し、前記ソースライン
が、前記第１の積層部に対して第２の領域の分だけオフ
セットして配置された不揮発性半導体記憶装置の製造方
法であって、前記第１の積層部の側面に第１の側壁膜を
形成するとともにドレインライン上を第１の側壁膜を構
成する膜で埋め込み、この第１の側壁膜をマスクとして
自己整合的にソースラインとなるべき領域に不純物を注
入してソースラインを形成した後、少なくともドレイン
ライン上に埋め込まれた膜を残したまま前記選択ゲート
電極を形成することを特徴とする。

【００１８】また、前記第１の側壁膜をポリシリコンを
用いて形成し、前記第１の側壁膜及びドレインライン上
に埋め込まれた膜を選択ゲート電極の一部として用いる
と良い。

【００１９】さらに、前記第１の側壁膜及びドレインラ
イン上に埋め込まれた膜の上層にポリシリコン層を形成
し、このポリシリコン層上に高融点金属層あるいは金属
シリサイド層を形成するように構成すると良い。

【００２０】上述したように、自己整合化に用いた第１
の側壁膜を構成する膜を一部意図的に残留させること、
或いは自己整合化に用いた第１の側壁膜を選択ゲート電
極の一部として用いることにより、段差低減を図り、写
真製版の解像度向上やエッチング加工の容易化を図るこ
とができるとともに工程数低減を図ることができる。

【００２１】また、この発明は、前記第１の側壁膜に用
いたポリシリコン層、並びにそのサイドウォールの連結
に用いたポリシリコン層及び／又は高融点金属層或いは
高融点金属シリサイド層を周辺回路のゲート電極用とし
て兼用することを特徴とする。

【００２２】また、この発明は、前記第１の側壁膜形成
用のポリシリコン層を周辺回路のゲート電極用として兼
用する場合において、エッチバック工程を写真工程を挟
んで２ステップに分けて行うことを特徴とする。

【００２３】このようにエッチバック工程を２ステップ
に分けて行うことにより、周辺回路用のゲート電極段差
を低減することができる。

【００２４】また、この発明は、選択ゲートラインの加
工後、且つ、周辺回路用ゲート電極の加工前に軽い酸化
を行うように構成すると良い。

【００２５】このように軽い酸化を行うことにより、選
択ゲート同士の電気的ショートを防止することができ
る。

【００２６】

【発明の実施の形態】この発明は、ソースライン８、ド
レインライン７間のチャネル領域Ｌが２つの領域Ｌ１，
Ｌ２からなる構造・方式のフラッシュメモリセルアレイ
の製造方法に関し、浮遊ゲート電極と制御ゲート電極と
が積層するスタックゲートの側面に設けた第１の側壁部
を利用して、スプリットゲート長を自己整合的に定め
る。そして、自己整合化に用いたスタックゲート側面の
第１の側壁部を一部残留或いは、選択ゲートの一部とし
て用いて、段差低減を図り、写真製版工程の解像度向上
やエッチング加工の容易化を図り更に工程数の低減を図
るものである。以下、この発明の実施の形態を図に基づ
いて説明する。尚、従来例と同一部分には同一符号を付
す。

【００２７】図１は制御ゲートラインを形成した時点の
平面図、図２は図１のＡ−Ａ’線断面図、図３は図１の
Ｓ−Ｓ’線断面図、図４は図１のＣ−Ｃ’線断面図であ
る。

【００２８】まず、図１ないし図４に示すように、ｐ型
シリコン半導体基板１００上にウェルおよび素子分離用
のフィールド酸化膜２を形成し、トンネル酸化膜３及び
浮遊ゲート電極４用のポリシリコン層４ａを形成する。

【００２９】次に、レジスト塗布及び現像等の公知の写
真製版技術及びドライエッチング技術を用いて上記ポリ
シリコン層４ａをエッチングし、図１の点線で囲まれた
部分５４を開口する。これは制御ゲートライン６を形成
したときにフィールド酸化膜２を介して浮遊ゲート電極
４を分離し、浮遊ゲート電極４を形成するためである。
ここで、制御ゲートライン６を形成する時、ポリシリコ
ン層４ａの開口された基板露出部分１７には基板掘れが
生じてしまい、次工程の選択ゲート電極用のポリシリコ
ン層９ａの残渣が残りやすく選択ゲート電極９間の電気
的ショートの原因となる。そこで、この実施の形態で
は、基板掘れを回避するため、上記ポリシリコン層４ａ
の開口された基板露出部分１７に拡散層と同型の不純物
イオン、Ｎ型の場合には、ＡｓまたはＰ等を注入し、基
板露出部分１７に不純物添加の増速酸化を施し、基板掘
れを解消している。また、この部分はドレインラインの
一部としてそのまま用いられる（図１及び図２参照）。

【００３０】続いて、上記浮遊ゲート電極４となる第１
のポリシリコン層４ａと下記で示す制御ゲートライン６
となるポリシリコン層からなる制御ゲート電極６ａの間
の絶縁を図るため、ＯＮＯ構造（酸化膜／窒化膜／酸化
膜）等のインターポリ絶縁膜５を形成する。このＯＮＯ
構造のインターポリ絶縁膜５の形成方法は多々あるが、
例えば、ボトム酸化膜用の酸化工程及び／又はＣＶＤ酸
化膜形成工程と、層間窒化膜用のＣＶＤ窒化膜形成工程
と、トップ酸化膜用の酸化工程及び／又はＣＶＤ酸化膜
形成工程にて行われる。また、このインターポリ絶縁膜
５を形成する順序は、増速酸化用のイオン注入を行った
後に限定するものではない。例えば、増速酸化用イオン
注入の前であってもよいし、ボトム酸化膜形成工程及び
層間窒化膜形成工程をポリシリコン層４ａの開口前に行
うなどしてもよく、プロセスの容易さによって適宜定め
ればよい。

【００３１】次に、制御ゲート電極用のポリシリコン層
６ａを形成し、このポリシリコン層６ａと下記で示す選
択ゲートライン９となるポリシリコン層９ａの間の絶縁
を図るための絶縁膜６ｂを形成した後で、公知の写真製
版技術及びドライエッチング技術を用いて、浮遊ゲート
電極４及び制御ゲート電極６ａと絶縁膜６ｂをエッチン
グし、スタックゲート（第１の積層部）を作成する（図
３及び図４参照）。尚、図中１は、ＬＯＣＯＳ領域以外
の基板活性領域である。

【００３２】続いて、図５に示すように、浮遊ゲート電
極を含む制御ゲートライン側面の絶縁サイドウォール用
の酸化膜及び／又は窒化膜のＣＶＤ単層膜或いはＣＶＤ
積層膜を形成する後工程において、そのＣＶＤ単層膜或
いはＣＶＤ積層膜をドライエッチバック及びウェットエ
ッチする工程を行うことにより、制御ゲート側面に絶縁
用サイドウォール１６が形成される（図１０参照）。こ
のサイドウォール１６を設けることにより、制御ゲート
電極６ａとその上に形成される選択ゲート電極９ａの絶
縁が確実になるとともに、スプリットゲート領域と浮遊
ゲート電極４との間隙長（サイドウォール厚）が制御性
よく得られる。このサイドウォール厚は、ＳＳＩ注入効
率を決める重要な因子である。

【００３３】尚、この実施の形態における制御ゲート電
極６ａの絶縁用サイドウォール１６は、高温酸化膜１６
ａとデポジション窒化膜１６ｂにより形成されている。

【００３４】絶縁サイドウォール用のＣＶＤ単層膜或い
はＣＤＶ積層膜を形成した後、基板拡散層（ソース／ド
レイン）の形成を行う。従来は、図２４に示すように、
レジストマスク３０を形成してＡｓ又はＰの不純物イオ
ン注入を行い、ソースライン８及びドレインライン７を
形成していたが、この発明では、酸化膜、或いはポリシ
リコンからなる第１の側壁膜としての厚いサイドウォー
ル膜２６をスタックゲート側面の絶縁用サイドウォール
用積層膜１６ａ、１６ｂの側面に形成する。そして、こ
のサイドウォール膜２６を用いてソースライン８を自己
整合（セルフアライン）的に形成し、スプリットゲート
長を自己整合的に定めるものである。但し、この場合、
図６及び図７で示すように、ドレインライン７とソース
ライン８を別々に形成する。

【００３５】この実施の形態では、まず、図６に示すよ
うに、隣り合うメモリセルのドレインライン７が形成さ
れるべき領域のみが開口し、ソースライン８が形成され
るべき領域がマスクされるようにフォトリソグラフィ技
術によってレジスト３０をパターニングする。そして、
ｎ型の不純物としてＡｓ又はＰをドレインライン７が形
成されるべき領域に打ち込み、ドレインライン７を形成
する。

【００３６】次に、図７に示すように、ＣＶＤ法により
シリコン酸化膜を堆積し、続いて、そのシリコン酸化膜
をエッチバックして、シリコン酸化膜からなるセルフア
ライン注入用の厚いサイドウォール膜（第１の側壁膜）
２６を形成する。この時、ドレインライン７上にはシリ
コン酸化膜からなるサイドウォール膜２６ｂが埋め込ま
れている。次に、共通ソースライン８が形成されるべき
領域のシリコン酸化膜２６が露出するようにレジスト３
０をパターニングする。ここで、このレジストマスク
は、周辺ＭＯＳ領域への注入を防ぐためのマスクとして
も兼ねるものである。

【００３７】次に、ｎ型の不純物としてＡｓ又はＰを、
サイドウォール膜２６並びにレジストマスク３０をマス
クとして自己整合（セルフアライン）的に注入し、ソー
スライン８を形成する。

【００３８】さて、この発明では、自己整合化に用いた
シリコン酸化膜からなるサイドウォール膜２６及び２６
ｂの一部は除去せずにそのまま用いて以降の製造工程の
容易化を図ること、或いは装置構成の一部として残し、
工程の容易化工程数の削減を図っている。

【００３９】すなわち、ハーフ或いはサブハーフミクロ
ン世代のデバイスではドレイン幅が狭く、またそのアス
ペクト比も高いため、写真工程での現像分解能が低くな
る。また、選択ゲートライン９用のポリシリコン膜９ａ
及びポリサイド層のカバレッジが悪く、スタックゲート
の肩の部分の膜厚が相対的に厚くなり、側面の形状が逆
テーパとなるため、写真製版時に溝コーナ部等で露光不
足が生じレジストが残留しやすくなり、選択ゲート９、
９間の電気的ショートを引き起こす問題があった。

【００４０】このため、この実施の形態では、図８に示
すように、前工程のレジストマスク３０を利用してソー
スライン８側の厚い酸化膜サイドウォール膜２６のみを
ウェットエッチングで除去し、ドレインライン７側の酸
化膜サイドウォール膜２６ｂをそのまま残すことによっ
て、段差の低減を図り、レジストの残留等を防止し、選
択ゲート形成時の上記の問題を解決している。

【００４１】この製造方法の場合、セルフアライン注入
用のマスクをそのまま上記ウェットエッチングに用いて
いるため、新たにマスクの追加、即ち写真工程数の追加
の必要はない。因みに、セルフアライン注入用のマスク
は周辺ＭＯＳ形成領域にイオン注入がなされるのを防ぐ
ためのものでもある。

【００４２】上記の如く、ソースライン８側の厚いサイ
ドウォール膜２６を除去した後、図９の如く再度酸化膜
層１６ｃを形成する。次に、図１０のように、積層膜１
６ｂ、１６ｃをドライエッチバックし、ウェットエッチ
ングによりスプリットゲート領域上の酸化膜１６ａを除
去する。ここでのスプリットゲート領域上の酸化膜１６
ａとは、詳細に言えばトンネル酸化膜３と高温酸化膜１
６ａの積層膜のことを示す。

【００４３】選択ゲートライン９の形成は、図１１に示
すように、ゲート酸化膜１０を形成し、ポリシリコンか
ら成る制御ゲート電極９ａとその上に酸化シリコンから
なる絶縁膜９ｃを設け、公知の写真製版技術及びドライ
エッチング技術を用いて、制御ゲートライン６に対して
垂直方向にライン状の選択ゲートライン９を形成する。
ここで、図中９ａはポリシリコン膜だけでなく、ポリシ
リコン膜９ａとポリサイド膜９ｂの積層膜であっても良
い。以降は公知技術により周辺ゲートトランジスタ形成
や配線形成を行う。

【００４４】また、上記自己整合に用いる厚いサイドウ
ォール膜２６はシリコン酸化膜に限るものではなく、上
記の例はその一例に過ぎない。

【００４５】図１２及び図１３はこの発明の第２の実施
の形態を説明するものである。図１２（ａ）は平面図、
同図（ｂ）は断面図、図１３（ａ）は平面図、同図
（ｂ）は断面図である。この第２の実施の形態はセルフ
アライン用のサイドウォール膜２６を選択ゲートの一部
として用いるものである。

【００４６】図１ないし図４に示す如く浮遊ゲート電極
４と制御ゲート電極６ａとが積層するスタックゲートを
形成した後、スタックゲートの側面に絶縁用サイドウォ
ール１６を形成する。そして、図７と同様、レジスト３
０をマスクとして、ｎ型の不純物としてＡｓ又はＰを注
入し、ドレインライン７を形成する。その後、スプリッ
トゲート領域の基板１００上にゲート酸化膜１０を形成
する。

【００４７】次に、セルフアライン注入用のポリシリコ
ンからなる厚いサイドウォール膜２６を形成する。この
時、ドレインライン７上にはポリシリコンからなるサイ
ドウォール膜２６ｂが埋め込まれている。そして、この
サイドウォール膜２６、２６ｂをマスクとして、図１２
に示すように、ｎ型の不純物としてＡｓ又はＰを自己整
合（セルフアライン）的に注入し、ソースライン８を形
成する。

【００４８】その後、ポリシリコンのサイドウォール膜
２６、２６ｂ上に、選択ゲートを形成するために、ポリ
シリコン層９ａ、高融点シリサイド層９ｂ及び高融点シ
リサイド層の保護用絶縁膜９ｃからなる積層膜を形成す
る。続いて、図１３（ｂ）に示すように、積層膜９ａ、
９ｂ、９ｃ及びポリシリコンサイドウォール膜２６を制
御ゲートライン６と垂直方向にライン状に加工し、選択
ゲートライン９を形成する。ここで、保護用絶縁膜９ｃ
は省略しても良い。

【００４９】上記の方法は、ポリシリコンサイドウォー
ル膜２６を除去する方法に比べ、工程数の低減が図られ
るばかりではなく、ドレインライン７側及びソースライ
ン８側において急激な段差を回避できる、即ち緩い順テ
ーパになるため、選択ゲートライン９の写真工程及びエ
ッチング工程による加工が極めて容易になる。

【００５０】また、上記ポリシリコンサイドウォール膜
２６上に選択ゲート用の積層膜９ａ、９ｂを形成する場
合において、ポリシリコンサイドウォール膜２６表面に
は若干の自然酸化膜が存在するため上層にポリシリコン
層を直接積層すると十分な電気的連結がなされない場合
がある。一方、高融点シリサイド層を直接積層すると絶
縁膜６ｂとの接着力が若干弱いという欠点がある。

【００５１】そこで、この実施の形態においては、ま
ず、薄いポリシリコン層を積層し、続いて、高融点金属
層を積層することによって、両者兼ね備えた良好な連結
を得ることができる。これは、上層の高融点シリサイド
層は薄いポリシリコン膜並びに薄い自然酸化膜を合金化
するためである。

【００５２】上記で示した積層膜、具体的には、ポリシ
リコンサイドウォール用のポリシリコン膜２６及びその
上層の積層膜９ａ、９ｂ、９ｃのすべてを或いは一部を
周辺ＭＯＳ用のゲート電極に用いるように構成すること
で、工程数の低減が図れる。

【００５３】図１４及び図１５は、厚いサイドウォール
に用いるポリシリコン膜２６を周辺回路のゲート電極用
の第１層膜として用いない場合、図１６から図１８は、
厚いサイドウォールに用いるポリシリコン膜２６を周辺
回路のゲート電極用の第１層膜として用いる場合をそれ
ぞれ示す断面図である。尚、これらの図において、
（ａ）はメモリセル部分の断面図、（ｂ）は周辺回路部
分の断面図をそれぞれ示している。

【００５４】ポリシリコン膜２６を周辺回路に用いない
場合、図１４に示すようにサイドウォール用ポリシリコ
ン層２６を形成した後、図１５に示すように、サイドウ
ォール用のポリシリコン膜２６をエッチバックするとき
周辺回路部分ではゲート酸化膜１０が露出する。このた
め、再度ゲート酸化を行う必要があり、この上層にポリ
シリコン層及び／又は高融点金属層あるいは金属シリサ
イド層を製造する方法が採れない。従って、ポリシリコ
ン膜２６の上層にポリシリコン層及び／又は高融点金属
層あるいは金属シリサイド層を製造する場合、図１６か
ら図１８に示すように、ポリシリコン膜２６を周辺回路
のゲート電極の第１層膜として用いる方法が採られる。
しかし、サイドウォール用のポリシリコン膜２６は膜厚
が厚いため、そのまま利用すると周辺ＭＯＳの段差がき
つくなり、周辺ＭＯＳ上のメタル配線等に大きな影響を
及ぼす。そこで、図１６から図１８に示すように、サイ
ドウォール形成のエッチバック工程を、写真工程を挟ん
で２ステップに分けて行うことにより、周辺回路用のゲ
ート電極段差を低減するものである。

【００５５】ここで、図１７に示す第１ステップのエッ
チバックは等方性エッチングにより全面で行い、図１８
に示す第２ステップではメモリセル部分のみを異方性エ
ッチングによりエッチバックを行う。このように第１ス
テップのエッチバックを等方性エッチングで行うことに
より、ポリシリコン膜２６の段差部の形状がなめらかに
なるため、第２ステップの異方性エッチング後に得られ
るポリシリコンサイドウォール膜２６の幅をより大きく
取ることができる。

【００５６】一般に異方性エッチングでは膜厚が厚いほ
どサイドウォール幅を大きくとれるはずであるが、その
分デポジション時の膜厚のばらつきも大きくなるため、
オーバーエッチング時間を長くとる必要があり、結局の
ところ十分なサイドウォール幅が得られないのが実情で
あった。この手法を用いることにより、工程数低減と十
分なサイドウォール幅確保が可能になった。

【００５７】次に示す実施の形態は、選択ゲートライン
９の加工後、且つ、周辺ＭＯＳ用ゲート電極の加工前に
軽い酸化を行って、選択ゲートライン９同士の電気的シ
ョートを防止するものである。図１９及び図２０に電気
的ショートが起こりやすい箇所、即ち、ポリシリコン残
渣部分を図示した。図２０は図１９の円で囲む部分の拡
大平面図である。この部分は図１及び図２中で示した領
域５４のエッジ部分である。

【００５８】セルフアライン注入に用いたポリシリコン
サイドウォール膜２６を除去する手法の場合、この残渣
を酸化で処理しようとすると、ゲートバースビークが入
りトンネル消去特性に影響を与えるが、サイドウォール
膜２６ｂを残す方法を用いる場合には、選択ゲートライ
ン９の形成後に酸化することが可能であるため、この問
題を回避できる。但し、選択ゲートライン９の高融点金
属シリサイド層上には異常酸化を防ぐため予めデポジシ
ョン酸化膜等の保護絶縁層を積層しておく必要がある。

【００５９】

【発明の効果】以上説明したように、この発明によれ
ば、自己整合化に用いた第１の側壁膜を構成する膜を一
部意図的に残留させること、或いは自己整合化に用いた
第１の側壁膜を選択ゲート電極の一部として用いること
により、段差低減を図り、写真製版の解像度向上やエッ
チング加工の容易化を図ることができるとともに工程数
低減を図ることができる。

【００６０】また、この発明は、セルフアライン注入の
後、ポリシリコンサイドウォールを除去する手法に比
べ、工程数の低減が図られるばかりではなく、ドレイン
ライン側及びソースライン側において急激な段差を回避
できる、即ち緩い順テーパになるため、写真工程及びエ
ッチング工程の選択ゲート加工が容易になる。

【００６１】また、この発明は、前記第１の側壁膜形成
用のポリシリコン層を周辺回路のゲート電極用として兼
用する場合において、エッチバック工程を写真工程を挟
んで２ステップに分けて行うことにより、周辺回路用の
ゲート電極段差を低減することができる。

【００６２】また、この発明は、選択ゲートラインの加
工後、且つ、周辺回路用ゲート電極の加工前に軽い酸化
を行うことにより、選択ゲート同士の電気的ショートを
防止することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の製造方法を示
し、制御ゲートラインを形成した時点の平面図である。

【図２】図１のＡ−Ａ’線断面図である。

【図３】図１のＳ−Ｓ’線断面図である。

【図４】図１のＣ−Ｃ’線断面図である。

【図５】第１の実施の形態の製造方法を示す断面図であ
る。

【図６】第１の実施の形態の製造方法を示す断面図であ
る。

【図７】第１の実施の形態の製造方法を示す断面図であ
る。

【図８】第１の実施の形態の製造方法を示す断面図であ
る。

【図９】第１の実施の形態の製造方法を示す断面図であ
る。

【図１０】第１の実施の形態の製造方法を示す断面図で
ある。

【図１１】第１の実施の形態の製造方法を示す断面図で
ある。

【図１２】この発明の第２の実施の形態を示し、（ａ）
は平面図、（ｂ）は断面図である。

【図１３】この発明の第２の実施の形態を示し、（ａ）
は平面図、（ｂ）は断面図である。

【図１４】サイドウォールに用いるポリシリコン層を周
辺回路のゲート電極用の第１層膜として用いない場合を
示し、（ａ）はメモリセル部分の断面図、（ｂ）は周辺
回路部分の断面図である。

【図１５】サイドウォールに用いるポリシリコン層を周
辺回路のゲート電極用の第１層膜として用いない場合を
示し、（ａ）はメモリセル部分の断面図、（ｂ）は周辺
回路部分の断面図である。

【図１６】サイドウォールに用いるポリシリコン層を周
辺回路のゲート電極用の第１層膜として用いる場合を示
し、（ａ）はメモリセル部分の断面図、（ｂ）は周辺回
路部分の断面図である。

【図１７】サイドウォールに用いるポリシリコン層を周
辺回路のゲート電極用の第１層膜として用いる場合を示
し、（ａ）はメモリセル部分の断面図、（ｂ）は周辺回
路部分の断面図である。

【図１８】サイドウォールに用いるポリシリコン層を周
辺回路のゲート電極用の第１層膜として用いる場合を示
し、（ａ）はメモリセル部分の断面図、（ｂ）は周辺回
路部分の断面図である。

【図１９】この発明の他の実施の形態を示す平面図であ
る。

【図２０】図１９の円の部分の拡大平面図である。

【図２１】従来のフラッシュメモリを示す平面図であ
る。

【図２２】図２２は図２１のＳ−Ｓ’線断面図である。

【図２３】図２１のＣ−Ｃ’線断面図である。

【図２４】従来のソースライン及びドレインラインの形
成方法を示す断面図である。

【符号の説明】

１００半導体基板２フィールド酸化膜３トンネル酸化膜４浮遊ゲート電極５インターポリ絶縁膜６制御ゲートライン７ドレインライン８ソースライン９選択ゲートライン２６サイドウォール膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上にトンネル酸化膜を介して
形成される浮遊ゲート電極と、前記浮遊ゲート電極上を
インターポリ絶縁膜を介して覆うライン状の制御ゲート
電極と、前記浮遊ゲート電極と制御ゲート電極とが積層
する第１の積層部の上方及び側面を絶縁膜を介して這う
と共に前記第１の積層部に隣接する基板上の第２の領域
をゲート酸化膜を介して這い、且つ前記制御ゲートに対
して垂直方向に配されるライン状の選択ゲート電極と、
前記制御ゲート電極に対して平行方向に且つ交互に配さ
れるライン状の基板拡散領域からなるソースライン及び
ドレインラインと、を有し、前記ソースラインが、前記
第１の積層部に対して第２の領域の分だけオフセットし
て配置された不揮発性半導体記憶装置の製造方法であっ
て、前記第１の積層部の側面に第１の側壁膜を形成する
とともにドレインライン上を第１の側壁膜を構成する膜
で埋め込み、この第１の側壁膜をマスクとして自己整合
的にソースラインとなるべき領域に不純物を注入してソ
ースラインを形成した後、少なくともドレインライン上
に埋め込まれた膜を残したまま前記選択ゲート電極を形
成することを特徴とする不揮発性半導体記憶装置の製造
方法。
【請求項２】前記第１の側壁膜をポリシリコンを用い
て形成し、前記第１の側壁膜及びドレインライン上に埋
め込まれた膜を選択ゲート電極の一部として用いること
を特徴とする請求項１に記載の不揮発性半導体記憶装置
の製造方法。
【請求項３】前記第１の側壁膜及びドレインライン上
に埋め込まれた膜の上層にポリシリコン層を形成し、こ
のポリシリコン層上に高融点金属層あるいは金属シリサ
イド層を形成することを特徴とする請求項２に記載の不
揮発性半導体記憶装置の製造方法。
【請求項４】前記第１の側壁膜に用いたポリシリコン
層、又は前記第１の側壁膜及びドレインライン上に埋め
込まれた膜の上に形成されたポリシリコン層及び／又は
高融点金属層或いは高融点金属シリサイド層を周辺回路
のゲート電極用として兼用することを特徴とする請求項
３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】前記第１の側壁膜形成用のポリシリコン
層を周辺回路のゲート電極用として兼用する場合におい
て、エッチバック工程を写真工程を挟んで２ステップに
分けて行い、周辺回路用のゲート電極段差を低減するこ
とを特徴とする請求項４に記載の不揮発性半導体記憶装
置の製造方法。
【請求項６】選択ゲートラインの加工後、且つ、周辺
回路用ゲート電極の加工前に軽い酸化を行うことを特徴
とする請求項２ないし５のいずれかに記載の不揮発性半
導体記憶装置の製造方法。