JPH09186256A

JPH09186256A - 半導体不揮発性メモリの製造方法

Info

Publication number: JPH09186256A
Application number: JP8030495A
Authority: JP
Inventors: Makoto Tanaka; 田中　　誠; Shuya Abe; 修也阿部; Koji Mori; 孝二森; Kaihei Itsushiki; 海平一色; Kiyoshi Yamaguchi; 清山口; Masamune Kusunoki; 雅統楠
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1995-11-02
Filing date: 1996-02-19
Publication date: 1997-07-15

Abstract

(57)【要約】【課題】電気的に書き換え及び消去が可能なフラッシ
ュメモリ等のＥＥＰＲＯＭにおいて、素子面積の増大や
読み出し速度の低下、インターポリ絶縁膜の薄層化によ
る信頼性低下などの問題を招くことなく、カップリング
比を増大させ、素子の動作電圧を下げることができる半
導体不揮発性メモリを製造する方法を提供することを目
的とする。【解決手段】ソース領域２とドレイン領域３との間に
２つのチャネル領域を有する半導体不揮発性メモリの製
造方法であって、ソース領域２側のチャネル領域上にゲ
ート絶縁膜１１を介して選択ゲート４を形成する工程
と、ドレイン領域３側のチャネル領域上にゲート絶縁膜
１２を介して配置されるとともに少なくともその一部が
絶縁膜１４を介して選択ゲート４に重なるように延在し
て浮遊ゲート５を形成する工程と、浮遊ゲート５上にイ
ンターポリ絶縁膜１３を介して制御ゲート６を形成する
工程と、を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、浮遊ゲートを有
し、電気的に書き換え及び消去が可能な半導体不揮発性
メモリの製造方法に関する。

【０００２】

【従来の技術】電気的に書き換え及び消去が可能な半導
体不揮発性メモリ（以下、ＥＥＰＲＯＭという。）のな
かでフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリ
という。）が注目されている。

【０００３】従来のＥＥＰＲＯＭは一般に単ビット消去
を基本にしているのに対し、フラッシュメモリはブロッ
ク単位での消去を前提としている。このため、フラッシ
ュメモリは、従来のＥＥＰＲＯＭに比べると使いにくい
点があるが、１ビットの単素子化やブロック消去等の採
用により、ＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）に匹敵あるいはそれ以上の集積度が期待で
きる次世代のメモリ（ＲＯＭ）として注目されており、
その市場の大きさは計り知れない。

【０００４】フラッシュメモリに関して、これまでに種
々の構造、方式が提案されている。この中で、最も一般
的な構造のものが図１８ないし図２０に示すいわゆるＥ
ＴＯＸ型と呼ばれるものである。図１８は平面図、図１
９は図１８のＢ−Ｂ’線断面図、図２０は図１８のＡ−
Ａ’線断面図である。

【０００５】このＥＴＯＸ型フラッシュメモリは、図１
９及び図２０に示すように、基板１またはウェルに設け
られたソース２とドレイン３の間のチャネル形成領域上
にゲート絶縁膜１０を介して浮遊ゲート５が設けられ、
更にその浮遊ゲート５に上にインターポリ絶縁膜１３を
介して制御ゲート６が設けられている。そして、各メモ
リセルはフィールド酸化膜１５で素子分離されている
が、制御ゲート６は隣接するメモリセル同士で互いにつ
ながっており、ワードラインとなっている。

【０００６】一般に、浮遊ゲート型の不揮発性メモリで
は、絶縁体で囲まれた浮遊ゲートの中に電荷を保持し、
制御ゲートにバイアスをかけたときにソース・ドレイン
間にチャネルが形成される閾値電圧が浮遊ゲート中の電
荷量により変化することを利用してデータの記憶を行っ
ているが、書き込み、消去方法が各方式によって異なっ
ている。

【０００７】上述したＥＴＯＸ型メモリセルの場合、デ
ータの書き込みはチャネルに電流を流したときにチャネ
ルのドレインサイドで発生したホットエレクトロンを浮
遊ゲート５に注入することにより行っている。また、デ
ータの消去は浮遊ゲート５とソース２間に高電界をかけ
たときにゲート絶縁膜中をトンネルして流れる電流（Ｆ
−Ｎ電流）により、浮遊ゲート５に保持された電子をソ
ース２に引き抜くことにより行っている。

【０００８】このＥＴＯＸ型メモリセルの特徴は、構造
が簡単であることであるが、欠点として、書き込みをド
レインサイドのホットエレクトロンで行っているため、
チャネル電流に対する浮遊ゲートに注入される電流の
比、即ち、書き込み効率が低く、そのため単一電源化も
困難であること、また、消去については、選択トランジ
スタを持たない構造のため、消去後の閾値のばらつきを
非常に狭い範囲に収める必要があり、プロセス的、回路
的に非常に高度なものが要求される。

【０００９】次に、このＥＴＯＸ型メモリセルをアレイ
状に並べた様子を図１８に示す。各セルはフィールド酸
化膜１５で素子分離され、ソースはチャネル幅方向にの
びた拡散層で形成され、ソースライン２２で接続され、
共通の電位となっている。また、制御ゲート６もソース
ライン２２と平行にライン状に延び、この方向のセルで
共通なワードラインとなっている。さらにドレインはコ
ンタクトホール２１を介して金属電極２４に接続され、
この金属電極はワードラインと直行してライン状に延
び、この方向のセルに共通なビットラインとなってい
る。

【００１０】そして、アレイ状に並べたセルのうち、特
定のセルの選択は、これらのワードラインとビットライ
ンをマトリックス選択することにより行われる。

【００１１】上記のように、ＥＴＯＸ型のメモリセルに
おいては、ドレインにコンタクトホールが必要なため、
この部分で面積を要し、セルの構造が簡単な割には素子
面積が大きくなってしまうという欠点もあった。

【００１２】上記の欠点を解決するための方法の一つと
して、米国特許第５，２８０，４４６号に提案されてい
る構造・方式がある。この方式のメモリセルの構造は、
図２１に示すように、ソース２とドレイン３間のチャネ
ル領域が２つの領域で構成されており、ソースサイドの
チャネル領域上には、ゲート絶縁膜１１を介して選択ゲ
ート４が形成され、ドレインサイドのチャネル領域上に
はゲート絶縁膜１２を介して浮遊ゲート５が形成されて
いる。さらに、浮遊ゲート５上にはインターポリ絶縁膜
１３を挟んで制御ゲート６が形成されている。また、選
択ゲート４は絶縁膜１４を挟んで制御ゲート６上を乗り
越え、後述するように、チャネル長方向の隣接するメモ
リセルの選択ゲートとつながっている。

【００１３】このような構造をとることにより、書き込
みについてはソースサイドの基板チャネル領域から浮遊
ゲート電極へのチャネルホットエレクトン注入、いわゆ
るＳＳＩ（ＳｏｕｒｃｅＳｉｄｅＩｎｊｅｃｔｉ
ｎ）方式が可能となっており、ドレインサイドのチャネ
ルホットエレクトロン注入に比べ高い電子注入効率を実
現している。また、消去に関しては、選択ゲートを有す
ることにより、オバーイレースの問題を解決している。

【００１４】図２２に、この方式のメモリセルをアレイ
状に配置した状態を示す。各メモリセルのドレインサイ
ドのチャネル領域上は、ゲート絶縁膜（トンネル絶縁
膜）を介して各セルの浮遊ゲート５で覆われており、ま
た、インターポリ絶縁膜を介して浮遊ゲートを覆うよう
に形成された制御ゲート６はチャネル幅方向、すなわ
ち、ソースからドレインに向かう方向に垂直な方向へラ
イン状に延び、複数のセルで共通になっている。また、
その方向の隣り合うセルはフィールド絶縁膜１５によっ
て素子分離されている。

【００１５】一方、各メモリセルのソースサイドのチャ
ネル領域をゲート絶縁膜を介して覆う選択ゲート４は、
制御ゲート６上を乗り越えてチャネル長方向、すなわ
ち、ソースからドレインに向かう方向へライン状に延
び、その方向の複数のセルで共通になっている。このこ
とにより、制御ゲート６と選択ゲート４のマトリックス
選択によりある特定のセルが選択可能となり、チャネル
幅方向でのドレインの共通化が可能となり、ドレインラ
イン２３を拡散層で形成することにより、各セルごとの
コンタクトホールが不必要となって、素子面積を小さく
することができる。

【００１６】

【発明が解決しようとする課題】ところで、制御ゲート
−浮遊ゲートの静電容量と浮遊ゲート−チャネル（又
は、ソース、ドレイン）の静電容量の比（以下、単に、
カップリング比という。）を大きくすることは、フラッ
シュメモリの動作電圧を下げるために重要である。上記
した米国特許第５，２８０，４４６号による構造では、
カップリング比を大きくするためには、浮遊ゲートの面
積とチャネルの面積の比を大きくするか、またはトンネ
ル酸化膜厚とインターポリ絶縁膜厚の比を大きくする必
要がある。

【００１７】前者の方法の場合は、浮遊ゲートの面積を
大きくするために、例えば、浮遊ゲート幅（Ｗｆｇ）を
大きくすれば素子面積の増大を招き、また、チャネル面
積を小さくするために、例えば、チャネル幅（Ｗｃ）を
小さくすればセル電流が小さくなり読み出し速度の低下
を招く、さらに、微細加工の点でも厳しくなるという問
題がある。

【００１８】また、後者の方法の場合は、トンネル酸化
膜厚を厚くすると、かえって、消去電圧は高くなってし
まい、インターポリ絶縁膜の厚さを薄くすることは信頼
性の点から困難であるという問題がある。

【００１９】この発明は上述した従来の問題点に鑑みな
されたものにして、電気的に書き換え及び消去が可能な
フラッシュメモリ等のＥＥＰＲＯＭにおいて、素子面積
の増大や読み出し速度の低下、インターポリ絶縁膜の薄
層化による信頼性低下などの問題を招くことなく、カッ
プリング比を増大させ、素子の動作電圧を下げることが
できる半導体不揮発性メモリを製造する方法を提供する
ことを第１の目的とする。

【００２０】また、上記の米国特許第５，２８０，４４
６号の方式では、前述したように、書き込みとして、ソ
ースサイドの基板チャネル領域から浮遊ゲートへ電子を
注入するＳＳＩ方式を用いている。これは、従来から用
いられているドレイン近傍領域でのホットエレクトロン
注入法に比べ、高い注入効率が得られ、このことによっ
て低消費電力化を実現している。しかし、ＳＳＩ方式で
も注入効率は数％以下であり、１００％とすることはで
きない。このため、昇圧回路等の周辺回路への負担が大
きく、このことがチップ面積の増加を招き、結果的に低
コスト化の妨げになっている。

【００２１】この注入効率をさらに向上させる方式とし
て、ＦＮトンネリング効果によって、電子の注入を行う
方式がある。この方式は、制御ゲートに正バイアス、ウ
ェルまたは基板をゼロまたは負バイアスとし、ウェルま
たは基板から浮遊ゲートへ電子を注入し、同一の制御ゲ
ート上の素子に一括で電子の注入を行うことにより一括
消去し、そして、制御ゲートを負バイアス、ドレインを
正バイアスとし、浮遊ゲートからドレインサイドへ電子
を放出して、各単素子を制御ゲート−ドレインによって
マトリックス的に選択して行うことにより、書き込みを
行うものである。しかしながら、上記の米国特許第５，
２８０，４４６号の方式では、制御ゲートとドレイン線
は、同一の方向に形成されているため、電子放出する際
に制御ゲート−ドレインによって素子をマトリックス状
に選択することはできない。

【００２２】ＥＥＰＲＯＭにおいては、例えば、２種類
の書き込み／消去方式がある。すなわち、（１）ソース
サイドから浮遊ゲートへの電子注入によるマトリックス
書き込みを行うＳＳＩ書き込みと浮遊ゲートからドレイ
ンサイドへの電子放出による一括消去を行うドレインサ
イドＦＮトンネル消去を用いた方式と、（２）基板また
はウェルから浮遊ゲートへの電子注入による一括消去を
行う基板ＦＮトンネル消去と浮遊ゲートからドレインサ
イドへの電子放出によるマトリックス書き込みを行うド
レインサイドＦＮトンネル書き込みを用いた方式と、が
ある。上記（１）の方式においても基板またはウェルか
ら一括してＦＮトンネルによる電子注入を行うように構
成できるが、電子放出も一括で行われるために、メモリ
動作が行うことはできず、メモリと機能させるためには
ＦＮトンネルによる電子注入を用いることはできない。

【００２３】この発明においては、上記した事情に鑑
み、基板ＦＮトンネル消去（トンネル電子注入）／ドレ
インサイドＦＮトンネル書き込み（トンネル電子放出）
を可能とした半導体不揮発性メモリを製造する方法を提
供することを第２の目的とする。

【００２４】

【課題を解決するための手段】この発明の半導体不揮発
性メモリの製造方法は、ソース領域とドレイン領域との
間に２つのチャネル領域を有する半導体不揮発性メモリ
の製造方法であって、ソース領域側のチャネル領域上に
ゲート絶縁膜を介して選択ゲートを形成する工程と、ド
レイン領域側のチャネル領域上にゲート絶縁膜を介して
配置されるとともに少なくともその一部が絶縁膜を介し
て前記選択ゲートに重なるように延在して浮遊ゲートを
形成する工程と、前記浮遊ゲート上にインターポリ絶縁
膜を介して制御ゲートを形成する工程と、を有すること
を特徴とする。

【００２５】この発明は、上記の製造方法により、前記
制御ゲートと浮遊ゲートとの重なる領域の面積が浮遊ゲ
ートとチャネル領域の重なる領域の面積より大きするこ
とができる。従って、セル面積の増大を招くことなく浮
遊ゲートと制御ゲートの重なり面積を増加させることが
できる。このため、浮遊ゲートと制御ゲート間の結合容
量が増大し、動作電圧の低電圧化が可能となる。そし
て、動作電圧の低電圧化により、フィールド酸化膜の薄
層化による分離領域の縮小やチャージポンプ回路の縮小
化を可能とし、チップ面積の縮小も可能な半導体不揮発
性メモリを提供することができる。

【００２６】更に、この発明は、前記選択ゲートの形成
を、前記浮遊ゲート及び制御ゲートを形成する前に行う
ようにすればよい。

【００２７】上記のように、選択ゲートの形成、すなわ
ち、エッチング加工を浮遊ゲート及び制御ゲートを形成
する前に行うことにより、選択ゲートのトランジスタの
チャネル長が自己整合的に定まると共に、フォトリソ・
エッチング工程をむやみに増加させることなく基板表面
の堀込みを無くすることができる。

【００２８】また、この発明は、前記ソース及びドレイ
ン領域と制御ゲートとの間の絶縁膜が、インターポリ絶
縁膜の形成時に同時に形成されるように構成すると良
い。

【００２９】更に、前記インターポリ絶縁膜、或いはイ
ンターポリ絶縁膜中の下層膜として、酸化工程により得
られる酸化膜を用い、前記浮遊ゲートへの不純物導入量
を制限して、ソース及びドレイン上の絶縁膜厚をインタ
ーポリ絶縁膜に比して相対的に厚くするように構成すれ
ばよい。

【００３０】前記ソース及びドレイン領域と制御ゲート
電極との間の絶縁膜が、ソース及びドレイン表面の酸化
により形成される厚い酸化膜を用いるとよい。

【００３１】また、この発明は、前記選択ゲート電極側
面に所望の膜厚のサイドウォールを形成し、これをマス
クにしてドレイン形成用の不純物注入を行うことによ
り、浮遊ゲートのチャネル長を自己整合的に形成するよ
うに構成すればよい。

【００３２】

【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。

【００３３】この発明の半導体不揮発性メモリの製造方
法の第１の実施の形態を図１ないし図３に従い説明す
る。図１ないし図３はこの製造方法を工程別に示す断面
図である。

【００３４】まず、公知の基板形成技術を用いてシリコ
ン基板１上にウェルや素子分離のためのフィールド酸化
膜を形成した後、熱酸化法により基板１上に１５ｎｍ程
度の制御ゲート用のゲート絶縁膜（ソースサイドチャネ
ル上のゲート絶縁膜）１１を形成する。このゲート絶縁
膜１１上に選択ゲート４となるポリシリコン（以下、第
１ポリシリコンという。）４０を減圧ＣＶＤにより約１
００ｎｍ堆積し、リンガラス熱拡散による方法を用いて
低抵抗化する。続いて、高温シリコン酸化膜（以下、Ｈ
ＴＯ膜という。）からなる絶縁膜１４を高温の減圧ＣＶ
Ｄ法により約１５０ｎｍ堆積する。この絶縁膜１４は、
浮遊ゲートに注入された電荷が制御ゲート側に抜けない
ように、膜厚が比較的厚いＨＴＯ膜からなる絶縁膜でそ
の耐圧を得るように構成している。しかし、トンネル酸
化膜に比べて厚ければ，より具体的にはカップリング比
に影響を与えない程度の厚さを有すれば多少その膜厚が
薄くても浮遊ゲートの電荷が選択ゲート４に抜けない耐
圧を有するものであればよい。また、この絶縁膜１４
は、シリコン酸化膜以外に、シリコン窒化膜、シリコン
酸化膜とシリコン窒化膜との複合膜で形成してもよい。
なお、一般によく用いられるＯＮＯ積層膜の場合、電荷
保持特性（電荷抜け耐性）は向上するが、窒化膜が厚い
場合、容量的には大きくなるため前述したカップリング
に影響を与える。即ち、カップリング比が下がるため、
単純にその膜厚を薄くすることができない。従って、そ
の膜厚は、膜種、膜構成及びそのプロセスによって異な
り、随時決定される。

【００３５】つぎに、フォトリソ・エッチングにより絶
縁膜１４および第１ポリシリコン４０を同一マスクでパ
ターニングする。このパターンはドレインサイドは最終
の仕上がり位置に、ソースサイドは最終の仕上がり位置
よりも外側になるように形成する（図１（ａ）参照）。
この実施の形態の場合、第１ポリシリコン４０及び絶縁
膜１４が除去される領域の一部がトンネル酸化膜領域
（ドレインサイドのチャネル領域）となる。

【００３６】次に、選択ゲート４の側面に絶縁用サイド
ウォール１８を形成する（図１（ｂ）参照）。通常、絶
縁用サイドウォールはカバレッジの良いＨＴＯ膜の成膜
工程とそのドライエッチバック工程により形成される。
しかし、この実施の形態の場合、エッチバックされる基
板１の表面の一部がトンネル酸化膜の形成領域であるた
め、ＨＴＯ膜だけではその基板表面が直接プラズマに晒
されて、以後形成されるトンネル酸化膜に致命的な影響
を与えかねない。従って、絶縁用サイドウォール用のＨ
ＴＯ膜を形成する前に、エッチバックのエンドポイント
検出用として薄いシリコン窒化膜を形成した方がよい。
また、絶縁性をより良好にするため、更に下層に薄いシ
リコン酸化膜を形成して、サイドウォールをＳｉＯ₂／
Ｓｉ₃Ｎ₄／ＳｉＯ₂のＯＮＯ積層構造にすることがもっ
とも望ましい。その後、トンネル膜形成領域上の残膜を
ウエットエッチングにより除去する（図１（ｃ）参
照）。

【００３７】続いて、膜厚９ｎｍ程度のゲート絶縁膜
（トンネル酸化膜）１２を熱酸化により形成し（図１
（ｄ）参照）、浮遊ゲート５となるポリシリコン膜（以
下、第２ポリシリコンという。）５０を減圧ＣＶＤ法に
より約１００ｎｍ堆積し、さらにリンガラス熱拡散によ
る方法を用いて低抵抗化する。さらに、浮遊ゲート５と
制御ゲート６間の絶縁膜１３の１部を形成するために第
２ポリシリコン５０の表面を熱酸化することにより、酸
化シリコン膜を約１０ｎｍ形成した後、減圧ＣＶＤ法に
よりシリコン窒化膜を約１０ｎｍ堆積する（図２（ａ）
参照）。

【００３８】次に、フォトリソリソグラフィーによりレ
ジストマスク３１を形成した後、絶縁膜１３、第２ポリ
シリコン５０、絶縁膜１４および第１ポリシリコン４０
を同一マスクでエッチングする。このとき、シリコン酸
化膜からなる絶縁膜１４と第１ポリシリコン４０のエッ
チング時に、もともとこれらの無かった部分でレジスト
の開口部分ではゲート絶縁膜（トンネル酸化膜）１２が
エッチングされ、続いて、シリコン基板１がエッチング
で掘られてしまう。その後、ソース・ドレイン領域２、
３を形成するために、Ａｓイオンをエネルギー５０Ｋｅ
Ｖ、ドーズ量６×１０¹⁵／ｃｍ²で注入し、ソース領域
２、ドレイン領域３を形成する（図２（ｂ）参照）。

【００３９】その後、レジスト３１を除去した後、例え
ばウェット雰囲気で９５０℃，２０分程度の熱酸化を行
うことにより、浮遊ゲート５上では先に形成したシリコ
ン窒化膜の表面が４ｎｍほど酸化され、窒化膜自体の膜
厚はその分減ってＳｉＯ₂（４ｎｍ）／Ｓｉ₃Ｎ₄（６ｎ
ｍ）／ＳｉＯ₂（１０ｎｍ）からなるインターポリ絶縁
膜１３が形成される。また、このとき、浮遊ゲート５と
選択ゲート４の側面は酸化されて酸化膜が形成され、ソ
ース領域２及びドレイン領域３上も酸化され、約８０ｎ
ｍの酸化膜１６、１７が形成される。続いて、制御ゲー
ト６となるポリシリコン（以下、第３ポリシリコンとい
う）を堆積し、リンガラス熱拡散による方法を用いて低
抵抗化する。その後、フォトリソグラフィーにより制御
ゲート６のパターンのレジストマスクを形成した後、第
３ポリシリコン、インターポリ絶縁膜１３、浮遊ゲート
５を同一マスクでエッチングすることにより、この発明
の半導体不揮発性メモリのセル部分が完成する（図３
（ａ）参照）。

【００４０】以上の実施の形態の例では、ポリシリコン
のドーピングはリンガラス熱拡散法よって行ったが、イ
オン注入によりドーピングしても良いし、ドープドポリ
シリコンを用いても良い。また、ドーパントはリンのみ
でなくヒ素を用いてもかまわない。

【００４１】また、選択ゲート上の絶縁膜１４にＨＴＯ
膜を用いる代わりにシリコン窒化膜を用いても良い。こ
の場合には図２（ｂ）に示すようなレジストマスク３１
を形成した後、絶縁膜１３、第２ポリシリコン５０、絶
縁膜１４および第１ポリシリコン４０を同一マスクでエ
ッチングする工程で、窒化膜およびポリシリコンのエッ
チレートが酸化膜に対して選択比が十分とれていれば、
窒化膜１４と第１ポリシリコンのエッチング時に、もと
もとこれらの無い部分でかつレジストの開口部分でゲー
ト絶縁膜１２がエッチングのマスクとなり、シリコン基
板１が掘られて段差が形成されることがさけられる。

【００４２】上記の第１の実施の形態では、シリコン基
板１の表面が掘られドレイン領域３部分に段差が形成さ
れることがある。このように、ドレイン領域３部分に段
差ができると、ドレイン注入不純物の深入深さが深くな
り表面濃度が下がるため浮遊ゲート６からドレイン領域
３へ電荷を放出する際の効率が悪くなる。また、ドレイ
ンが深いところに形成されるため、短チャネル効果にも
弱くなってしまう。そこで、シリコン基板１表面の堀込
みを防止したこの発明の製造方法の第２の実施の形態に
つき図４及び図５に従い説明する。図４及び図５はこの
製造方法を工程別に示す断面図である。尚、第１の実施
の形態と同じ工程については、説明の重複を避けるため
に、その説明を省略する。

【００４３】第１の実施の形態における図１（ａ）ない
し（ｄ）に示す工程と同じ工程により、基板１上にゲー
ト絶縁膜１１を形成し、このゲート絶縁膜１１上に、選
択ゲート４、絶縁膜１４を積層形成した後、公知のフォ
トリソ・エッチングにより選択ゲート４及び絶縁膜１４
を加工する。そして、選択ゲート４の側面に絶縁用サイ
ドウォール１８を形成し、トンネル酸化膜形成領域上の
残膜をウェットエッチングにより除去した後、次にトン
ネル酸化膜１２を形成する。

【００４４】続いて、浮遊ゲート５となる第２ポリシリ
コン５０を減圧ＣＶＤ法により約１００ｎｍ堆積し、そ
して、リンガラス熱拡散による方法を用いて低抵抗化す
る。さらに、浮遊ゲート５と制御ゲート６間のインター
ポリ絶縁膜１３の１部を形成するために第２ポリシリコ
ン５０の表面を熱酸化することにより約１０ｎｍのシリ
コン酸化膜を形成した後、減圧ＣＶＤ法によりシリコン
窒化膜を約１０ｎｍ堆積する。

【００４５】続いて、フォトリソリソグラフィーにより
レジストマスク３１を形成した後、インターポリ絶縁膜
１３、第２ポリシリコン５０、絶縁膜１４および選択ゲ
ート４を同一マスクでエッチングした後、ソース領域２
となるところに、Ａｓイオンをエネルギー５０ＫｅＶ、
ドーズ量６×１０¹⁵／ｃｍ²で注入する（図４（ａ）参
照）。

【００４６】次に、先のエッチング工程でゲート絶縁膜
１１が露出した部分を少なくとも覆うように重ねてレジ
ストマスク３２を形成する。その後に、インターポリ絶
縁膜１３及び第２ポリシリコン５０をエッチングするこ
とにより、図１で示した実施の形態で発生するエッチン
グによる基板１の掘れを無くすことができる。その後、
ドレイン領域３を形成するために、Ａｓイオンをエネル
ギー５０ＫｅＶ、ドーズ量６×１０¹⁵／ｃｍ²で注入す
る（図４（ｂ）参照）。

【００４７】そして、レジスト３２を除去した後、例え
ばウェット雰囲気で９５０℃、２０分程度の熱酸化を行
うことにより、浮遊ゲート５上では先に形成したシリコ
ン窒化膜の表面が４ｎｍほど酸化され、窒化膜自体の膜
厚はその分減ってＳｉＯ₂（４ｎｍ）／Ｓｉ₃Ｎ₄（６ｎ
ｍ）／ＳｉＯ₂（１０ｎｍ）からなるインターポリ絶縁
膜１３が形成される。また、このとき、浮遊ゲート５と
選択ゲート４の側面は酸化されて酸化膜が形成され、ソ
ース領域２及びドレイン３上も酸化され約８０ｎｍの酸
化膜１６、１７が形成される。続いて、制御ゲート６と
なる第３ポリシリコン６０を堆積し、リンガラス熱拡散
による方法を用いて低抵抗化する。続いて、フォトリソ
グラフィーにより制御ゲート６のパターンのレジストマ
スクを形成した後、第３ポリシリコン、インターポリ絶
縁膜１３、浮遊ゲート５を同一マスクでエッチングする
ことにより、この発明の半導体不揮発性メモリのセル部
分が完成する（図５（ａ）参照）。

【００４８】上記の第３の実施の形態では、シリコン基
板１の表面に段差が形成されることが防止され、ドレイ
ン注入不純物の深入深さが深くなるのが防止でき、表面
濃度が下がらずに浮遊ゲート６からドレイン領域３へ電
荷を放出する際の効率の低下が防止できる。更に，短チ
ャネル効果も弱くならない。

【００４９】また、この第３の実施の形態においても、
ソース領域２、ドレイン領域３を形成後に、制御ゲート
６を形成しているが、第２の実施の形態のように、予め
制御ゲート６をインターポリ絶縁膜１３を介して浮遊ゲ
ート５上に形成して、その後、ソース領域２及びドレイ
ン領域３を形成するようにしても良い。

【００５０】上記の各実施の形態により、ソース領域２
とドレイン領域３の間に２つのチャネル領域を有し、ソ
ースサイドのチャネル領域上にゲート絶縁膜１１を挟ん
で選択ゲート４が配され、ドレインサイドのチャネル領
域上にトンネル酸化膜１２を挟んで浮遊ゲート５が配さ
れ、浮遊ゲート５上にはインターポリ絶縁膜１３を挟ん
で制御ゲート６が配され、浮遊ゲート５の一部が比較的
厚い絶縁膜１４をはさんで選択ゲート４上に乗り上げる
構造を有する半導体不揮発性メモリを製造することがで
きる。このように、このメモリセルでは、浮遊ゲート電
極の一部が絶縁膜をはさんで選択ゲート電極上に乗り上
げる構造を有しており、セル面積の増大をまねくことな
くインターポリ絶縁膜容量とゲート絶縁膜（トンネル酸
化膜）容量により定まるカップリング比を高くすること
ができるため、書き込み及び消去時の動作電圧の低電圧
化が可能であり、強いては周辺面積の低減にもつながる
ものである。

【００５１】ところで、上記第１及び第２の実施の形態
では、予め選択ゲートを加工していないため、選択ゲー
トのチャネル長が自己整合的に定まらない。また、第１
の実施の形態においては、ソースサイドとドレインサイ
ドでのポリシリコン層の積層数の相違から、基板１表面
が堀込まれた状態となり、ドレイン注入不純物の深入深
さが深くなり表面濃度が下がるため浮遊ゲート６からド
レイン領域３へ電荷を放出する際の効率が悪くなる。ま
た、ドレインが深いところに形成されるため、短チャネ
ル効果にも弱くなってしまう。そこで、基板の堀込みを
無くすようにした、第２の実施の形態では、ソースサイ
ドとドレインサイドの双方を同時にエッチング加工が行
われないため、フォトリソ・エッチング工程が増加す
る。

【００５２】この発明の第３の実施の形態は、選択ゲー
トの形成、すなわち、エッチング加工を浮遊ゲート及び
制御ゲートを形成前に行うことにより、選択ゲートのト
ランジスタのチャネル長を自己整合的に定まるようにす
ると共に、フォトリソ・エッチング工程をむやみに増加
させることなく基板の堀込みを無くすようにした製造方
法である。

【００５３】図６及び図７に従いこの発明の第３の実施
の形態につき説明する。図６及び図７は第３の実施の形
態に係る製造方法を工程別に示す断面図である。

【００５４】前述の実施の形態と同様に、まず、公知の
基板形成技術を用いて、ウェルやフィールド酸化膜等を
形成した後、熱酸化法により基板１上に制御ゲート用の
１５ｎｍ程度のゲート絶縁膜１１を形成する。このゲー
ト絶縁膜１１上に、選択ゲート４用の第１ポリシリコ
ン、絶縁膜１４を積層形成し、公知のフォトリソ・エッ
チングにより、選択ゲート４を形成するために第１ポリ
シリコン及び絶縁膜１４を加工し、制御ゲート４及びそ
の上の絶縁膜１４を形成する（図６（ａ）参照）。ここ
で、第１ポリシリコンへの不純物導入は絶縁膜１４の成
膜前に予め公知適宜の手法を用いて行っておく。また、
絶縁膜１４は浮遊ゲート５と選択ゲートとの絶縁を図る
ことを主な目的とするが、トンネル酸化膜とインターポ
リ絶縁膜の相互のカップリングに影響を及ぼさないよ
う、トンネル酸化膜に比して十分厚くする必要があり、
その材料、膜厚等はプロセス等により適宜選択して決定
される。

【００５５】次に、選択ゲート４の両側面に絶縁用サイ
ドウォール１８を形成する（図６（ｂ）参照）。前述し
たように、通常、絶縁用サイドウォールはカバレッジの
良いＨＴＯ膜の成膜工程とそのドライエッチバック工程
により形成される。このように選択ゲート４の形成を浮
遊ゲート及び制御ゲートの形成前に行うことにより、選
択ゲートのトランジスタのチャネル長が自己整合的に定
まる。

【００５６】また、前述したように、、エッチバックさ
れる基板表面の一部がトンネル酸化膜形成領域であるた
め、ＨＴＯ膜だけではその基板表面が直接プラズマに晒
されれて、以後形成されるンネル酸化膜に致命的な影響
を与えかねない。従って、絶縁用サイドウォール用のＨ
ＴＯ膜を形成する前に、エッチバックのエンドポイント
検出用として薄い窒化膜を形成した方がよい。また、絶
縁性をより良好にするため、更に下層に薄い酸化膜を形
成して、サイドウォールをＯＮＯ積層構造にすることが
もっとも望ましい。

【００５７】その後、トンネル膜形成領域上の残膜をウ
エットエッチングにより除去する（図６（ｃ）参照）。

【００５８】続いて、膜厚９ｎｍ程度のゲート絶縁膜
（トンネル酸化膜）１２を熱酸化により形成し（図６
（ｄ）参照）、浮遊ゲート５となる第２ポリシリコン膜
５０を減圧ＣＶＤ法により約１００ｎｍ堆積し、さらに
リンガラス熱拡散による方法を用いて低抵抗化する。さ
らに、浮遊ゲート５と制御ゲート６間の絶縁膜１３の１
部を形成するために第２ポリシリコン５０の表面を熱酸
化することにより、酸化シリコン膜を約１０ｎｍ形成し
た後、減圧ＣＶＤ法によりシリコン窒化膜を約１０ｎｍ
堆積する（図７（ａ）参照）。

【００５９】次に、フォトリソリソグラフィーによりレ
ジストマスク３１を形成した後、絶縁膜１３、第２ポリ
シリコン５０をエッチングする。このとき、ソース領
域、ドレイン領域上は絶縁膜１３、第２ポリシリコン５
０と同じ種類の膜が積層されているので、一度のエッチ
ング工程でシリコン基板１に段差を設けることなくエッ
チングで絶縁膜１３、第２ポリシリコン５０が除去され
る。その後、ソース・ドレイン領域２、３を形成するた
めに、Ａｓイオンをエネルギー５０ＫｅＶ、ドーズ量６
×１０¹⁵／ｃｍ²で注入し、ソース領域２、ドレイン領
域３を形成する（図７（ｂ）参照）。

【００６０】その後、前述の第１の実施の形態と同様
に、レジスト３１を除去した後、例えばウェット雰囲気
で９５０℃，２０分程度の熱酸化を行うことにより、浮
遊ゲート５上では先に形成したシリコン窒化膜の表面が
４ｎｍほど酸化され、窒化膜自体の膜厚はその分減って
ＳｉＯ₂（４ｎｍ）／Ｓｉ₃Ｎ₄（６ｎｍ）／ＳｉＯ₂（１
０ｎｍ）からなるインターポリ絶縁膜１３が形成され
る。また、このとき、浮遊ゲート５と選択ゲート４の側
面は酸化されて酸化膜が形成され、ソース領域２及びド
レイン領域３上も酸化され、約８０ｎｍの酸化膜が形成
される。続いて、制御ゲート６となる第３ポリシリコン
を堆積し、リンガラス熱拡散による方法を用いて低抵抗
化する。その後、フォトリソグラフィーにより制御ゲー
ト６のパターンのレジストマスクを形成した後、第３ポ
リシリコン６０、インターポリ絶縁膜１３、浮遊ゲート
５を同一マスクでエッチングすることにより、この発明
の半導体不揮発性メモリのセル部分が完成する。

【００６１】上記したポリシリコン膜６の不純物導入も
他のポリシリコン膜と同様な手法で形成すればよいが、
通常その後でポリシリコン層６上にＷＳｉ膜を形成して
制御ゲート電極の低抵抗化を図る処置がとられる。加え
て、ＷＳｉは熱酸素雰囲気中で容易に異常酸化して素子
の信頼性を損ねる場合が多いので予め保護用の酸化膜
を上層に成膜しておく方がよい。

【００６２】上記の第３の実施の形態においては、ソー
ス領域２、ドレイン領域３を形成後に、制御ゲート６を
形成しているが、予め制御ゲート６をインターポリ絶縁
膜１３を介して浮遊ゲート５上に形成して、その後、ソ
ース領域２及びドレイン領域３を形成するようにしても
良い。このように製造する第４の実施の形態につき図８
に従い説明する。尚、第３の実施の形態と同じ工程につ
いては、説明の重複を避けるために、その説明を省略す
る。

【００６３】第３の実施の形態における図６（ａ）ない
し（ｄ）に示す工程と同じ工程により、基板１上にゲー
ト絶縁膜１１を形成し、このゲート絶縁膜１１上に、選
択ゲート４、絶縁膜１４を積層形成した後、公知のフォ
トリソ・エッチングにより選択ゲート４及び絶縁膜１４
を加工する。そして、選択ゲート４の側面に絶縁用サイ
ドウォール１８を形成し、トンネル酸化膜形成領域上の
残膜をウェットエッチングにより除去した後、トンネル
酸化膜１２を形成する。

【００６４】次に、浮遊ゲート５用の第２ポリシリコン
５０を形成した後、ＯＮＯ膜からなるインターポリ絶縁
膜１３を形成し、制御ゲート６用の第３ポリシリコン６
０を積層する（図８（ａ）参照）。この第３ポリシリコ
ン６０にはリンガラス熱拡散による方法を用いて低抵抗
化している。

【００６５】続いて、フォトリソリソグラフィーにより
レジストマスク３１を形成した後、第３ポリシリコン６
０、インターポリ絶縁膜１３、第２ポリシリコン５０を
同一マスクでエッチングする。

【００６６】その後、ソース・ドレイン領域２、３を形
成するために、Ａｓイオンをエネルギー５０ＫｅＶ、ド
ーズ量６×１０¹⁵／ｃｍ²で注入し、ソース領域２、ド
レイン領域３を形成する（図８（ｂ）参照）。

【００６７】続いて、図示はしないが、レジスト３１を
除去した後、例えばウェット雰囲気で９５０℃，２０分
程度の熱酸化を行うことにより、浮遊ゲート５と選択ゲ
ート４の側面は酸化され酸化膜が形成され、ソース領域
２及びドレイン領域３上も酸化され酸化膜が形成され
る。そして、制御ゲート６と接続される電極膜を形成す
ることにより、第４の実施の形態の半導体不揮発性メモ
リが製造できる。

【００６８】この実施の形態においては、前述の各実施
の形態と同じく、セル面積の増大をまねくことなくイン
ターポリ絶縁膜容量とトンネル酸化膜容量により定まる
カップリング比を高くすることができるため、書き込み
及び消去時の動作電圧の低電圧化が可能であり、強いて
は周辺面積の低減を図ることができる。更に、工程数簡
略化が図られ、得られるメモリ装置においては選択トラ
ンジスタの閾値電圧が安定しメモリ閾値電圧のばらつき
を低減する。

【００６９】本発明をメモリセルアレイで構成するとき
には、上記した各メモリセルがマトリクス状の並べられ
る。そして、各実施の形態に係るメモリセルではソース
ばかりでなくドレインにおいても各メモリセル毎にコン
タクトをとる必要が無く、且つ、選択ゲート電極と制御
ゲート電極でマトリクス選択可能なメモリアレイを形成
する。前述したように、ソース及びドレイン領域と制御
ゲートとの絶縁膜に、インターポリ絶縁膜の形成時に同
時に形成される絶縁膜をそのまま用いている。

【００７０】このメモリセルアレイの場合、制御ゲート
が、基板拡散層（ソース／ドレイン）上を這う構造であ
るため、特に消去時における両者の絶縁が一つの課題と
なる。しかし、ドレインサイドにＦＮ電流消去を行う場
合、本セル構造ではカップリング比が高く制御ゲート電
極とドレイン間の電位差のほとんどがトンネル酸化膜に
かかるため、ドレイン上の絶縁膜厚がインターポリ絶縁
膜と同程度の膜厚であっても、その絶縁膜にかかる電界
をトンネル酸化膜にかかる電界より小さくできるため、
事実上の消去動作が可能となり、良好なメモリアレイが
得られる。

【００７１】この発明の半導体不揮発性メモリの製造方
法の第５の実施の形態を図９及び図１０に従い説明す
る。図９及び図１０はこの製造方法を工程別に示す断面
図である。

【００７２】前述した実施の形態と同様に、まず、公知
の基板形成技術を用いて、ウェルやフィールド酸化膜等
を形成した後、基板１上に選択ゲート４用のゲート絶縁
膜１１を形成する。このゲート絶縁膜１１上に、選択ゲ
ート用の第１ポリシリコン、絶縁膜１４を積層形成し、
公知のフォトリソ・エッチングにより、第１ポリシリコ
ン及び絶縁膜１４を加工し、複数の制御ゲート４及び絶
縁膜１４を基板１上に形成する（図９（ａ）参照）。こ
の場合、第１ポリシリコン及び絶縁膜１４が除去される
領域の一部がトンネル酸化膜領域（ドレインサイドのチ
ャネル領域）となる。

【００７３】ここで、第１ポリシリコンへの不純物導入
は絶縁膜１４の成膜前に予め公知適宜の手法を用いて行
っておく。また、絶縁膜１４は、前述したように、浮遊
ゲート電極（及び制御ゲート）と選択ゲートとの絶縁を
図ることを主な目的とするが、トンネル酸化膜とインタ
ーポリ膜の相互のカップリングに影響を及ぼさないよ
う、トンネル酸化膜に比して十分厚くする必要がある。

【００７４】次に、選択ゲート４側面に絶縁用サイドウ
ォール１８を形成する。通常、絶縁用サイドウォールは
カバレッジの良いＨＴＯ膜の成膜工程とそのドライエッ
チバック工程により形成される。しかし、前述したよう
に、エッチバックされる基板表面の一部がトンネル酸化
膜形成領域であるため、ＨＴＯ膜だけでは基板表面が直
接プラズマにさらされて、以後形成されるンネル酸化膜
に致命的な影響を与えかねない。従って、絶縁用サイド
ウォール用のＨＴＯ膜を形成する前に、エッチバックの
エンドポイント検出用として薄い窒化膜を形成した方が
よい。また、絶縁性をより良好にするため、更に下層に
薄い酸化膜を形成して、サイドウォールをＯＮＯ積層構
造にすることがもっとも望ましい。

【００７５】この後でトンネル膜形成領域上の残膜をウ
ェットエッチングにより除去し、熱酸化によりトンネル
酸化膜１２を形成する（図９（ｂ）参照）。続いて、浮
遊ゲート５用の第２ポリシリコン５０を成膜した後、レ
ジスト３１を用いて、前述したように、フォトリソ・エ
ッチング及びドライエッチング技術により浮遊ゲート５
の加工を行って、ソース／ドレイン形成のための不純物
イオン注入を行う（図９（ｃ）参照）。ここで、第２ポ
リシリコン５０への不純物導入はフォトリソ・エッチン
グ工程の前に予め公知適宜の手法を用いて行っておく。

【００７６】次に、レジスト３１を除去し、インターポ
リ絶縁膜１３の成膜を行う。インターポリ絶縁膜１３
は、酸化膜、或いはシリコン窒化膜、或いは窒化膜と酸
化膜の積層膜のいずれを用いても良いが、絶縁性の高い
ＯＮＯ膜を使うのがもっとも望ましい。また、インター
ポリ絶縁膜としてＯＮＯ膜を使う場合、そのボトム酸化
膜やトップ酸化膜は高温酸化膜のようなデポジション膜
であっても良いし、表面酸化によって得られる膜であっ
ても良いし、或いはそれらを組み合わせた膜であっても
良い。本実施の形態ではＯＮＯ膜を用い、ボトム酸化膜
は酸化工程により形成し、窒化膜にＣＶＤ膜を、トップ
酸化膜は窒化膜の表面酸化により行った。このような場
合には熱履歴が大きく、特にトップ酸化膜を窒化膜の表
面酸化により形成する場合、ドレインやソースの拡散が
大きくなりすぎるが、ＲＴＡ処理により、ドレイン／ソ
ースの注入欠陥を予め緩和しておくことによりこれが抑
制できるという提案もなされている。本実施の形態の場
合、上記インターポリ絶縁膜１３の形成時にドレイン／
ソース上に形成される絶縁膜、この例ではインターポリ
絶縁膜１３と同様なＯＮＯ膜をそのまま制御ゲートとの
絶縁膜として用いることにより工程の簡略化を図ってい
る。また、ここで得られる半導体不揮発性メモリには、
ゲートバーズビークがほとんどはいっていないため、ば
らつきの少ない良好な消去特性を得ることができる。

【００７７】次に、制御ゲート６用の第３ポリシリコン
膜を形成する（図１０（ａ）参照）。このポリシリコン
膜への不純物導入も他のポリシリコン膜と同様な手法で
形成すればよいが、通常その後でポリシリコン層６上に
ＷＳｉ膜を形成して制御ゲート電極の低抵抗化を図る処
置がとられる。加えて、ＷＳｉは熱酸素雰囲気中で容易
に異常酸化して素子の信頼性を損ねる場合が多いので
予め保護用の酸化膜をその上層に成膜しておく方がよ
い。

【００７８】次に、公知のフォトリソ・エッチングを用
いて、制御ゲート電極の加工を行うことにより、所望の
メモリセルアレイを得ることができる。このようにして
得られるメモリセルアレイの平面図は図１０（ｂ）に示
すようになる。図１０（ａ）（ｂ）に示すように、ソー
ス２はとなり合ったセルで共有され、ドレイン３は共有
化せずに配置されている。また、チャネル部分はフィー
ルド酸化膜１５で分離されている。

【００７９】また、インターポリ絶縁膜として、或いは
インターポリ絶縁膜の下層膜として、酸化工程により得
られる酸化膜を用いる場合において、浮遊ゲート用ポリ
シリコン膜中への不純物導入量を調整して浮遊ゲートの
表面の酸化速度を調整するように構成することもでき
る。

【００８０】そして、不純物導入量を減らして浮遊ゲー
ト上の酸化速度を減らすことにより、ソース／ドレイン
上の絶縁膜厚を相対的に増加させることができる。逆に
言うと、ソース／ドレイン上の絶縁膜厚を一定にした場
合、インターポリ絶縁膜厚（ボトム酸化膜厚）を薄くす
ることができ、強いてはカップリング比の向上、電圧の
低減にもつながる。

【００８１】次に、図１１及び図１２に示す第６の実施
の形態は、ソース領域２及びドレイン領域３と制御ゲー
ト６との絶縁が、ソース及びドレイン表面の酸化により
形成される厚い酸化膜（増速酸化膜と呼ばれる。）を用
いて行われている。

【００８２】図１１及び図１２に従い第６の実施の形態
について説明する。

【００８３】前述した第５の実施の形態と同様に、ま
ず、公知の基板形成技術を用いて、ウェルやフィールド
酸化膜等を形成した後、基板１上に制御ゲート用のゲー
ト絶縁膜１１を形成する。このゲート絶縁膜１１上に、
選択ゲート用の第１ポリシリコン膜、絶縁膜１４を積層
形成し、公知のフォトリソ・エッチングにより、第１ポ
リシリコン及び絶縁膜１４を加工し、複数の制御ゲート
４及び絶縁膜１４を形成する（図１１（ａ）参照）。こ
の場合、ポリシリコン膜４及び絶縁膜１４が除去される
領域の一部がトンネル酸化膜領域（ドレインサイドのチ
ャネル領域）となる。

【００８４】次に、選択ゲート４側面に絶縁用サイドウ
ォール１８を形成する。通常、絶縁用サイドウォールは
カバレッジの良いＨＴＯ膜の成膜工程とそのドライエッ
チバック工程により形成される。

【００８５】この後でトンネル膜形成領域上の残膜をウ
ェットエッチングにより除去し、熱酸化によりトンネル
酸化膜１２を形成する（図１１（ｂ）参照）。続いて、
浮遊ゲート５用の第２ポリシリコン膜５０を成膜した
後、レジスト３１を用いて、前述したように、フォトリ
ソ・エッチング及びドライエッチング技術により浮遊ゲ
ート５の加工を行って、ソース／ドレイン形成のための
不純物イオン注入を行う（図１１（ｃ）参照）。ここ
で、ポリシリコン膜５への不純物導入はフォトリソ・エ
ッチング工程の前に予め公知適宜の手法を用いて行って
おく。

【００８６】ここで、増速酸化とは、不純物（ここでは
Ａｓを用いている）が導入された基板上の酸化膜が、不
純物がない場合に比べて増速して形成される現象のこと
である。ソース及びドレイン領域には拡散層を形成する
ために不純物（ここではＡｓを用いている）がもともと
導入されるているため、これを積極的に用いることによ
り、ソース及びドレイン領域上に比較的厚い酸化膜（増
速酸化膜）を容易に形成することができる。

【００８７】この酸化はインターポリ絶縁膜１３の形成
と同時に行えばよいが、インターポリ絶縁膜１３を比較
的薄く形成するためには、インターポリ絶縁膜をＯＮＯ
積層構造、或いは窒化膜を有する膜にすることが望まし
い。

【００８８】具体的には、浮遊ゲート電極用のポリシリ
コン膜５を形成し、公知適宜の方法を用いてポリシリコ
ン膜５中に不純物導入を行った後、ボトム酸化膜を形成
し、ＣＶＤ窒化膜を成膜した後で、フォトリソグラフィ
工程及びエッチング工程、並びに、不純物イオン注入工
程により、浮遊ゲート電極の加工、並びに、ソース／ド
レイン注入を行う（図１１（ｃ）参照）。

【００８９】インターポリ絶縁膜（ＯＮＯ膜）１３のト
ップ酸化と基板増速酸化を同時に行うことにより所望の
増速酸化膜１６、１７が得られる（図１２（ａ）参
照）。続いて、第３ポリシリコンを積層し、それをパタ
−ニングして制御ゲート６を設けてこの半導体不揮発性
メモリが得られる（図１２（ｂ）参照）。

【００９０】但し、増速酸化は適度（８００℃程度）に
低温の方が加速され、反対にトップ酸化（ＣＶＤ窒化膜
表面の酸化）はより高温の方が酸化速度が速い。従っ
て、増速酸化をできるだけ低温で行いたい場合や、比較
的厚いトップ酸化膜が必要な場合には、浮遊ゲート電極
の加工の前に予めトップ酸化膜を形成しておくことも必
要である。その他は第５の実施の形態と基本的に同じな
ので、ここでは説明を省略する。

【００９１】この発明で得られる半導体不揮発性メモリ
の場合、浮遊ゲート５からドレインサイドへの電子の放
出によるドレインサイドＦＮ書き込み、基板から浮遊ゲ
ート５へのＦＮトンネリング方式による電子注入による
基板ＦＮ消去が可能であることは前述したとおりである
が、基板−浮遊ゲート電極間でＦＮトンネリング方式の
消去（電子注入）を行う場合には、カップリング比がド
レインサイドのＦＮトンネリング方式の消去（電子放
出）に比べて小さくなるため、制御ゲート６と基板１間
の電位差を大きくする必要があり、電位の加え方にもよ
るがソース／ドレインと制御ゲート間の絶縁が持たない
可能性が高い。

【００９２】これに対し、第６の実施の形態により得ら
れる半導体不揮発性メモリの場合、これが改善されてお
り、基板消去及び／又は書き込みが可能なセルが供給で
きる。

【００９３】図１３及び図１４に示すこの発明の第７の
実施の形態並びに図１５ないし図１８に示す第８の実施
の形態においては、選択ゲート電極側面に所望の膜厚の
サイドウォールを形成し、これをマスクにしてドレイン
形成用の不純物注入を行うことにより、浮遊ゲートのチ
ャネル長を自己整合的に形成したものである。

【００９４】図１３及び図１４は第７の実施の形態の一
例であり、この実施の形態は上記の第５実施の形態を兼
ね備えた例であり、その他の構成及び効果は第５の実施
の形態と同様な効果を有するものである。また、図１５
ないし図１８は第８の実施の形態の一例であり、この実
施の形態は上記の第６実施の形態を兼ね備えた例であ
り、その他の構成及び効果は第６の実施の形態と同様な
効果を有するものである。

【００９５】まず、公知の基板形成技術を用いて、ウェ
ルやフィールド酸化膜等を形成した後、基板上に制御ゲ
ート用のゲート絶縁膜１１を形成する。このゲート絶縁
膜１１上に、選択ゲート４用の第１ポリシリコン膜、絶
縁膜１４を積層形成し、公知のフォトリソ・エッチング
によりポリシリコン膜４及び絶縁膜１４を加工し、選択
ゲート４及び絶縁膜１４を形成する（図１３（ａ）また
は図１５（ａ）参照）。

【００９６】次に、図１３（ｂ）または図１５（ｂ）に
示すように、選択ゲート４側面にドレインを自己整合
（セルフアライン）で形成するための絶縁用サイドウォ
ール１９を形成する工程にはいる。ここで、形成される
サイドウォール用の積層膜の一部の膜は、そのまま絶縁
用サイドウォール１８の積層膜の一部として用いられ
る。

【００９７】このセルフアライン用サイドウォール１９
の形成法には、ポリシリコン膜を用いる方法と、サイド
ウォール用ＯＮＯ積層膜のトップ酸化膜（ＯＮＯ積層膜
の上層の酸化膜）を用いる２つが有効であり、以下にそ
の手法につき説明するが、本発明はこれに限るものでは
ない。

【００９８】ポリシリコン膜を用いる場合につき説明す
る。まず、上記選択ゲート４の形成後で、酸化工程、或
いは、高温酸化膜形成、または高温酸化膜形成と酸化工
程を組み合わせた方法で、基板上並びに制御ゲート４の
側面（及び表面）に薄い酸化膜を形成する。尚、基板上
にはゲート酸化膜１１の一部、即ち、第１ポリシリコン
のエッチングでストッパーとして用いられた残膜１１に
新たな酸化膜１９ａが追加される形となる。

【００９９】次に、所望の浮遊ゲートのチャネル長を選
るのに必要な膜厚、例えばチャネル長と同等、あるいは
０．１〜０．２μｍ程度厚めにした膜厚のポリシリコン
膜を成膜する。次に異方性エッチバックでポリシリコン
サイドウォール１９を形成し、これをマスクとして、セ
ルフアラインでドレイン用の不純物イオン注入を行う
（図１３（ｂ）または図１５（ｂ）参照）。この時、ソ
ースサイドには不純物が注入されても良いし、されなく
ても良い。尚、ソースの幅によりポリシリコンの埋まり
具合が異なる。

【０１００】次に、ポリシリコンサイドウォールを等方
性エッチングにより除去し、薄い窒化膜、酸化膜を形成
して、酸化膜、薄い窒化膜をエッチバックして絶縁用サ
イドウォール１８を形成する。この時の窒化膜は上述し
たように、エッチバック時のエンドポイント検出用であ
る。

【０１０１】この後でトンネル膜形成領域上のエッチバ
ックの残膜をウエットエッチングにより除去してトンネ
ル酸化膜を形成する。以下の図１３（ｃ）ないし図１４
（ｂ）、または図１５（ｃ）ないし図１７（ｂ）に示す
工程は、上記の第５または第６の実施の形態と同じであ
るので説明の重複を避けるために割愛する。なお、図１
４（ａ）或いは図１６（ａ）で示すソース形成用の注入
は図１３（ａ）と図１３（ｂ）の間或いは図１５（ａ）
と図１５（ｂ）の間に行ってもよい。但し、この場合フ
ォトリソグラフィの工程（マスク工程）が１回増える。

【０１０２】次に、セルフアライン用サイドウォールと
して、サイドウォール用ＯＮＯ積層膜のトップ酸化膜を
用いる方法につき説明する。この方法は、上述と同様の
方法でサイドウォール用ＯＮＯ積層膜を形成する場合に
おいて、そのトップ酸化膜の膜厚を、所望の浮遊ゲート
のチャネル長を得るのに必要な膜厚、例えばチャネル長
と同等、あるいは０．１〜０．２μｍ程度厚めにした膜
厚にするものである。

【０１０３】図１３（ｂ）または図１５（ｂ）に示すよ
うに、トップ酸化膜形成後、窒化膜をエンドポイントと
して、トップ酸化膜のみエッチバックして酸化膜サイド
ウォール１９を形成し、これをマスクとしてセルフアラ
インでドレイン用の不純物イオン注入を行う。この時、
ソースサイドには不純物が注入されても良いし、されな
くても良い。尚、ソースの幅によりトップ酸化膜の埋ま
り具合が異なる。

【０１０４】次に、トップ酸化膜サイドウォールを等方
性エッチング（ウェットエッチングの方がよい。）によ
り除去し、もう一度トップ酸化膜の形成、エッチバック
を行って絶縁用サイドウォール１８を形成する。この時
の窒化膜は上述したように、エッチバック時のエンドポ
イント検出用であるが、この実施の形態では、セルフア
ライン用の厚い酸化膜のエンドポイントを兼ねるため、
他の実施の形態に比べ厚くする必要がある上、エッチバ
ック時の残窒化膜厚制御も若干難しい。また、その膜厚
のばらつきはドレイン用の不純物イオン注入深さにその
まま影響するので注意を要する。この点からポリシリコ
ン膜を用いる方が若干有利であるといえる。

【０１０５】この後で、トンネル膜形成領域上のエッチ
バックの残膜をウエットエッチングにより除去してトン
ネル酸化膜を形成する。以下の図１３（ｃ）ないし図１
４（ｂ）、または図１５（ｃ）ないし図１７（ｂ）に示
す工程は、上記の第５または第６の実施の形態と同じで
あるので説明の重複を避けるために割愛する。

【０１０６】

【発明の効果】以上説明したように、この発明は、上記
の製造方法により、前記制御ゲートと浮遊ゲートとの重
なる領域の面積が浮遊ゲートとチャネル領域の重なる領
域の面積より大きくすることができる。従って、セル面
積の増大を招くことなく浮遊ゲートと制御ゲートの重な
り面積を増加させることができる。このため、浮遊ゲー
トと制御ゲート間の結合容量が増大し、動作電圧の低電
圧化が可能となる。そして、動作電圧の低電圧化によ
り、フィールド酸化膜の薄層化による分離領域の縮小や
チャージポンプ回路の縮小化を可能とし、チップ面積の
縮小も可能な半導体不揮発性メモリを提供することがで
きる。

【０１０７】また、この発明は、選択ゲートの形成を、
前記浮遊ゲート及び制御ゲートを形成前に行って選択ゲ
ートのチャネル長を自己整合的に形成することにより、
工程数簡略化並びに、メモリの閾値電圧のばらつき低減
することができる。

【０１０８】更に、この発明は、ソース及びドレイン領
域と制御ゲートとの間の絶縁膜が、インターポリ絶縁膜
の形成時に同時に形成することで、工程の簡略化並びに
ゲートバーズビークが小さくすることができ、ばらつき
の少ない良好な消去特性の半導体不揮発性メモリが得ら
れる。

【０１０９】また、この発明は、インターポリ絶縁膜、
或いはインターポリ絶縁膜の下層膜として、酸化工程に
より得られる酸化膜を用い、前記浮遊ゲートへの不純物
導入量を制限して、ソース及びドレイン上の絶縁膜厚を
インターポリ絶縁膜に比して相対的に厚くすることで、
プロセスの容易化、ソース／ドレインと制御ゲート間の
絶縁性向上を図ることができる。

【０１１０】また、この発明は、前記ソース及びドレイ
ン領域と制御ゲート電極との間の絶縁膜が、ソース及び
ドレイン表面の酸化により形成される厚い酸化膜を用い
ることで、プロセスの容易化、ソース／ドレインと制御
ゲート間の絶縁性向上並びにＦＮトンネル基板消去（電
子の注入）／ドレインサイドＦＮトンネル書き込み（電
子の放出）を可能にするスプリットゲート型フラッシュ
メモリを提供することができる。

【０１１１】更に、この発明は、前記選択ゲート電極側
面に所望の膜厚のサイドウォールを形成し、これをマス
クにしてドレイン形成用の不純物注入を行うことによ
り、浮遊ゲートのチャネル長を自己整合的に形成するこ
とで、浮遊ゲートのチャネル長を自己整合化でき、メモ
リ閾値電圧のばらつき低減、セル面積の縮小化が図れ
る。

【図面の簡単な説明】

【図１】この発明の製造方法の第１の実施の形態を工程
別に示す断面図である。

【図２】この発明の製造方法の第１の実施の形態を工程
別に示す断面図である。

【図３】この発明の製造方法の第１の実施の形態を工程
別に示す断面図である。

【図４】この発明の製造方法の第２の実施の形態を工程
別に示す断面図である。

【図５】この発明の製造方法の第２の実施の形態を工程
別に示す断面図である。

【図６】この発明の製造方法の第３の実施の形態を工程
別に示す断面図である。

【図７】この発明の製造方法の第３の実施の形態を工程
別に示す断面図である。

【図８】この発明の製造方法の第４の実施の形態を工程
別に示す断面図である。

【図９】この発明の製造方法の第５の実施の形態を工程
別に示す断面図である。

【図１０】この発明の製造方法の第５の実施の形態を工
程別に示す断面図及び平面図である。

【図１１】この発明の製造方法の第６の実施の形態を工
程別に示す断面図である。

【図１２】この発明の製造方法の第６の実施の形態を工
程別に示す断面図である。

【図１３】この発明の製造方法の第７の実施の形態を工
程別に示す断面図である。

【図１４】この発明の製造方法の第７の実施の形態を工
程別に示す断面図である。

【図１５】この発明の製造方法の第８の実施の形態を工
程別に示す断面図である。

【図１６】この発明の製造方法の第８の実施の形態を工
程別に示す断面図である。

【図１７】この発明の製造方法の第８の実施の形態を工
程別に示す断面図である。

【図１８】従来のＥＴＯＸ型フラッシュメモリの構造を
示す平面図である。

【図１９】図１８のＡ−Ａ’線断面図である。

【図２０】図１８のＢ−Ｂ’線断面図である。

【図２１】従来のＳＳＩ方式を用いた半導体不揮発性メ
モリの構造を示す断面図である。

【図２２】従来のＳＳＩ方式を用いた半導体不揮発性メ
モリを示す平面図である。

【符号の説明】

１半導体基板２ソース領域３ドレイン領域４選択ゲート５浮遊ゲート６制御ゲート１１ソースサイドチャネル領域上のゲート絶縁膜１２ドレインサイドチャネル領域上のゲート絶縁膜１３インターポリ絶縁膜１４絶縁膜１５フィールド酸化膜１６ソース拡散領域上の絶縁膜１７ドレイン拡散層上の絶縁膜１８絶縁膜サイドウォール

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115 (72)発明者一色海平東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者山口清東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者楠雅統東京都大田区中馬込１丁目３番６号株式会社リコー内

Claims

【特許請求の範囲】

【請求項１】ソース領域とドレイン領域との間に２つ
のチャネル領域を有する半導体不揮発性メモリの製造方
法であって、ソース領域側のチャネル領域上にゲート絶
縁膜を介して選択ゲートを形成する工程と、ドレイン領
域側のチャネル領域上にゲート絶縁膜を介して配置され
るとともに少なくともその一部が絶縁膜を介して前記選
択ゲートに重なるように延在して浮遊ゲートを形成する
工程と、前記浮遊ゲート上にインターポリ絶縁膜を介し
て制御ゲートを形成する工程と、を有することを特徴と
する半導体不揮発性メモリの製造方法。
【請求項２】前記選択ゲートの形成を、前記浮遊ゲー
ト及び制御ゲートを形成する前に行うことにより、選択
ゲートトランジスタのチャネル長を自己整合的に定まる
ようにしたことを特徴とする請求項１に記載の半導体不
揮発性メモリの製造方法。
【請求項３】前記ソース及びドレイン領域と制御ゲー
トとの間の絶縁膜が、インターポリ絶縁膜の形成時に同
時に形成されることを特徴とする請求項１または２に記
載の半導体不揮発性メモリの製造方法。
【請求項４】前記インターポリ絶縁膜、或いはインタ
ーポリ絶縁膜の下層膜として、酸化工程により得られる
酸化膜を用い、前記浮遊ゲートへの不純物導入量を制限
して、ソース及びドレイン上の絶縁膜厚をインターポリ
絶縁膜に比して相対的に厚くすること特徴とする請求項
３に記載の半導体不揮発性メモリの製造方法。
【請求項５】前記ソース及びドレイン領域と制御ゲー
ト電極との間の絶縁膜が、ソース及びドレイン表面の酸
化により形成される厚い酸化膜を用いたこと特徴とする
請求項３に記載の半導体不揮発性メモリの製造方法。
【請求項６】前記選択ゲート電極側面に所望の膜厚の
サイドウォールを形成し、これをマスクにしてドレイン
形成用の不純物注入を行うことにより、浮遊ゲートのチ
ャネル長を自己整合的に形成したことを特徴とする請求
項１ないし５のいずれかに記載の半導体不揮発性メモリ
の製造方法。