JP3363502B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装記憶置の製
造方法に関し、特に、メモリセルアレイ領域と周辺回路
領域との境界領域上に、メモリセルアレイ領域を取囲む
ように導電層を形成することによって、信頼性を向上さ
せることが可能となる半導体装記憶置の製造方法に関す
るものである。
造方法に関し、特に、メモリセルアレイ領域と周辺回路
領域との境界領域上に、メモリセルアレイ領域を取囲む
ように導電層を形成することによって、信頼性を向上さ
せることが可能となる半導体装記憶置の製造方法に関す
るものである。
【０００２】
【従来の技術】従来から、半導体記憶装置に関する種々
の研究がなされてきており、その特性と機能に応じて、
ＲＯＭ、ＳＲＡＭ，ＤＲＡＭといったいくつかの種類の
半導体記憶装置が開発されてきている。以下、この半導
体記憶装置の一例として、スタックゲート型のＥＰＲＯ
Ｍを挙げ、それについて説明していくこととする。
の研究がなされてきており、その特性と機能に応じて、
ＲＯＭ、ＳＲＡＭ，ＤＲＡＭといったいくつかの種類の
半導体記憶装置が開発されてきている。以下、この半導
体記憶装置の一例として、スタックゲート型のＥＰＲＯ
Ｍを挙げ、それについて説明していくこととする。
【０００３】図２５は、従来のスタックゲート型のＥＰ
ＲＯＭの概略構成を示す部分断面図である。まず図２５
を参照して、従来のＥＰＲＯＭには、メモリトランジス
タが形成されるメモリセルアレイ領域と、メモリトラン
ジスタの動作制御を行なう周辺回路が形成される周辺回
路領域と、メモリセルアレイ領域と周辺回路領域との境
界部分に境界領域とが形成されている。この境界領域に
は、通常、分離酸化膜などが形成されることになる。
ＲＯＭの概略構成を示す部分断面図である。まず図２５
を参照して、従来のＥＰＲＯＭには、メモリトランジス
タが形成されるメモリセルアレイ領域と、メモリトラン
ジスタの動作制御を行なう周辺回路が形成される周辺回
路領域と、メモリセルアレイ領域と周辺回路領域との境
界部分に境界領域とが形成されている。この境界領域に
は、通常、分離酸化膜などが形成されることになる。
【０００４】半導体基板５１の主表面には、図２５に示
されるように、間隔を隔ててフィールド酸化膜５２，５
２ａが形成されている。半導体基板５１主表面上におけ
るメモリセルアレイ領域上には、ゲート絶縁膜５３を介
してフローティングゲート電極５６が形成されている。
このフローティングゲート電極５６上には、層間絶縁膜
５７を介してコントロールゲート電極５８が形成されて
いる。このコントロールゲート電極５８と、層間絶縁膜
５７と、フローティングゲート電極５６とでメモリトラ
ンジスタが構成されることになる。
されるように、間隔を隔ててフィールド酸化膜５２，５
２ａが形成されている。半導体基板５１主表面上におけ
るメモリセルアレイ領域上には、ゲート絶縁膜５３を介
してフローティングゲート電極５６が形成されている。
このフローティングゲート電極５６上には、層間絶縁膜
５７を介してコントロールゲート電極５８が形成されて
いる。このコントロールゲート電極５８と、層間絶縁膜
５７と、フローティングゲート電極５６とでメモリトラ
ンジスタが構成されることになる。
【０００５】一方、半導体基板５１主表面上における周
辺回路領域には、ゲート絶縁膜５３を介してゲート電極
５４が形成されている。このゲート電極５４を含むトラ
ンジスタによって、周辺回路が構成されることになる。
半導体基板５１主表面における境界領域には、フィール
ド酸化膜５２ａが形成されている。そして、上記のメモ
リトランジスタ、フィールド酸化膜５２，５２ａおよび
ゲート電極５４を覆うように、層間絶縁膜５９が形成さ
れている。
辺回路領域には、ゲート絶縁膜５３を介してゲート電極
５４が形成されている。このゲート電極５４を含むトラ
ンジスタによって、周辺回路が構成されることになる。
半導体基板５１主表面における境界領域には、フィール
ド酸化膜５２ａが形成されている。そして、上記のメモ
リトランジスタ、フィールド酸化膜５２，５２ａおよび
ゲート電極５４を覆うように、層間絶縁膜５９が形成さ
れている。
【０００６】この層間絶縁膜５９には、所定位置にコン
タクトホール６１が形成されている。このコンタクトホ
ール６１内表面を含む層間絶縁膜５９上には、アルミニ
ウム（Ａｌ）などからなる配線層６０が選択的に形成さ
れている。
タクトホール６１が形成されている。このコンタクトホ
ール６１内表面を含む層間絶縁膜５９上には、アルミニ
ウム（Ａｌ）などからなる配線層６０が選択的に形成さ
れている。
【０００７】次に、図２６〜図３０を用いて、上記の構
造を有する従来のＥＰＲＯＭの製造方法について説明す
る。図２６〜図３０は、従来のＥＰＲＯＭの製造工程の
第１工程〜第５工程を示す部分断面図である。
造を有する従来のＥＰＲＯＭの製造方法について説明す
る。図２６〜図３０は、従来のＥＰＲＯＭの製造工程の
第１工程〜第５工程を示す部分断面図である。
【０００８】まず図２６を参照して、半導体基板５１の
主表面に、選択的に熱酸化処理を施すことによって、フ
ィールド酸化膜５２，５２ａを形成する。そして、半導
体基板５１の主表面全面上に、ゲート絶縁膜５３を形成
する。次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて、多結晶シリコ
ンなどからなる１０００Å〜１５００Å程度の膜厚を有
する第１導電層５６ａを堆積する。
主表面に、選択的に熱酸化処理を施すことによって、フ
ィールド酸化膜５２，５２ａを形成する。そして、半導
体基板５１の主表面全面上に、ゲート絶縁膜５３を形成
する。次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて、多結晶シリコ
ンなどからなる１０００Å〜１５００Å程度の膜厚を有
する第１導電層５６ａを堆積する。
【０００９】この第１導電層５６ａをパターニングする
ことによって、この第１導電層５６ａをメモリセルアレ
イ領域内に残余させる。次に、この第１導電層５６ａ上
に、シリコン酸化膜あるいはシリコン酸化膜とシリコン
窒化膜との複合構造などからなる３００Å程度の膜厚を
有する絶縁層５７ａを形成する。次に、この絶縁層５７
ａ上、境界領域に位置するフィールド酸化膜５２ａ上お
よび周辺回路領域上に、ＣＶＤ法などを用いて、多結晶
シリコンなどからなる２０００Å〜３０００Å程度の膜
厚を有する第２導電層５５ａを堆積する。
ことによって、この第１導電層５６ａをメモリセルアレ
イ領域内に残余させる。次に、この第１導電層５６ａ上
に、シリコン酸化膜あるいはシリコン酸化膜とシリコン
窒化膜との複合構造などからなる３００Å程度の膜厚を
有する絶縁層５７ａを形成する。次に、この絶縁層５７
ａ上、境界領域に位置するフィールド酸化膜５２ａ上お
よび周辺回路領域上に、ＣＶＤ法などを用いて、多結晶
シリコンなどからなる２０００Å〜３０００Å程度の膜
厚を有する第２導電層５５ａを堆積する。
【００１０】次に、第２導電層５５ａ上に、レジストな
どからなる第１マスク層６６を塗布する。この第１マス
ク層６６をパターニングすることによって、図２７に示
されるように、メモリセルアレイ領域を覆い境界領域に
おけるフィールド酸化膜５２ａ上に端部６６ａを有する
部分と、周辺回路領域に選択的に形成された部分とを有
する第１マスク層６６が形成される。次に、図２８を参
照して、上記の第１マスク層６６をマスクとして用いて
エッチングすることによって、周辺回路領域にゲート電
極５４を形成する。その後、第１マスク層６６を除去す
る。
どからなる第１マスク層６６を塗布する。この第１マス
ク層６６をパターニングすることによって、図２７に示
されるように、メモリセルアレイ領域を覆い境界領域に
おけるフィールド酸化膜５２ａ上に端部６６ａを有する
部分と、周辺回路領域に選択的に形成された部分とを有
する第１マスク層６６が形成される。次に、図２８を参
照して、上記の第１マスク層６６をマスクとして用いて
エッチングすることによって、周辺回路領域にゲート電
極５４を形成する。その後、第１マスク層６６を除去す
る。
【００１１】次に、半導体基板５１の主表面全面上に、
レジストなどからなる第２マスク層６７を塗布する。そ
して、この第２マスク層６７をパターニングする。それ
により、図２９に示されるように、周辺回路領域を覆い
境界領域におけるフィールド酸化膜５２ａ上に端部６７
ａを有する部分と、メモリセルアレイ領域における第２
導電層５５ａ上に選択的に形成された部分とを有する第
２マスク層６７が形成されることになる。
レジストなどからなる第２マスク層６７を塗布する。そ
して、この第２マスク層６７をパターニングする。それ
により、図２９に示されるように、周辺回路領域を覆い
境界領域におけるフィールド酸化膜５２ａ上に端部６７
ａを有する部分と、メモリセルアレイ領域における第２
導電層５５ａ上に選択的に形成された部分とを有する第
２マスク層６７が形成されることになる。
【００１２】このとき、第２マスク層６７における境界
領域に形成されたフィールド酸化膜５２ａ上に位置する
端部６７ａと、境界領域に形成されたフィールド酸化膜
５２ａ上に延在する第２導電層５５ａとは重ならないよ
うに、第２マスク層６７がパターニングされることにな
る。
領域に形成されたフィールド酸化膜５２ａ上に位置する
端部６７ａと、境界領域に形成されたフィールド酸化膜
５２ａ上に延在する第２導電層５５ａとは重ならないよ
うに、第２マスク層６７がパターニングされることにな
る。
【００１３】このように、第２マスク層６７の端部６７
ａが、フィールド酸化膜５２ａ上の第２導電層５５ａに
重ならないように形成される理由について説明する。
ａが、フィールド酸化膜５２ａ上の第２導電層５５ａに
重ならないように形成される理由について説明する。
【００１４】境界領域上に第２導電層５５ａが残余した
としても、第２導電層５５ａは、配線層としての機能を
有さない。したがって、このように配線層としての機能
を有さない第２導電層５５ａを境界領域に残余させるこ
とは好ましくないと考えられていた。そのため、第１マ
スク層６６の端部６６ａと第２マスク層６７の端部６７
ａとは、境界領域におけるフィールド酸化膜５２ａ上で
重ならないような位置関係となるように所定間隔だけず
らせるようにパターニングされていた。
としても、第２導電層５５ａは、配線層としての機能を
有さない。したがって、このように配線層としての機能
を有さない第２導電層５５ａを境界領域に残余させるこ
とは好ましくないと考えられていた。そのため、第１マ
スク層６６の端部６６ａと第２マスク層６７の端部６７
ａとは、境界領域におけるフィールド酸化膜５２ａ上で
重ならないような位置関係となるように所定間隔だけず
らせるようにパターニングされていた。
【００１５】次に、図３０を参照して、上記の第２マス
ク層６７をマスクとして用いてエッチングすることによ
って、メモリセルアレイ領域に、フローティングゲート
電極５６、層間絶縁膜５７、コントロールゲート電極５
８をそれぞれ形成する。その後は、図２５を参照して、
半導体基板５１主表面上全面に、ＣＶＤ法などを用いて
層間絶縁膜５９を形成し、この層間絶縁膜５９の所定位
置にコンタクトホール６１を形成する。そして、このコ
ンタクトホール６１内表面を含む層間絶縁膜５９上に、
スパッタリング法などを用いて、アルミニウム（Ａｌ）
などからなる配線層６０を選択的に形成する。以上の工
程を経て、図１８に示される従来のＥＰＲＯＭが形成さ
れることになる。
ク層６７をマスクとして用いてエッチングすることによ
って、メモリセルアレイ領域に、フローティングゲート
電極５６、層間絶縁膜５７、コントロールゲート電極５
８をそれぞれ形成する。その後は、図２５を参照して、
半導体基板５１主表面上全面に、ＣＶＤ法などを用いて
層間絶縁膜５９を形成し、この層間絶縁膜５９の所定位
置にコンタクトホール６１を形成する。そして、このコ
ンタクトホール６１内表面を含む層間絶縁膜５９上に、
スパッタリング法などを用いて、アルミニウム（Ａｌ）
などからなる配線層６０を選択的に形成する。以上の工
程を経て、図１８に示される従来のＥＰＲＯＭが形成さ
れることになる。
【００１６】
【発明が解決しようとする課題】しかしながら、上記の
従来のＥＰＲＯＭに代表される半導体記憶装置には、次
に説明するような問題点があった。その問題点につい
て、図３０および図３１を用いて説明する。図３１は、
従来のＥＰＲＯＭの製造工程で用いた第１マスク層６６
と第２マスク層６７とを同一の図面に示した部分断面図
である。したがって、図３１においては、メモセルアレ
イ領域上において第２マスク層６７と第１マスク層６６
とが重なる部分６９ａと、周辺回路領域上において第１
マスク層６６と第２マスク層６７とが重なる部分６９ｂ
とが図示されることとなる。
従来のＥＰＲＯＭに代表される半導体記憶装置には、次
に説明するような問題点があった。その問題点につい
て、図３０および図３１を用いて説明する。図３１は、
従来のＥＰＲＯＭの製造工程で用いた第１マスク層６６
と第２マスク層６７とを同一の図面に示した部分断面図
である。したがって、図３１においては、メモセルアレ
イ領域上において第２マスク層６７と第１マスク層６６
とが重なる部分６９ａと、周辺回路領域上において第１
マスク層６６と第２マスク層６７とが重なる部分６９ｂ
とが図示されることとなる。
【００１７】図３１に示されるように、境界領域におけ
るフィールド酸化膜５２ａ上の第１マスク層６６の端部
６６ａと、第２マスク層６７の端部６７ａとは重ならな
いように形成されることになる。それは、上記のよう
に、境界領域におけるフィールド酸化膜５２ａ上に、第
２導電層５５ａの残渣が形成されることを阻止するため
であった。
るフィールド酸化膜５２ａ上の第１マスク層６６の端部
６６ａと、第２マスク層６７の端部６７ａとは重ならな
いように形成されることになる。それは、上記のよう
に、境界領域におけるフィールド酸化膜５２ａ上に、第
２導電層５５ａの残渣が形成されることを阻止するため
であった。
【００１８】この第１および第２マスク層６６，６７を
マスクとして用いて順次エッチングが行なわれる。それ
により、図３０に示されるように、フローティングゲー
ト電極５６、層間絶縁膜５７、コントロールゲート電極
５８を形成する際に、境界領域におけるフィールド酸化
膜５２ａ上に凹部６８が形成される。
マスクとして用いて順次エッチングが行なわれる。それ
により、図３０に示されるように、フローティングゲー
ト電極５６、層間絶縁膜５７、コントロールゲート電極
５８を形成する際に、境界領域におけるフィールド酸化
膜５２ａ上に凹部６８が形成される。
【００１９】この凹部６８の深さはエッチング条件によ
って異なるものであるが、上記のように、第１導電層５
６ａの膜厚が１０００Å〜１５００Å程度であり、絶縁
層５７ａの膜厚が３００Å程度であり、第２導電層５５
ａの膜厚が２０００Å〜３０００Å程度であり、フィー
ルド酸化膜５２，５２ａの厚みが４０００Å〜５０００
Å程度であった場合には、１０００Å〜２０００Å程度
の深さ以上の深さの凹部６８が形成され得ることにな
る。
って異なるものであるが、上記のように、第１導電層５
６ａの膜厚が１０００Å〜１５００Å程度であり、絶縁
層５７ａの膜厚が３００Å程度であり、第２導電層５５
ａの膜厚が２０００Å〜３０００Å程度であり、フィー
ルド酸化膜５２，５２ａの厚みが４０００Å〜５０００
Å程度であった場合には、１０００Å〜２０００Å程度
の深さ以上の深さの凹部６８が形成され得ることにな
る。
【００２０】このように凹部６８が形成されることによ
って、フィールド酸化膜５２ａ上に延在するように形成
される上層の配線層が断線するといった問題点が考えら
れる。また、凹部６８の形成に起因して、リーク電流の
発生といった問題点も考えられる。凹部６８の深さは、
エッチング条件によってさらに深いものとなり得るた
め、その場合には上記のような問題点はさらに深刻なも
のとなる。
って、フィールド酸化膜５２ａ上に延在するように形成
される上層の配線層が断線するといった問題点が考えら
れる。また、凹部６８の形成に起因して、リーク電流の
発生といった問題点も考えられる。凹部６８の深さは、
エッチング条件によってさらに深いものとなり得るた
め、その場合には上記のような問題点はさらに深刻なも
のとなる。
【００２１】一方、上記のような問題点の原因となる凹
部６８が形成されないように、第１および第２マスク層
６６，６７の端６６ａ，６７ａの位置を調整することも
考えられる。しかし、凹部６８が形成されないように第
１マスク層６６および第２マスク層６７をパターニング
するには、第１マスク層６６の端部６６ａと第２マスク
層６７の端部６７ａの位置を一致させる必要がある。そ
のためには、非常に高精度なパターニングが必要とな
り、それを実現するのは非常に困難であると考えられ
る。
部６８が形成されないように、第１および第２マスク層
６６，６７の端６６ａ，６７ａの位置を調整することも
考えられる。しかし、凹部６８が形成されないように第
１マスク層６６および第２マスク層６７をパターニング
するには、第１マスク層６６の端部６６ａと第２マスク
層６７の端部６７ａの位置を一致させる必要がある。そ
のためには、非常に高精度なパターニングが必要とな
り、それを実現するのは非常に困難であると考えられ
る。
【００２２】また、このように第１および第２マスク層
６６，６７をパターニングすることによって、微細幅の
第２導電層５５ａがフィールド酸化膜５２ａ上に残余す
る可能性が高くなる。このように微細幅の第２導電層５
５ａがフィールド酸化膜５２ａ上に残余した場合には、
それが剥がれて半導体に損傷を与え、半導体装置の信頼
性を低下させるといった問題点が生じることにもなり得
る。以上のことより、従来は凹部６８の形成は避け難た
いものであったといえる。
６６，６７をパターニングすることによって、微細幅の
第２導電層５５ａがフィールド酸化膜５２ａ上に残余す
る可能性が高くなる。このように微細幅の第２導電層５
５ａがフィールド酸化膜５２ａ上に残余した場合には、
それが剥がれて半導体に損傷を与え、半導体装置の信頼
性を低下させるといった問題点が生じることにもなり得
る。以上のことより、従来は凹部６８の形成は避け難た
いものであったといえる。
【００２３】上記のような問題点以外にも、以下に説明
するような課題が従来のＥＰＲＯＭなどの半導体記憶装
置には考えられている。将来的には、半導体チップに印
加される電源電位は、小さい値になっていくものと考え
られる。それに伴い、たとえばメモリセルアレイ領域内
部における内部電界が弱くなる。その結果、外来ノイズ
によるメモリセルアレイ領域内への影響が無視できなく
なる可能性があるといえる。
するような課題が従来のＥＰＲＯＭなどの半導体記憶装
置には考えられている。将来的には、半導体チップに印
加される電源電位は、小さい値になっていくものと考え
られる。それに伴い、たとえばメモリセルアレイ領域内
部における内部電界が弱くなる。その結果、外来ノイズ
によるメモリセルアレイ領域内への影響が無視できなく
なる可能性があるといえる。
【００２４】しかし、従来のＥＰＲＯＭなどの半導体記
憶装置においては、そのようなメモリセルアレイ領域を
保護するための手段が設けられていなかったため、将来
的に、外来ノイズの影響が無視できなくなるといった状
況も考えられる。
憶装置においては、そのようなメモリセルアレイ領域を
保護するための手段が設けられていなかったため、将来
的に、外来ノイズの影響が無視できなくなるといった状
況も考えられる。
【００２５】
【００２６】この発明の目的は、境界領域に形成された
フィールド酸化膜の表面が局所的にエッチングされてフ
ィールド酸化膜表面に凹部が形成されることを防止する
ことによって、信頼性を向上させることが可能となる半
導体記憶装置の製造方法を提供することにある。
フィールド酸化膜の表面が局所的にエッチングされてフ
ィールド酸化膜表面に凹部が形成されることを防止する
ことによって、信頼性を向上させることが可能となる半
導体記憶装置の製造方法を提供することにある。
【００２７】
【００２８】
【課題を解決するための手段】この発明に基づく半導体
記憶装置の製造方法は、半導体基板上に、情報を記憶す
るメモリセルアレイ領域と、メモリセルアレイ領域の動
作制御を行なう周辺回路領域と、メモリセルアレイ領域
と周辺回路領域との境界領域に設けられる分離酸化膜と
を有する半導体記憶装置の製造方法であって、下記の各
工程を備える。メモリセルアレイ領域における半導体基
板上に第１導電層、絶縁層を順次形成する。この絶縁層
上、境界領域における分離酸化膜上および周辺回路領域
上に第２導電層を形成する。メモリセルアレイ領域上お
よび境界領域における分離酸化膜上に形成された第２導
電層を第１マスク層で覆った状態で、周辺回路領域上の
第２導電層を所定形状にパターニングする。第１マスク
層を除去する。境界領域における分離酸化膜上の一部の
第２導電層および周辺回路領域上を第２マスク層で覆っ
た状態で、第２導電層、絶縁層および第１導電層を順次
エッチングしてメモリセルアレイ領域上にゲートパター
ンと、分離酸化膜上にゲートパターンの幅以上の幅を持
つパターンとを形成する。第２マスク層を除去する。こ
の発明に基づく半導体記憶装置の製造方法は、他の局面
では、半導体基板上に、情報を記憶するメモリセルアレ
イ領域と、メモリセルアレイ領域の動作制御を行なう周
辺回路領域と、メモリセルアレイ領域と周辺回路領域と
の境界領域に設けられる分離酸化膜とを有する半導体記
憶装置の製造方法であって、下記の各工程を備える。メ
モリセルアレイ領域上、境界領域上および周辺回路領域
上に導電層を形成する。メモリセルアレイ領域および境
界領域における分離酸化膜上の一部を覆うマスクと、周
辺回路領域に選択的なパターンを形成するマスクとを形
成して第１マスク層を形成する。第１マスク層を用いて
導電層をエッチングする。メモリセルアレイ領域に一定
の幅を持つゲートパターンのマスクと、周辺回路領域お
よび境界領域における分離酸化膜上であって上記エッチ
ング工程でエッチングされた分離酸膜上の導電層のパタ
ーンの端からゲートパターンの幅以上導電層を覆うマス
クとを形成して第２マスク層を形成する。第２マスク層
を用いて導電層をエッチングする。
記憶装置の製造方法は、半導体基板上に、情報を記憶す
るメモリセルアレイ領域と、メモリセルアレイ領域の動
作制御を行なう周辺回路領域と、メモリセルアレイ領域
と周辺回路領域との境界領域に設けられる分離酸化膜と
を有する半導体記憶装置の製造方法であって、下記の各
工程を備える。メモリセルアレイ領域における半導体基
板上に第１導電層、絶縁層を順次形成する。この絶縁層
上、境界領域における分離酸化膜上および周辺回路領域
上に第２導電層を形成する。メモリセルアレイ領域上お
よび境界領域における分離酸化膜上に形成された第２導
電層を第１マスク層で覆った状態で、周辺回路領域上の
第２導電層を所定形状にパターニングする。第１マスク
層を除去する。境界領域における分離酸化膜上の一部の
第２導電層および周辺回路領域上を第２マスク層で覆っ
た状態で、第２導電層、絶縁層および第１導電層を順次
エッチングしてメモリセルアレイ領域上にゲートパター
ンと、分離酸化膜上にゲートパターンの幅以上の幅を持
つパターンとを形成する。第２マスク層を除去する。こ
の発明に基づく半導体記憶装置の製造方法は、他の局面
では、半導体基板上に、情報を記憶するメモリセルアレ
イ領域と、メモリセルアレイ領域の動作制御を行なう周
辺回路領域と、メモリセルアレイ領域と周辺回路領域と
の境界領域に設けられる分離酸化膜とを有する半導体記
憶装置の製造方法であって、下記の各工程を備える。メ
モリセルアレイ領域上、境界領域上および周辺回路領域
上に導電層を形成する。メモリセルアレイ領域および境
界領域における分離酸化膜上の一部を覆うマスクと、周
辺回路領域に選択的なパターンを形成するマスクとを形
成して第１マスク層を形成する。第１マスク層を用いて
導電層をエッチングする。メモリセルアレイ領域に一定
の幅を持つゲートパターンのマスクと、周辺回路領域お
よび境界領域における分離酸化膜上であって上記エッチ
ング工程でエッチングされた分離酸膜上の導電層のパタ
ーンの端からゲートパターンの幅以上導電層を覆うマス
クとを形成して第２マスク層を形成する。第２マスク層
を用いて導電層をエッチングする。
【００２９】
【００３０】
【作用】この発明に基づく半導体記憶装置の製造方法に
よれば、メモリセルアレイ領域上の第２導電層、絶縁層
および第１導電層をパターニングする際に、分離酸化膜
上の第２導電層の一部および周辺回路領域上を覆うよう
に第２マスク層を形成している。それにより、メモリセ
ルアレイ領域上の第２導電層をパターニングする段階
で、分離酸化膜の表面が部分的に露出することはない。
その結果、分離酸化膜表面が局所的にエッチングされる
ことによって、分離酸化膜表面に凹部が形成されるとい
った現象を回避することが可能となる。それにより、そ
の凹部が形成されることによる上層配線の断線、リーク
電流の発生などの種々の問題点を回避することが可能と
なる。
よれば、メモリセルアレイ領域上の第２導電層、絶縁層
および第１導電層をパターニングする際に、分離酸化膜
上の第２導電層の一部および周辺回路領域上を覆うよう
に第２マスク層を形成している。それにより、メモリセ
ルアレイ領域上の第２導電層をパターニングする段階
で、分離酸化膜の表面が部分的に露出することはない。
その結果、分離酸化膜表面が局所的にエッチングされる
ことによって、分離酸化膜表面に凹部が形成されるとい
った現象を回避することが可能となる。それにより、そ
の凹部が形成されることによる上層配線の断線、リーク
電流の発生などの種々の問題点を回避することが可能と
なる。
【００３１】
【実施例】以下、この発明に基づく実施例について、図
１〜図２４を用いて説明する。図１は、この発明に基づ
く第１の実施例における半導体記憶装置の部分断面図で
ある。図２は、図１におけるＡ領域を拡大した断面図で
ある。
１〜図２４を用いて説明する。図１は、この発明に基づ
く第１の実施例における半導体記憶装置の部分断面図で
ある。図２は、図１におけるＡ領域を拡大した断面図で
ある。
【００３２】まず図１を参照して、この発明に基づく半
導体記憶装置には、メモリトランジスタが形成され情報
の記憶を行なうメモリセルアレイ領域と、メモリセルア
レイ領域に形成されたメモリセルトランジスタの動作制
御を行なう周辺回路が形成される周辺回路領域と、メモ
リセルアレイ領域と周辺回路領域との境界部に設けられ
る境界領域とが形成される。半導体基板１主表面には、
間隔を隔ててフィールド酸化膜２，２ａが形成されてい
る。このとき、境界領域における半導体基板１の主表面
には、フィールド酸化膜２ａが形成される。
導体記憶装置には、メモリトランジスタが形成され情報
の記憶を行なうメモリセルアレイ領域と、メモリセルア
レイ領域に形成されたメモリセルトランジスタの動作制
御を行なう周辺回路が形成される周辺回路領域と、メモ
リセルアレイ領域と周辺回路領域との境界部に設けられ
る境界領域とが形成される。半導体基板１主表面には、
間隔を隔ててフィールド酸化膜２，２ａが形成されてい
る。このとき、境界領域における半導体基板１の主表面
には、フィールド酸化膜２ａが形成される。
【００３３】メモリセルアレイ領域には、半導体基板１
の主表面上にゲート絶縁膜３を介してフローティングゲ
ート電極６が形成されている。このフローティングゲー
ト電極６上には、層間絶縁膜７が形成されている。層間
絶縁膜７上にはコントロールゲート電極８が形成されて
いる。これらコントロールゲート電極８、層間絶縁膜７
およびフローティングゲート電極６によってメモリトラ
ンジスタが構成される。
の主表面上にゲート絶縁膜３を介してフローティングゲ
ート電極６が形成されている。このフローティングゲー
ト電極６上には、層間絶縁膜７が形成されている。層間
絶縁膜７上にはコントロールゲート電極８が形成されて
いる。これらコントロールゲート電極８、層間絶縁膜７
およびフローティングゲート電極６によってメモリトラ
ンジスタが構成される。
【００３４】周辺回路領域における半導体基板１の主表
面上には、ゲート絶縁膜３を介してゲート電極４が形成
されている。このゲート電極４を含むトランジスタによ
って、周辺回路が構成される。本発明に基づく半導体記
憶装置においては、境界領域における半導体基板１主表
面に形成されたフィールド酸化膜２ａ上に、導電層５が
形成される。
面上には、ゲート絶縁膜３を介してゲート電極４が形成
されている。このゲート電極４を含むトランジスタによ
って、周辺回路が構成される。本発明に基づく半導体記
憶装置においては、境界領域における半導体基板１主表
面に形成されたフィールド酸化膜２ａ上に、導電層５が
形成される。
【００３５】この導電層５には、電位保持手段（図示せ
ず）が接続されている。この電位保持手段によって、導
電層５の電位は、所定電位に保持される。それにより、
メモリセルアレイ領域１２への外来ノイズの影響を著し
く低減することが可能となる。
ず）が接続されている。この電位保持手段によって、導
電層５の電位は、所定電位に保持される。それにより、
メモリセルアレイ領域１２への外来ノイズの影響を著し
く低減することが可能となる。
【００３６】ここで、図２を用いて、上記の導電層５に
ついてより詳しく説明する。図２を参照して、境界領域
におけるフィールド酸化膜２ａ表面に形成される導電層
５の平面的な幅Ｗは、この場合であれば、メモリセルア
レイ領域に形成されるコントロールゲート電極８、層間
絶縁膜７あるいはフローティングゲート電極６の平面的
な幅Ｗ１の値とほぼ同様の値となるように設定されてい
る。
ついてより詳しく説明する。図２を参照して、境界領域
におけるフィールド酸化膜２ａ表面に形成される導電層
５の平面的な幅Ｗは、この場合であれば、メモリセルア
レイ領域に形成されるコントロールゲート電極８、層間
絶縁膜７あるいはフローティングゲート電極６の平面的
な幅Ｗ１の値とほぼ同様の値となるように設定されてい
る。
【００３７】しかし、この導電層５の平面的な幅Ｗは、
その値に限らず、この導電層５が形成される半導体チッ
プ内の配線層の最小寸法以上の幅であればよい。この導
電層５の平面的な幅Ｗの値を決定する重要な要素の１つ
は、この導電層５が剥がれないでフィールド酸化膜２ａ
上に残余し得ることである。現状では、上記の幅Ｗは、
半導体チップ内に形成される配線層の最小幅以上の値、
具体的には約０．６μｍ程度以上の幅であれば、導電層
５は剥がれないでフィールド酸化膜２ａ上に残余し得る
と考えられる。また、この導電層５の形成位置に関して
は、境界領域内の分離酸化膜２ａ上であればどこでもよ
い。
その値に限らず、この導電層５が形成される半導体チッ
プ内の配線層の最小寸法以上の幅であればよい。この導
電層５の平面的な幅Ｗの値を決定する重要な要素の１つ
は、この導電層５が剥がれないでフィールド酸化膜２ａ
上に残余し得ることである。現状では、上記の幅Ｗは、
半導体チップ内に形成される配線層の最小幅以上の値、
具体的には約０．６μｍ程度以上の幅であれば、導電層
５は剥がれないでフィールド酸化膜２ａ上に残余し得る
と考えられる。また、この導電層５の形成位置に関して
は、境界領域内の分離酸化膜２ａ上であればどこでもよ
い。
【００３８】次に、図３を用いて、導電層５の平面的な
構造について説明する。図３は、半導体記憶装置の境界
領域１３に上記の導電層５が形成されているようすを示
す部分平面模式図である。図３を参照して、境界領域１
３は、メモリセルアレイ領域１２を取囲むように形成さ
れている。そして、このようにメモリセルアレイ領域１
２を取囲むように形成された境界領域１３上に、導電層
５が形成されることになる。それにより、この導電層５
も、メモリセルアレイ領域１２を取囲むように環状に形
成されることになる。
構造について説明する。図３は、半導体記憶装置の境界
領域１３に上記の導電層５が形成されているようすを示
す部分平面模式図である。図３を参照して、境界領域１
３は、メモリセルアレイ領域１２を取囲むように形成さ
れている。そして、このようにメモリセルアレイ領域１
２を取囲むように形成された境界領域１３上に、導電層
５が形成されることになる。それにより、この導電層５
も、メモリセルアレイ領域１２を取囲むように環状に形
成されることになる。
【００３９】境界領域１３の周囲には、周辺回路が形成
される周辺回路領域１４が存在する。そして、導電層５
に、メモリセルアレイ領域１２を保護する働きをさせる
一例として、図３に示される態様においては、周辺回路
領域１４に電位保持手段１５が形成され、導電層５にこ
の電位保持手段１５が接続されている。
される周辺回路領域１４が存在する。そして、導電層５
に、メモリセルアレイ領域１２を保護する働きをさせる
一例として、図３に示される態様においては、周辺回路
領域１４に電位保持手段１５が形成され、導電層５にこ
の電位保持手段１５が接続されている。
【００４０】この電位保持手段１５によって、導電層５
は所定電位に保持され得ることになる。それにより、実
質的に、メモリセルアレイ領域１２の電位を所定の電位
に固定することが可能となり、メモリセルアレイ領域１
２を外来ノイズから保護することが可能となる。この電
位保持手段１５は、本実施例においては、導電層５を０
ボルトあるいは負電位に保持し得る構造を有している。
は所定電位に保持され得ることになる。それにより、実
質的に、メモリセルアレイ領域１２の電位を所定の電位
に固定することが可能となり、メモリセルアレイ領域１
２を外来ノイズから保護することが可能となる。この電
位保持手段１５は、本実施例においては、導電層５を０
ボルトあるいは負電位に保持し得る構造を有している。
【００４１】ここで、図４〜図１０を用いて、上記の電
位保持手段１５についてより具体的に説明する。図４〜
図８は、電位保持手段１５の種々の態様を模式的に示す
平面図である。なお、上記の電位保持手段１５の種々の
態様は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構
造に本発明を適用した場合について説明している。しか
し、これに限らず、他のディバイスが形成された場合に
も、本発明は適用され得る。
位保持手段１５についてより具体的に説明する。図４〜
図８は、電位保持手段１５の種々の態様を模式的に示す
平面図である。なお、上記の電位保持手段１５の種々の
態様は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構
造に本発明を適用した場合について説明している。しか
し、これに限らず、他のディバイスが形成された場合に
も、本発明は適用され得る。
【００４２】まず図４を用いて、電位保持手段１５の第
１の態様について説明する。図４を参照して、メモリセ
ルアレイ領域１２は、ｐウェル３０上に形成される。こ
のｐウェル３２に隣接してｎウェル３１が形成されてい
る。いわゆる、ＣＭＯＳのツインウェル構造が形成され
ている。ｐウェル３０上には、境界領域１３が形成され
る。この境界領域１３上に導電層５が形成される。
１の態様について説明する。図４を参照して、メモリセ
ルアレイ領域１２は、ｐウェル３０上に形成される。こ
のｐウェル３２に隣接してｎウェル３１が形成されてい
る。いわゆる、ＣＭＯＳのツインウェル構造が形成され
ている。ｐウェル３０上には、境界領域１３が形成され
る。この境界領域１３上に導電層５が形成される。
【００４３】この導電層５とｐウェル３０とが電位保持
手段１５によって電気的に接続される。それにより、導
電層５は、ｐウェル３０と同電位に保持される。上記の
電位保持手段１５は、導電層５とｐウェル３０とを電気
的に接続するアルミニウム（Ａｌ）配線３４と、導電層
５とアルミニウム配線３４とを電気的に接続する第１コ
ンタクト部３２と、ｐウェル３０とアルミニウム配線３
４とを電気的に接続する第２コンタクト部３３とを備え
ている。
手段１５によって電気的に接続される。それにより、導
電層５は、ｐウェル３０と同電位に保持される。上記の
電位保持手段１５は、導電層５とｐウェル３０とを電気
的に接続するアルミニウム（Ａｌ）配線３４と、導電層
５とアルミニウム配線３４とを電気的に接続する第１コ
ンタクト部３２と、ｐウェル３０とアルミニウム配線３
４とを電気的に接続する第２コンタクト部３３とを備え
ている。
【００４４】上記のように、電位保持手段１５によっ
て、導電層５をｐウェル３０と同電位に保持することに
よって、メモリセルアレイ領域１２の電位を固定するこ
とが可能となる。それにより、メモリセルアレイ領域を
外来ノイズから保護することが可能となる。
て、導電層５をｐウェル３０と同電位に保持することに
よって、メモリセルアレイ領域１２の電位を固定するこ
とが可能となる。それにより、メモリセルアレイ領域を
外来ノイズから保護することが可能となる。
【００４５】次に、図５を用いて、電位保持手段１５の
第２の態様について説明する。本態様においては、ｐウ
ェル３０にガードリング３５が形成されている。このガ
ードリング３５は、ｎ型の高濃度不純物領域であり、ノ
イズ低減のために設けられている。そして、このガード
リング３５と導電層５とが、電位保持手段１５によって
電気的に接続される。それにより、導電層５の電位を所
定電位に保持することが可能となる。
第２の態様について説明する。本態様においては、ｐウ
ェル３０にガードリング３５が形成されている。このガ
ードリング３５は、ｎ型の高濃度不純物領域であり、ノ
イズ低減のために設けられている。そして、このガード
リング３５と導電層５とが、電位保持手段１５によって
電気的に接続される。それにより、導電層５の電位を所
定電位に保持することが可能となる。
【００４６】次に、図６を用いて、電位保持手段１５の
第３の態様について説明する。本態様においては、メモ
リセルアレイ領域１２は、第１ｐウェル３６内に形成さ
れる。この第１ｐウェル３６を取囲むようにｎウェル３
７が形成される。このｎウェル３７を取囲むように第２
ｐウェル３８が形成される。この第２ｐウェル３８に隣
接してｎウェル３９が形成される。いわゆる、ＣＭＯＳ
のトリプルウェル構造が形成されたことになる。
第３の態様について説明する。本態様においては、メモ
リセルアレイ領域１２は、第１ｐウェル３６内に形成さ
れる。この第１ｐウェル３６を取囲むようにｎウェル３
７が形成される。このｎウェル３７を取囲むように第２
ｐウェル３８が形成される。この第２ｐウェル３８に隣
接してｎウェル３９が形成される。いわゆる、ＣＭＯＳ
のトリプルウェル構造が形成されたことになる。
【００４７】電位保持手段１５は、図６に示されるよう
に、第１コンタクト部４０と、アルミニウム配線４２
と、第２コンタクト部４１とを備えている。第１コンタ
クト部４０によって第１ｐウェル３６とアルミニウム配
線４２とが電気的に接続される。第２コンタクト部４１
によって導電層５とアルミニウム配線４２とが電気的に
接続される。それにより、導電層５と第１ｐウェル３６
とを電気的に接続できる。その結果、導電層５と第１ｐ
ウェル３６とを同電位に保持することが可能となる。そ
れにより、メモリセルアレイ領域１２の電位を固定する
ことが可能となる。
に、第１コンタクト部４０と、アルミニウム配線４２
と、第２コンタクト部４１とを備えている。第１コンタ
クト部４０によって第１ｐウェル３６とアルミニウム配
線４２とが電気的に接続される。第２コンタクト部４１
によって導電層５とアルミニウム配線４２とが電気的に
接続される。それにより、導電層５と第１ｐウェル３６
とを電気的に接続できる。その結果、導電層５と第１ｐ
ウェル３６とを同電位に保持することが可能となる。そ
れにより、メモリセルアレイ領域１２の電位を固定する
ことが可能となる。
【００４８】次に、図７を用いて、電位保持手段１５の
第４の態様について説明する。本態様においては、電位
保持手段１５によって、導電層５と第２ｐウェル３８と
が電気的に接続される。それにより、導電層５を第２ｐ
ウェル３８と同電位に保持することが可能となる。その
結果、上記の各場合と同様に、メモリセルアレイ領域１
２の電位を固定することができ、メモリセルアレイ領域
１２を外来ノイズから保護することが可能となる。
第４の態様について説明する。本態様においては、電位
保持手段１５によって、導電層５と第２ｐウェル３８と
が電気的に接続される。それにより、導電層５を第２ｐ
ウェル３８と同電位に保持することが可能となる。その
結果、上記の各場合と同様に、メモリセルアレイ領域１
２の電位を固定することができ、メモリセルアレイ領域
１２を外来ノイズから保護することが可能となる。
【００４９】次に、図８を用いて、電位保持手段１５の
第５の態様について説明する。本態様においては、導電
層５はｎウェル３７と電気的に接続される。それによ
り、導電層５をｎウェル３７と同電位に保持することが
可能となる。このとき、ｎウェル３７は、接地電位に保
持されている。それにより、上記の場合と同様に、メモ
リセルアレイ領域を外来ノイズから保護することが可能
となる。
第５の態様について説明する。本態様においては、導電
層５はｎウェル３７と電気的に接続される。それによ
り、導電層５をｎウェル３７と同電位に保持することが
可能となる。このとき、ｎウェル３７は、接地電位に保
持されている。それにより、上記の場合と同様に、メモ
リセルアレイ領域を外来ノイズから保護することが可能
となる。
【００５０】次に、図９および図１０を用いて、上記の
図８に示される電位保持手段１５の第５の態様における
導電層５近傍の構造について説明する。図９および図１
０は、図８におけるＢ−Ｂ線に沿って見た断面の２種類
の態様を示す部分拡大断面図である。
図８に示される電位保持手段１５の第５の態様における
導電層５近傍の構造について説明する。図９および図１
０は、図８におけるＢ−Ｂ線に沿って見た断面の２種類
の態様を示す部分拡大断面図である。
【００５１】まず図９を参照して、半導体基板１の主表
面における第１ｐウェル３６とｎウェル３７との境界部
には、フィールド酸化膜４３が形成されている。ｎウェ
ル３６と第２ｐウェル３８との境界部には、フィールド
酸化膜４４が形成されている。そして、この場合には、
フィールド酸化膜４３上に導電層５が形成される。
面における第１ｐウェル３６とｎウェル３７との境界部
には、フィールド酸化膜４３が形成されている。ｎウェ
ル３６と第２ｐウェル３８との境界部には、フィールド
酸化膜４４が形成されている。そして、この場合には、
フィールド酸化膜４３上に導電層５が形成される。
【００５２】この導電層５は、上記の図８に示されるよ
うに、電位保持手段１５によって、ｎウェル３７と電気
的に接続される。それにより、導電層５の電位をｎウェ
ル３７と同電位、すなわち接地電位に保持することがで
きる。また、図１０に示されるように、フィールド酸化
膜４４上に導電層５を形成してもよい。この場合も、導
電層５は、電位保持手段１５によって、ｎウェル３７と
電気的に接続される。それにより、導電層５の電位は所
定電位に保持される。その結果、メモリセルアレイ領域
１２を外来ノイズから保護することが可能となる。
うに、電位保持手段１５によって、ｎウェル３７と電気
的に接続される。それにより、導電層５の電位をｎウェ
ル３７と同電位、すなわち接地電位に保持することがで
きる。また、図１０に示されるように、フィールド酸化
膜４４上に導電層５を形成してもよい。この場合も、導
電層５は、電位保持手段１５によって、ｎウェル３７と
電気的に接続される。それにより、導電層５の電位は所
定電位に保持される。その結果、メモリセルアレイ領域
１２を外来ノイズから保護することが可能となる。
【００５３】次に、図１１〜図１９を用いて、図１に示
される構造を有する半導体記憶装置の製造方法の一例に
ついて説明する。図１１〜図１８は、上記のこの発明に
基づく第１の実施例における半導体記憶装置の製造工程
の第１工程〜第８工程を示す部分断面図である。図１９
は、本発明に従った半導体記憶装置の製造方法において
用いられるマスク層１６，１７を重ね合せたようすを示
す部分断面図である。
される構造を有する半導体記憶装置の製造方法の一例に
ついて説明する。図１１〜図１８は、上記のこの発明に
基づく第１の実施例における半導体記憶装置の製造工程
の第１工程〜第８工程を示す部分断面図である。図１９
は、本発明に従った半導体記憶装置の製造方法において
用いられるマスク層１６，１７を重ね合せたようすを示
す部分断面図である。
【００５４】まず図１１を参照して、従来と同様の工程
を経て、半導体基板１の主表面に間隔を隔ててフィール
ド酸化膜２，２ａを形成する。そして、半導体基板１の
主表面全面上にゲート絶縁膜３を形成した後、メモリセ
ルアレイ領域におけるゲート絶縁膜３上に、多結晶シリ
コンなどからなる１０００Å〜１５００Å程度の膜厚を
有する第１導電層６ａを形成する。この第１導電層６ａ
上に、シリコン酸化膜あるいはシリコン酸化膜とシリコ
ン窒化膜との複合構造などからなる３００Å程度の膜厚
を有する絶縁層７ａを形成する。
を経て、半導体基板１の主表面に間隔を隔ててフィール
ド酸化膜２，２ａを形成する。そして、半導体基板１の
主表面全面上にゲート絶縁膜３を形成した後、メモリセ
ルアレイ領域におけるゲート絶縁膜３上に、多結晶シリ
コンなどからなる１０００Å〜１５００Å程度の膜厚を
有する第１導電層６ａを形成する。この第１導電層６ａ
上に、シリコン酸化膜あるいはシリコン酸化膜とシリコ
ン窒化膜との複合構造などからなる３００Å程度の膜厚
を有する絶縁層７ａを形成する。
【００５５】次に、図１２を参照して、ＣＶＤ法などを
用いて、半導体基板１主表面全面上に、多結晶シリコン
などからなる２０００Å〜３０００Å程度の膜厚を有す
る第２導電層５ａを形成する。そして、この第２導電層
５ａ上に、レジストなどからなる第１マスク層１６を塗
布する。この第１マスク層１６をパターニングすること
によって、図１３に示されるように、メモリセルアレイ
領域を覆い境界領域におけるフィールド酸化膜２ａ上に
端部１６ａを有する部分と、周辺回路領域上に選択的に
形成された部分とを有する第１マスク層１６を形成す
る。
用いて、半導体基板１主表面全面上に、多結晶シリコン
などからなる２０００Å〜３０００Å程度の膜厚を有す
る第２導電層５ａを形成する。そして、この第２導電層
５ａ上に、レジストなどからなる第１マスク層１６を塗
布する。この第１マスク層１６をパターニングすること
によって、図１３に示されるように、メモリセルアレイ
領域を覆い境界領域におけるフィールド酸化膜２ａ上に
端部１６ａを有する部分と、周辺回路領域上に選択的に
形成された部分とを有する第１マスク層１６を形成す
る。
【００５６】次に、図１４を参照して、上記の第１マス
ク層１６をマスクとして用いてエッチングすることによ
って、周辺回路領域上の第２導電層５ａをパターニング
する。それにより、周辺回路領域にゲート電極４を形成
する。次に、半導体基板１主表面全面上にレジストなど
からなる第２マスク層１７を塗布する。そして、この第
２マスク層１７を所定形状にパターニングする。
ク層１６をマスクとして用いてエッチングすることによ
って、周辺回路領域上の第２導電層５ａをパターニング
する。それにより、周辺回路領域にゲート電極４を形成
する。次に、半導体基板１主表面全面上にレジストなど
からなる第２マスク層１７を塗布する。そして、この第
２マスク層１７を所定形状にパターニングする。
【００５７】それにより、図１５に示されるように、第
２マスク層１７は、周辺回路領域を覆い、境界領域に形
成されたフィールド酸化膜２ａ上に端部１７ａを有する
部分と、メモリセル領域上に選択的に形成された部分と
を有するようにパターニングされる。このとき、第２マ
スク層１７の境界領域に形成されたフィールド酸化膜２
ａ上に位置する端部１７ａは、図１５に示されるよう
に、第２導電層５ａの一部を覆うように形成されてい
る。
２マスク層１７は、周辺回路領域を覆い、境界領域に形
成されたフィールド酸化膜２ａ上に端部１７ａを有する
部分と、メモリセル領域上に選択的に形成された部分と
を有するようにパターニングされる。このとき、第２マ
スク層１７の境界領域に形成されたフィールド酸化膜２
ａ上に位置する端部１７ａは、図１５に示されるよう
に、第２導電層５ａの一部を覆うように形成されてい
る。
【００５８】この状態で、メモリセルアレイ領域におけ
る第２導電層５ａ、絶縁層７ａおよび第１導電層６ａが
順次パターニングされることになる。それにより、図１
６に示されるように、境界領域におけるフィールド酸化
膜２ａ上に導電層５ａの一部が残余する。その結果、フ
ィールド酸化膜２ａ上に導電層５が形成されることにな
る。このように、フィールド酸化膜２ａ上に導電層５を
残余させるようにすることによって、境界領域に位置す
るフィールド酸化膜２ａの表面に従来のように凹部が形
成されるといった現象を回避することが可能となる。
る第２導電層５ａ、絶縁層７ａおよび第１導電層６ａが
順次パターニングされることになる。それにより、図１
６に示されるように、境界領域におけるフィールド酸化
膜２ａ上に導電層５ａの一部が残余する。その結果、フ
ィールド酸化膜２ａ上に導電層５が形成されることにな
る。このように、フィールド酸化膜２ａ上に導電層５を
残余させるようにすることによって、境界領域に位置す
るフィールド酸化膜２ａの表面に従来のように凹部が形
成されるといった現象を回避することが可能となる。
【００５９】上記のように、フィールド酸化膜２ａ表面
に凹部が形成されない理由について説明する。図１５を
参照して、第２マスク層１７の境界領域上に位置する端
部１７ａは、上述のように、第２導電層５ａの一部を覆
っている。そのため、境界領域に形成された分離酸化膜
２ａの表面において、この時点で露出している部分はな
くなる。それにより、従来のように、この第２マスク層
をパターニングした時点で境界領域におけるフィールド
酸化膜２ａの表面の一部が露出することによって、後の
エッチング工程でフィールド酸化膜２ａ表面に凹部が形
成されることを効果的に阻止することが可能となる。そ
れにより、従来問題とされていたその凹部に起因する上
層配線の断線などの問題を回避することが可能となる。
に凹部が形成されない理由について説明する。図１５を
参照して、第２マスク層１７の境界領域上に位置する端
部１７ａは、上述のように、第２導電層５ａの一部を覆
っている。そのため、境界領域に形成された分離酸化膜
２ａの表面において、この時点で露出している部分はな
くなる。それにより、従来のように、この第２マスク層
をパターニングした時点で境界領域におけるフィールド
酸化膜２ａの表面の一部が露出することによって、後の
エッチング工程でフィールド酸化膜２ａ表面に凹部が形
成されることを効果的に阻止することが可能となる。そ
れにより、従来問題とされていたその凹部に起因する上
層配線の断線などの問題を回避することが可能となる。
【００６０】ここで、図１９を用いて、上記の第１マス
ク層１６と第２マスク層１７とが境界領域において重な
る幅Ｗ２について説明する。図１９を参照して、この発
明に従って形成された第１マスク層１６と第２マスク層
１７とを重ね合せた場合には、メモリセルアレイ領域上
あるいは周辺回路領域上においては、従来例と同様に、
第１マスク層１６と第２マスク層１７とが重なった部分
１８ｂ，１８ｃが存在する。
ク層１６と第２マスク層１７とが境界領域において重な
る幅Ｗ２について説明する。図１９を参照して、この発
明に従って形成された第１マスク層１６と第２マスク層
１７とを重ね合せた場合には、メモリセルアレイ領域上
あるいは周辺回路領域上においては、従来例と同様に、
第１マスク層１６と第２マスク層１７とが重なった部分
１８ｂ，１８ｃが存在する。
【００６１】しかし、本発明に従った場合には、境界領
域上にも、第１マスク層１６と第２マスク層１７とが重
なった部分１８ａが存在することとなる。このように、
第１および第２マスク層１６，１７が、境界領域におけ
るフィールド酸化膜２ａ上で重なるような位置関係とな
るようにそれぞれ形成することによって、その重なり部
分１８ａ下に位置する部分に、導電層５を形成すること
が可能となる。
域上にも、第１マスク層１６と第２マスク層１７とが重
なった部分１８ａが存在することとなる。このように、
第１および第２マスク層１６，１７が、境界領域におけ
るフィールド酸化膜２ａ上で重なるような位置関係とな
るようにそれぞれ形成することによって、その重なり部
分１８ａ下に位置する部分に、導電層５を形成すること
が可能となる。
【００６２】この重なり部分１８ａの平面的な幅Ｗ２
は、半導体チップ内の配線層の平面的な最小寸法と、２
枚のマスク層（第１マスク層１６と第２マスク層１７）
の重ね合わせ際のずれ量との和以上の大きさであること
が好ましい。より具体的には、配線層の最小寸法を約
０．５μｍ程度とし、上記の２枚のマスク層１６，１７
の重ね合わせずれ量を約０．１μｍとした場合には、上
記の幅Ｗ２の値は、約０．６μｍ以上であればよいこと
となる。それにより、フィールド酸化膜２ａ上に、剥が
れない状態で残余し得る導電層５を形成することが可能
となる。
は、半導体チップ内の配線層の平面的な最小寸法と、２
枚のマスク層（第１マスク層１６と第２マスク層１７）
の重ね合わせ際のずれ量との和以上の大きさであること
が好ましい。より具体的には、配線層の最小寸法を約
０．５μｍ程度とし、上記の２枚のマスク層１６，１７
の重ね合わせずれ量を約０．１μｍとした場合には、上
記の幅Ｗ２の値は、約０．６μｍ以上であればよいこと
となる。それにより、フィールド酸化膜２ａ上に、剥が
れない状態で残余し得る導電層５を形成することが可能
となる。
【００６３】以上のようにして境界領域におけるフィー
ルド酸化膜２ａ上に導電層５を形成した後は、図１７に
示されるように、半導体基板１主表面全面上に、ＣＶＤ
法などを用いて、層間絶縁膜９を形成する。そして、図
１８に示されるように、この層間絶縁膜９の所定箇所に
コンタクトホール１１を形成する。その後、このコンタ
クトホール１１内表面を含む層間絶縁膜９上に、アルミ
ニウム（Ａｌ）などからなる配線層１０が選択的に形成
される。以上の工程を経て、図１に示される半導体記憶
装置が得られる。
ルド酸化膜２ａ上に導電層５を形成した後は、図１７に
示されるように、半導体基板１主表面全面上に、ＣＶＤ
法などを用いて、層間絶縁膜９を形成する。そして、図
１８に示されるように、この層間絶縁膜９の所定箇所に
コンタクトホール１１を形成する。その後、このコンタ
クトホール１１内表面を含む層間絶縁膜９上に、アルミ
ニウム（Ａｌ）などからなる配線層１０が選択的に形成
される。以上の工程を経て、図１に示される半導体記憶
装置が得られる。
【００６４】次に、図２０〜図２４を用いて、この発明
に基づく第２の実施例における半導体記憶装置について
説明する。図２０〜図２４は、この発明に基づく第２の
実施例における半導体記憶装置の製造工程の第１工程〜
第５工程を示す部分断面図である。
に基づく第２の実施例における半導体記憶装置について
説明する。図２０〜図２４は、この発明に基づく第２の
実施例における半導体記憶装置の製造工程の第１工程〜
第５工程を示す部分断面図である。
【００６５】まず図２０を参照して、上記の第１の実施
例と同様の工程を経てフィールド酸化膜２，２ａ、ゲー
ト絶縁膜３、第１導電層６ａ、絶縁層７ａ、第２導電層
５ａをそれぞれ形成する。そして、この第２導電層５ａ
上に、ＣＶＤ法などを用いて、シリコン酸化膜などから
なる絶縁層２０を形成する。本実施例は、第２導電層５
ａ上に、後に層間絶縁膜となる絶縁層２０を予め形成し
た場合の実施例である。
例と同様の工程を経てフィールド酸化膜２，２ａ、ゲー
ト絶縁膜３、第１導電層６ａ、絶縁層７ａ、第２導電層
５ａをそれぞれ形成する。そして、この第２導電層５ａ
上に、ＣＶＤ法などを用いて、シリコン酸化膜などから
なる絶縁層２０を形成する。本実施例は、第２導電層５
ａ上に、後に層間絶縁膜となる絶縁層２０を予め形成し
た場合の実施例である。
【００６６】図２１を参照して、上記の絶縁層２０上
に、レジストなどからなる第１マスク層２１を形成す
る。この第１マスク層２１は、上記の第１の実施例にお
ける第１マスク層１６と同様に、境界領域におけるフィ
ールド酸化膜２ａ上に、端部２１ａが形成されている。
そして、図２２に示されるように、この第１マスク層２
１をマスクとして用いて周辺回路領域における第２導電
層５ａおよび絶縁層２０をパターニングする。それによ
り、周辺回路領域にゲート電極４が形成される。
に、レジストなどからなる第１マスク層２１を形成す
る。この第１マスク層２１は、上記の第１の実施例にお
ける第１マスク層１６と同様に、境界領域におけるフィ
ールド酸化膜２ａ上に、端部２１ａが形成されている。
そして、図２２に示されるように、この第１マスク層２
１をマスクとして用いて周辺回路領域における第２導電
層５ａおよび絶縁層２０をパターニングする。それによ
り、周辺回路領域にゲート電極４が形成される。
【００６７】次に、図２３を参照して、境界領域におけ
るフィールド酸化膜２ａ上における第２導電層５ａと絶
縁層２０との一部を覆うように、フィールド酸化膜２ａ
上に端部２２ａを有する第２マスク層２２を形成する。
このとき、第２マスク層２２のフィールド酸化膜２ａ上
に位置する第２導電層５ａおよび絶縁膜２０を覆う平面
的な幅は、上記の第１の実施例における第１マスク層１
６と第２マスク層１７との重なり部分１８ａの平面的な
幅Ｗ２とほぼ同じ大きさであることが好ましい。
るフィールド酸化膜２ａ上における第２導電層５ａと絶
縁層２０との一部を覆うように、フィールド酸化膜２ａ
上に端部２２ａを有する第２マスク層２２を形成する。
このとき、第２マスク層２２のフィールド酸化膜２ａ上
に位置する第２導電層５ａおよび絶縁膜２０を覆う平面
的な幅は、上記の第１の実施例における第１マスク層１
６と第２マスク層１７との重なり部分１８ａの平面的な
幅Ｗ２とほぼ同じ大きさであることが好ましい。
【００６８】そして、この第２マスク層２２をマスクと
して用いて、メモリセルアレイ領域に形成された第１導
電層６ａ、絶縁層７ａおよび第２導電層５ａを所定形状
にパターニングする。それにより、フローティングゲー
ト電極６、層間絶縁膜７およびコントロールゲート電極
８が形成される。このとき、第２マスク層２２のフィー
ルド酸化膜２ａ上に位置する端部２２ａが、第２導電層
５ａおよび絶縁層２０上に形成されているため、フィー
ルド酸化膜２ａ上には、第２導電層５ａが残余すること
となる。それにより、図２４に示されるように、フィー
ルド酸化膜２ａ上に導電層５を形成することが可能とな
る。
して用いて、メモリセルアレイ領域に形成された第１導
電層６ａ、絶縁層７ａおよび第２導電層５ａを所定形状
にパターニングする。それにより、フローティングゲー
ト電極６、層間絶縁膜７およびコントロールゲート電極
８が形成される。このとき、第２マスク層２２のフィー
ルド酸化膜２ａ上に位置する端部２２ａが、第２導電層
５ａおよび絶縁層２０上に形成されているため、フィー
ルド酸化膜２ａ上には、第２導電層５ａが残余すること
となる。それにより、図２４に示されるように、フィー
ルド酸化膜２ａ上に導電層５を形成することが可能とな
る。
【００６９】このようにしてフローティングゲート電極
６、層間絶縁膜７およびコントロールゲート電極８のパ
ターニングが終了した後は、再びＣＶＤ法などを用い
て、半導体基板１上全面に絶縁膜を形成する。そして、
この絶縁膜に異方性エッチング処理を施すことによっ
て、ゲート電極４の側壁、導電層５の側壁あるいはフロ
ーティングゲート電極６およびコントロールゲート電極
８の側壁に、サイドウォール２３を形成する。その後
は、スパッタリング法などを用いてアルミニウム（Ａ
ｌ）膜を形成し、このアルミニウム膜を所定形状にパタ
ーニングすることによって、配線層２４が形成されるこ
とになる。
６、層間絶縁膜７およびコントロールゲート電極８のパ
ターニングが終了した後は、再びＣＶＤ法などを用い
て、半導体基板１上全面に絶縁膜を形成する。そして、
この絶縁膜に異方性エッチング処理を施すことによっ
て、ゲート電極４の側壁、導電層５の側壁あるいはフロ
ーティングゲート電極６およびコントロールゲート電極
８の側壁に、サイドウォール２３を形成する。その後
は、スパッタリング法などを用いてアルミニウム（Ａ
ｌ）膜を形成し、このアルミニウム膜を所定形状にパタ
ーニングすることによって、配線層２４が形成されるこ
とになる。
【００７０】なお、上記の各実施例においては、メモリ
セルアレイ領域に、コントロールゲート電極とフローテ
ィングゲート電極との積層構造からなるメモリトランジ
スタを有する半導体記憶装置について説明した。しか
し、この発明は、それらに限らず、メモリセルアレイ領
域と周辺回路領域とその境界領域とを有するＤＲＡＭな
どの他の半導体記憶装置にも適用可能である。
セルアレイ領域に、コントロールゲート電極とフローテ
ィングゲート電極との積層構造からなるメモリトランジ
スタを有する半導体記憶装置について説明した。しか
し、この発明は、それらに限らず、メモリセルアレイ領
域と周辺回路領域とその境界領域とを有するＤＲＡＭな
どの他の半導体記憶装置にも適用可能である。
【００７１】
【発明の効果】以上説明したように、この発明によれ
ば、境界領域における分離酸化膜表面に凹部が形成され
るのを阻止でき、かつ分離酸化膜上に安定した導電層の
パターンを形成することが可能となる。
ば、境界領域における分離酸化膜表面に凹部が形成され
るのを阻止でき、かつ分離酸化膜上に安定した導電層の
パターンを形成することが可能となる。
【００７２】
【図１】この発明に基づく第１の実施例における半導体
記憶装置を示す部分断面図である。
記憶装置を示す部分断面図である。
【図２】図１におけるＡ領域を拡大した断面図である。
【図３】この発明に基づく第１の実施例における半導体
記憶装置を模式的に示す部分平面図である。
記憶装置を模式的に示す部分平面図である。
【図４】この発明に従った電位保持手段の第１の態様を
模式的に示す平面図である。
模式的に示す平面図である。
【図５】この発明に従った電位保持手段の第２の態様を
模式的に示す平面図である。
模式的に示す平面図である。
【図６】この発明に従った電位保持手段の第３の態様を
模式的に示す平面図である。
模式的に示す平面図である。
【図７】この発明に従った電位保持手段の第４の態様を
模式的に示す平面図である。
模式的に示す平面図である。
【図８】この発明に従った電位保持手段の第５の態様を
模式的に示す平面図である。
模式的に示す平面図である。
【図９】図８におけるＢ−Ｂ線に沿って見た断面構造の
一例を示す断面図である。
一例を示す断面図である。
【図１０】図８におけるＢ−Ｂ線に沿って見た断面構造
の一例を示す断面図である。
の一例を示す断面図である。
【図１１】この発明に基づく第１の実施例における半導
体記憶装置の製造工程の第１工程を示す部分断面図であ
る。
体記憶装置の製造工程の第１工程を示す部分断面図であ
る。
【図１２】この発明に基づく第１の実施例における半導
体記憶装置の製造工程の第２工程を示す部分断面図であ
る。
体記憶装置の製造工程の第２工程を示す部分断面図であ
る。
【図１３】この発明に基づく第１の実施例における半導
体記憶装置の製造工程の第３工程を示す部分断面図であ
る。
体記憶装置の製造工程の第３工程を示す部分断面図であ
る。
【図１４】この発明に基づく第１の実施例における半導
体記憶装置の製造工程の第４工程を示す部分断面図であ
る。
体記憶装置の製造工程の第４工程を示す部分断面図であ
る。
【図１５】この発明に基づく第１の実施例における半導
体記憶装置の製造工程の第５工程を示す部分断面図であ
る。
体記憶装置の製造工程の第５工程を示す部分断面図であ
る。
【図１６】この発明に基づく第１の実施例における半導
体記憶装置の製造工程の第６工程を示す部分断面図であ
る。
体記憶装置の製造工程の第６工程を示す部分断面図であ
る。
【図１７】この発明に基づく第１の実施例における半導
体記憶装置の製造工程の第７工程を示す部分断面図であ
る。
体記憶装置の製造工程の第７工程を示す部分断面図であ
る。
【図１８】この発明に基づく第１の実施例における半導
体記憶装置の製造工程の第８工程を示す部分断面図であ
る。
体記憶装置の製造工程の第８工程を示す部分断面図であ
る。
【図１９】この発明に基づく第１マスク層と第２マスク
層とを重ね合せたようすを示す部分断面図である。
層とを重ね合せたようすを示す部分断面図である。
【図２０】この発明に基づく第２の実施例における半導
体記憶装置の製造工程の第１工程を示す部分断面図であ
る。
体記憶装置の製造工程の第１工程を示す部分断面図であ
る。
【図２１】この発明に基づく第２の実施例における半導
体記憶装置の製造工程の第２工程を示す部分断面図であ
る。
体記憶装置の製造工程の第２工程を示す部分断面図であ
る。
【図２２】この発明に基づく第２の実施例における半導
体記憶装置の製造工程の第３工程を示す部分断面図であ
る。
体記憶装置の製造工程の第３工程を示す部分断面図であ
る。
【図２３】この発明に基づく第２の実施例における半導
体記憶装置の製造工程の第４工程を示す部分断面図であ
る。
体記憶装置の製造工程の第４工程を示す部分断面図であ
る。
【図２４】この発明に基づく第２の実施例における半導
体記憶装置の製造工程の第５工程を示す部分断面図であ
る。
体記憶装置の製造工程の第５工程を示す部分断面図であ
る。
【図２５】従来の半導体記憶装置の一例（ＥＰＲＯＭ）
を示す部分断面図である。
を示す部分断面図である。
【図２６】従来の半導体記憶装置の製造工程の第１工程
を示す部分断面図である。
を示す部分断面図である。
【図２７】従来の半導体記憶装置の製造工程の第２工程
を示す部分断面図である。
を示す部分断面図である。
【図２８】従来の半導体記憶装置の製造工程の第３工程
を示す部分断面図である。
を示す部分断面図である。
【図２９】従来の半導体記憶装置の製造工程の第４工程
を示す部分断面図である。
を示す部分断面図である。
【図３０】従来の半導体記憶装置の製造工程の第５工程
を示す部分断面図である。
を示す部分断面図である。
【図３１】従来の半導体記憶装置の製造に用いられた第
１マスク層と第２マスク層とを重ね合せたようすを示す
部分断面図である。
１マスク層と第２マスク層とを重ね合せたようすを示す
部分断面図である。
１，５１ 半導体基板
２，２ａ，５２ フィールド酸化膜
３，５３ ゲート絶縁膜
４，５４ ゲート電極
５ 導電層
５ａ，５５ａ 第２導電層
６，５６ フローティングゲート電極
６ａ，５６ａ 第１導電層
７，９，５７，５９ 層間絶縁膜
７ａ，５７ａ 絶縁層
８，５８ コントロールゲート電極
１２ メモリセルアレイ領域
１３ 境界領域
１４ 周辺回路領域
１５ 電位保持手段
１６，２１，６６ 第１マスク層
１７，２２，６７ 第２マスク層
２０ 絶縁層
３０ ｐウェル
３１，３７，３９ ｎウェル
３２，４０ 第１コンタクト部
３３，４１ 第２コンタクト部
３４，４２ アルミニウム（Ａｌ）配線
３５ ガードリング
３６ 第１ｐウェル
３８ 第２ｐウェル
６８ 凹部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 大井 誠
兵庫県伊丹市瑞原４丁目１番地 三菱電
機株式会社 エル・エス・アイ研究所内
(72)発明者 福本 敦
兵庫県伊丹市瑞原４丁目１番地 三菱電
機株式会社 エル・エス・アイ研究所内
(56)参考文献 特開 昭60−198772（ＪＰ，Ａ)
特開 平４−10651（ＪＰ，Ａ)
特開 平６−151783（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
Claims (2)
- 【請求項１】 半導体基板上に、情報を記憶するメモリ
セルアレイ領域と、 前記メモリセルアレイ領域の動作制御を行なう周辺回路
領域と、 前記メモリセルアレイ領域と前記周辺回路領域との境界
領域に設けられる分離酸化膜とを有する半導体記憶装置
の製造方法であって、 前記メモリセルアレイ領域における前記半導体基板上に
第１導電層、絶縁層を順次形成する工程と、 前記絶縁層上、前記境界領域における前記分離酸化膜上
および前記周辺回路領域上に第２導電層を形成する工程
と、 前記メモリセルアレイ領域上および前記境界領域におけ
る前記分離酸化膜上に形成された第２導電層を第１マス
ク層で覆った状態で、前記周辺回路領域上の前記第２導
電層を所定形状にパターニングする工程と、 前記第１マスク層を除去する工程と、 前記境界領域における前記分離酸化膜上の一部の前記第
２導電層および前記周辺回路領域上を第２マスク層で覆
った状態で前記第２導電層、前記絶縁層および前記第１
導電層を順次エッチングして前記メモリセルアレイ領域
上にゲートパターンと、前記分離酸化膜上に前記ゲート
パターンの幅以上の幅を持つパターンとを形成する工程
と、 前記第２マスク層を除去する工程と、 を備えた半導体記憶装置の製造方法。 - 【請求項２】 半導体基板上に、情報を記憶するメモリ
セルアレイ領域と、 前記メモリセルアレイ領域の動作制御を行なう周辺回路
領域と、 前記メモリセルアレイ領域と前記周辺回路領域との境界
領域に設けられる分離酸化膜とを有する半導体記憶装置
の製造方法であって、 前記メモリセルアレイ領域上、前記境界領域上および前
記周辺回路領域上に導電層を形成する工程と、 前記メモリセルアレイ領域および前記境界領域における
前記分離酸化膜上の一部を覆うマスクと、前記周辺回路
領域に選択的なパターンを形成するマスクとを形成する
第１マスク層の形成工程と、 前記第１マスク層を用いて前記導電層をエッチングする
工程と、 前記メモリセルアレイ領域に一定の幅を持つゲートパタ
ーンのマスクと、前記周辺回路領域および前記境界領域
における分離酸化膜上であって前記エッチング工程でエ
ッチングされた前記分離酸膜上の前記導電層のパターン
の端から前記ゲートパターンの幅以上前記導電層を覆う
マスクとを形成する第２マスク層の形成工程と、 前記第２マスク層を用いて前記導電層をエッチングする
工程と、 を備えた半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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