DE102017122526B4 - Halbleitervorrichtung und Verfahren zum Herstellen von dieser - Google Patents

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Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung, die einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich (MA) ausgebildet ist, und einen Ringstrukturbereich (MR), der den Speicherzellenbereich (MA) umgibt, umfasst, wobei das Verfahren umfasst:
Ausbilden eines Vorsprungs eines Substrats (10) in dem Ringstrukturbereich (MR), wobei der Vorsprung von einer isolierenden Isolationsschicht (15A, 15B) hervorsteht,
Ausbilden eines High-k-Dielektrikumsfilms (80), wodurch der Vorsprung und die isolierende Isolationsschicht (15A, 15B) abgedeckt werden,
Ausbilden eines Polysiliziumfilms (85) über dem High-k-Dielektrikumsfilm (80),
Strukturieren des Polysiliziumfilms (85) und des High-k-Dielektrikumsfilms (80), und
Ausbilden von Isolationsschichten (90A, 90B) über dem strukturierten Polysiliziumfilm (85A, 85B) und dem strukturierten High-k-Dielektrikumsfilm (80A, 80B) durch Ausbilden von Seitenwandspacern (90A, 90B) auf dem strukturierten Polysiliziumfilm (85A, 85B) und auf Seiten des strukturierten High-k-Dielektrikumsfilms (80A, 80B), wodurch der strukturierte High-k-Dielektrikumsfilm (80A, 80B) abgedichtet wird.

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft integrierte Halbleiterschaltungen, insbesondere Halbleitervorrichtungen, die nicht flüchtige Speicherzellen und Peripherievorrichtungen umfassen, und Prozesse zu deren Herstellung.
  • STAND DER TECHNIK
  • Da die Halbleiterindustrie zur Erzielung einer höheren Bauelementdichte, einer höheren Leistung und niedrigerer Kosten die Nanometer-Technologieknoten erreichte, bestehen Herausforderungen bezüglich der Steuerung der Ebenheit einer darunterliegenden Schicht im Hinblick auf lithografische Vorgänge. Ein Flash-Speicher, der nicht flüchtige Speicherzellen (Non-Volatile Memory, NVM) verwendet, wurde kontinuierlich verkleinert und wird in fortschrittliche integrierte CMOS-Logikschaltungen (ICs) für eine Chipkarte und Automobilanwendungen eingebettet. Insbesondere wurde eine Integration von Herstellungsprozessen für die NVM-Zellen und Herstellungsprozessen für periphere Logikschaltungen komplexer und wichtiger.
    US 2013/0248997 A1 beschreibt eine Halbleitervorrichtung mit einem Substrat, das in einen Zellbereich, einen peripheren Schaltungsbereich und einen Schnittstellenbereich zwischen dem Zellbereich und dem peripheren Schaltungsbereich unterteilt ist. Im Schnittstellenbereich des Substrats ist ein Schutzring vorgesehen, der den Zellbereich umgibt. Eine erste Gate-Struktur befindet sich im Zellbereich und eine zweite Gate-Struktur im peripheren Schaltungsbereich. US 2007/0102731 A1 beschreibt eine Halbleiterspeichervorrichtung, die zwei Elementisolationsschichten, zwei Gate-Isolierfilme, zwei Gate-Verdrahtungen und zwei Maskenschichten umfasst. Die Oberseiten der ersten und zweiten Elementisolationsschichten sind höher als eine Oberseite des Substrats. Die Unterseiten der ersten und zweiten Elementisolationsschichten sind niedriger als die Oberseiten des Substrats. Die Höhe von der Oberseite des Substrats bis zu der Oberseite der zweiten Elementisolationsschicht ist größer als die Höhe von der Oberseite des Substrats bis zu der Oberseite des ersten Elementisolationsschicht. Die Höhen von der Oberseite des Substrats bis zu den Oberseiten der ersten Maskenschicht und der zweiten Maskenschicht sind gleich.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1A zeigt eine Draufsicht (ein Layout) und 1B zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 2 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 3 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 4 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 5 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 6 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 7 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 8 zeigt eine vergrößerte Querschnittsansicht, die einen Speicherzellenbereich gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 9 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 10 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 11A zeigt eine Draufsicht (ein Layout) und 11B zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 12 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 13 zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 14 zeigt eine vergrößerte Querschnittsansicht, die einen Ringstrukturbereich gemäß Ausführungsformen der vorliegenden Offenbarung dargestellt.
    • 15 zeigt eine Draufsicht (ein Layout), die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 16 zeigt eine Querschnittsansicht, die einen Ringstrukturbereich gemäß anderen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 17 zeigt eine vergrößerte Querschnittsansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 18 zeigt eine Querschnittsansicht, die einen Ringstrukturbereich gemäß anderen Ausführungsformen der vorliegenden Offenbarung dargestellt.
    • 19 zeigt eine vergrößerte Querschnittsansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 20 zeigt eine Querschnittsansicht, die einen Ringstrukturbereich gemäß anderen Ausführungsformen der vorliegenden Offenbarung darstellt.
    • 21 zeigt eine vergrößerte Querschnittsansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die nachstehende Offenbarung viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängig sein. Des Weiteren kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können der Einfachheit und Klarheit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Außerdem kann der Begriff „gefertigt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten.
  • In der vorliegenden Ausführungsform umfasst eine Halbleitervorrichtung nicht flüchtige Speicherzellen (NVM-Zellen) und periphere Vorrichtungen (z.B. Logikschaltungen). Die NVM-Zellen verwenden im Allgemeinen eine gestapelte Struktur, in der mehrere Schichten, wie z.B. Polysiliziumschichten, gestapelt sind, während die peripheren Vorrichtungen im Allgemeinen Feldeffekttransistoren (FETs), die eine einzelne Polysiliziumschicht aufweisen, umfassen. In verschiedenen Ausführungsformen der vorliegenden Offenbarung wird eine Ringstruktur (ein Schutzring), die durch ein aktives Gebiet (Diffusionsgebiet) gebildet wird, zumindest für den NVM-Bereich bereitgestellt.
  • 1A zeigt eine Draufsicht (ein Layout) und 1B zeigt eine Querschnittsansicht, die eine Stufe eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung darstellt. 1B zeigt eine entlang der Linie XI-XI von 1A gezeichnete Querschnittsansicht, die eine Stufe des Halbleiterherstellungsprozesses gemäß einigen Ausführungsformen der vorliegenden Anmeldung veranschaulicht. 2 zeigt eine entlang der Linie XI-XI im Bereich A1 von 1A gezeichnete Querschnittsansicht. Gleichermaßen sind 3 bis 7, 9, 10, 11B, 12 und 13 Querschnittsansichten, die der Linie XI-XI im Bereich A1 von 1A entsprechen. In einigen Ausführungsformen umgibt eine NVM-Ringstruktur, die als MR gekennzeichnet ist, den NVM-Zellenarraybereich MA und ein peripherer Ringstrukturbereich LR umgibt den peripheren Logikschaltungsbereich LA, wie in 1A dargestellt.
  • In einigen Ausführungsformen wird vor dem Herstellen der NVM-Zellen und der peripheren Vorrichtungen (z.B. Transistoren) ein Substrat in dem NVM-Zellenbereich geätzt, um eine „Stufe“ zwischen dem NVM-Zellenbereich und dem peripheren Vorrichtungsbereich zu bilden. Die Stufenhöhe entspricht dem Höhenunterschied, wenn eine dielektrische Zwischenschicht (ILD) ausgebildet wird, falls die Stufe sonst nicht ausgebildet wird. In den nachstehenden Ausführungsformen, ist der Einfachheit halber die Stufenhöhe nicht dargestellt.
  • Wie in 1A und 1B dargestellt, wird eine Pad-Oxidschicht 12 auf dem Substrat 10 ausgebildet und eine Nitridschicht 14 wird ferner auf der Pad-Oxidschicht 12 ausgebildet. In einer Ausführungsform umfasst das Substrat 10 Silizium. Das Substrat 10 ist zum Beispiel ein p-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von ungefähr 1 × 1015 cm-3 und ungefähr 5 × 1015 cm-3. In anderen Ausführungsformen umfasst das Substrat ein n-Typ-Siliziumsubstrat mit einer Verunreinigungskonzentration in einem Bereich von ungefähr 1 × 1015 cm-3 und ungefähr 5 × 1015 cm-3.
  • Alternativ kann das Substrat 10 einen anderen Elementhalbleiter, wie z.B. Germanium, einen Verbindungshalbleiter, der Gruppe-IV-IV-Verbindungshalbleiter, wie z.B. SiC und SiGe, Gruppe-III-V-Verbindungshalbleiter, wie z.B. GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst, oder Kombinationen davon umfassen. In einer Ausführungsform umfasst das Substrat 10 eine Siliziumschicht eines SOI-Substrats (Silizium auf einem Isolator). Amorphe Substrate, wie z.B. amorphes Si oder amorpher SiC, oder ein isolierendes Material, wie z.B. Siliziumoxid, können ebenfalls als das Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Gebiete umfassen, die auf eine geeignete Weise mit Verunreinigungen (z.B. p-Typ-oder n-Typ-Leitfähigkeit) dotiert wurden.
  • Die Pad-Oxidschicht 12 umfasst thermisch aufgewachsenes Siliziumoxid, und die Nitridschicht 14 umfasst Siliziumnitrid (SiN). Das Siliziumoxid und das Siliziumnitrid können unter Verwendung eines Ofens oder einer chemischen Gasphasenabscheidung (CVD) oder anderer geeigneter Filmausbildungsvorgänge ausgebildet werden. In einigen Ausführungsformen liegt die Dicke der Pad-Oxidschicht 12 in einem Bereich von ungefähr 5 nm bis ungefähr 20 nm und die Dicke der Nitridschicht 14 liegt in einem Bereich von ungefähr 50 nm bis ungefähr 100 nm.
  • Durch Verwenden eines Strukturierungsvorgangs werden die Pad-Oxidschicht 12 und die Nitridschicht 14 zu einer Maskenstruktur strukturiert. Durch Verwenden der Maskenstruktur als einer Ätzmaske wird ein Graben im Substrat 10 geätzt, und dann wird ein isolierendes Material in dem Graben ausgebildet, wodurch isolierende Isolationsschichten (flache Grabenisolation) 15 (z.B. 15a, 15B und 15c) ausgebildet werden. Das isolierende Material für die isolierende Isolationsschicht 15 wird zum Beispiel aus Siliziumdioxid gefertigt, das durch LPCVD (chemische Niederdruck-Gasphasenabscheidung), Plasma-CVD oder eine fließfähige CVD ausgebildet wird. Bei der fließfähigen CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie ihr Name nahelegt, während einer Abscheidung „fließen“, um Spalte oder Räume mit einem hohen Aspektverhältnis zu füllen. Üblicherweise werden verschiedene Chemien zu siliziumhaltigen Vorstufen hinzugefügt, um zu ermöglichen, dass der abgeschiedene Film fließt. In einigen Ausführungsformen werden Stickstoffhydrid-Bindungen hinzugefügt. Beispiele für fließfähige dielektrische Vorstufen, insbesondere fließfähige Siliziumoxid-Vorstufen, umfassen ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Hydrogensilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), ein Tetraethylorthosilikat (TEOS) oder ein Silylamin, wie z.B. Trisilylamin (TSA). Diese fließfähigen Siliziumoxid-Materialien werden in einem Prozess mit mehreren Vorgängen ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er gehärtet und dann ausgeheilt, um ein unerwünschtes Element (unerwünschte Elemente) zu entfernen, damit Siliziumoxid gebildet wird. Wenn das unerwünschte Element (die unerwünschten Elemente) entfernt wurde (wurden), verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Ausheilungsprozesse ausgeführt. Der fließfähige Film wird mehr als einmal gehärtet und ausgeheilt. Die isolierende Isolationsschicht 15 kann SOG, SiO, SiON, SiOCN oder mit Fluor dotiertes Silikatglas (FSG) sein. Die isolierende Isolationsschicht 15 kann mit Bor und/oder Phosphor dotiert werden. Außerdem wird ein Planarisierungsvorgang, wie z.B. ein chemisch-mechanisches Polierverfahren (CMP) durchgeführt, wodurch die Nitridschicht 14 freigelegt wird, wie in 1A und 1B dargestellt.
  • Wie in 1A dargestellt, umgeben rahmenförmige Nitridschichten 14 jeweils den Speicherzellenbereich MA und den Logikschaltungsbereich LA. Die Breite W1 der Speicherzellen-Ringstruktur MA liegt in einigen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 1000 nm. Die Breite W2 der Logikbereich-Ringstruktur LR liegt in einigen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 1000 nm. Der Abstand S1 der isolierenden Isolationsschicht 15A (ein Abstand zwischen der Ringstruktur und dem Speicherzellenbereich) liegt in einigen Ausführungsformen in einem Bereich von ungefähr 50 nm bis 10000 nm. Der Abstand S2 der isolierenden Isolationsschicht 15B (ein Abstand zwischen der Speicherzellen-Ringstruktur MA und der Logikbereich-Ringstruktur LR) liegt in einigen Ausführungsformen in einem Bereich von ungefähr 50 nm bis 10000 nm. Der Abstand S3 der isolierenden Isolationsschicht 15C (ein Abstand zwischen der Logikbereich-Ringstruktur LR und dem Logikschaltungsbereich LA) liegt in einigen Ausführungsformen in einem Bereich von ungefähr 20 nm bis 10000 nm.
  • Dann wird, wie in 3 dargestellt, eine Hartmaskenschicht 40 ausgebildet und mithilfe von lithografischen und Ätzvorgängen strukturiert, um den Speicherzellenbereich MA freizulegen. Die Hartmaskenschicht 40 wird zum Beispiel aus SiN, SiO2, SiON, SiOC, SiC oder einem beliebigen anderen geeigneten Material gefertigt.
  • Außerdem werden, wie in 4 dargestellt, eine erste dielektrische Schicht 21 und eine erste Polysiliziumschicht 50 ausgebildet. Die erste dielektrische Schicht 21 wird als eine Tunneloxidschicht für die NVM-Zellen genutzt und wird aus Siliziumoxid gefertigt. Die Dicke der ersten dielektrischen Schicht 21 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 50 nm. Die erste dielektrische Schicht 21 kann durch thermische Oxidation oder CVD ausgebildet werden.
  • Die erste Polysiliziumschicht 50 kann durch CVD ausgebildet werden. Die Dicke der der ersten Polysiliziumschicht 50, wie sie abgeschieden wird, liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 300 nm. Dann wird in einigen Ausführungsformen die Dicke der ersten Polysiliziumschicht 50 mithilfe eines Planarisierungsvorgangs, wie z.B. eines chemisch-mechanischen Polierverfahrens (CMP) oder eines Rückätzverfahrens, reduziert. Nach dem Planarisierungsvorgang liegt die Dicke der der ersten Polysiliziumschicht 50 in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm. Die erste Polysiliziumschicht 50 wird auf eine geeignete Weise mit Verunreinigungen dotiert und wird für Floating-Gates der NVM-Zellen verwendet. Die Polysiliziumschicht 50 kann durch eine amorphe Siliziumschicht ersetzt werden.
  • Nachdem die flächendeckende Schicht der ersten Polysiliziumschicht 50 ausgebildet wurde, wird ein Planarisierungsvorgang, wie z.B. chemisch-mechanisches Polieren (CMP), durchgeführt, wie in 5 dargestellt. Durch den CMP-Vorgang wird die erste Polysiliziumschicht 50 in dem peripheren Logikschaltungsbereich entfernt, und in den Ringstrukturbereichen verringert sich allmählich die Dicke der Hartmaske 40 zu dem Speicherzellenbereich hin aufgrund der Stufe zwischen dem NVM-Zellenbereich und dem peripheren Logikschaltungsbereich, wie in 5 dargestellt.
  • Dann wird ein Rückätzvorgang durchgeführt. Durch den Rückätzvorgang wird die Dicke der ersten Polysiliziumschicht 50 im Speicherzellenbereich weiter reduziert. Wie in 6 dargestellt, liegt die Dicke D1 der der ersten Polysiliziumschicht 50 nach dem Rückätzvorgang in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 100 nm.
  • Durch Verwenden eines Nassätzvorgangs, wie z.B. eines HF-Tauchvorgangs, wird die Dicke der isolierenden Isolationsschicht 15A reduziert, wie in 6 dargestellt. Der Ätzbetrag D2 der isolierenden Isolationsschicht 15A, der von der oberen Fläche des Substrats 10 gemessen wird, liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis 20 nm. Es ist zu beachten, dass die isolierenden Isolationsschichten 15A und 15C mit der Schutzschicht 40 abgedeckt werden.
  • Dann wird die NVM-Zellenstruktur CS ausgebildet, wie in 7 dargestellt. 8 zeigt eine vergrößerte Querschnittsansicht, die die NVM-Zellenstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung dargestellt.
  • Vor dem Ausbilden der NVM-Zellenstruktur CS wird der vom Speicherzellenbereich verschiedene Bereich (z.B. der periphere Logikschaltungsbereich) mit einer Schutzschicht, wie z.B. SiN, abgedeckt. Die erste Polysiliziumschicht 50 wird mithilfe geeigneter Strukturierungsvorgänge strukturiert, wodurch Floating-Gate-Strukturen (FG-Strukturen) FG ausgebildet werden. Eine Breite der FG-Struktur FG liegt in einigen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 500 nm und eine Dicke der FG-Struktur FG liegt in einem Bereich von ungefähr 20 nm bis ungefähr 500 nm.
  • Nachdem die FG-Struktur FG ausgebildet wurde, wird eine gestapelte Schicht aus einem ersten Isolationsschichtstapel 52, einer zweiten Polysiliziumschicht 54 (für ein Steuergate CG) und einer zweiten Isolationsschicht 56 für eine Hartmaske über der FG-Struktur FG ausgebildet. In einigen Ausführungsformen umfasst der erste Isolationsschichtstapel 52 eine oder mehrere von einer Siliziumoxidschicht und einer Siliziumnitridschicht. Der erste Isolationsschichtstapel 52 kann in einigen Ausführungsformen eine Siliziumoxid-Siliziumnitrid-Siliziumoxid-Struktur (ONO-Struktur) umfassen, die jeweils Dicken von ungefähr 2 bis 50 nm, ungefähr 2 bis 90 nm und ungefähr 2 bis 50 nm aufweisen. Die Dicke der zweiten Polysiliziumschicht 54 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm.
  • Die zweite Isolationsschicht 56 umfasst in einigen Ausführungsformen Siliziumnitrid, das eine Dicke von ungefähr 10 nm bis ungefähr 500 nm aufweist. In bestimmten Ausführungsformen weist die zweite Isolationsschicht 56 in einigen Ausführungsformen eine gestapelte Struktur aus einer Siliziumnitridschicht, die eine Dicke von ungefähr 5 nm bis ungefähr 100 nm aufweist, einer Siliziumoxidschicht, die eine Dicke von ungefähr 5 nm bis 100 nm aufweist, und einer Siliziumnitridschicht, die eine Dicke von ungefähr 10 nm bis ungefähr 1000 nm aufweist. Diese Schichten können mithilfe einer CVD ausgebildet werden.
  • Anschließend wird die gestapelte Schicht in einigen Ausführungsformen unter Verwendung lithografischer und Ätzvorgänge strukturiert, wodurch eine Gatestapelstruktur ausgebildet wird, die die erste Isolationsschicht 52, ein Steuergate CG und die zweite Isolationsschicht 56 umfasst, wie in 8 dargestellt.
  • Außerdem werden erste Seitenwandspacer 64 (CG-Spacer) auf gegenüberliegenden Hauptseitenflächen der gestapelten Gatestruktur ausgebildet, wie in 8 dargestellt. Die ersten Seitenwandspacer 64 werden in einigen Ausführungsformen zum Beispiel aus einer oder mehreren Schichten aus SiN, SiO2 und SiON gefertigt und weisen eine Dicke in einem Bereich von ungefähr 2 nm bis ungefähr 100 nm auf. In einigen Ausführungsformen umfassen die ersten Seitenwandspacer 64 eine Siliziumoxid-Siliziumnitrid-Siliziumoxid-Struktur (ONO-Struktur), die jeweils Dicken von ungefähr 2 bis 100 nm, ungefähr 2 bis 100 nm und ungefähr 2 bis 100 nm aufweisen.
  • Außerdem werden eine Diffusionsschicht 70 und eine Oxidschicht 68 zwischen zwei Gatestrukturen ausgebildet, und zweite Seitenwandspacer 58 (FG-Spacer) werden ausgebildet, wie in 8 dargestellt. Die zweiten Seitenwandspacer 58 werden in einigen Ausführungsformen zum Beispiel aus einer oder mehreren Schichten aus SiN, Si02 und SiON, die den ersten Seitenwandspacer gleich oder von ihnen unterschiedlich sein können, gefertigt und weisen eine Dicke in einem Bereich von ungefähr 5 nm bis ungefähr 100 nm auf.
  • Anschließend werden Wortleitungen 60 (Auswahlgate SG) und eine Lösch-Gateleitung 66 (EG) ausgebildet, wie in 8 dargestellt. In einigen Ausführungsformen wird vor dem Ausbilden der Wortleitung eine Gatedielektrikumsschicht 62, wie z.B. Siliziumoxid oder ein beliebiges anderes geeignetes dielektrisches Material, ausgebildet. Die Wortleitungen SG und die Lösch-Gateleitung EG werden aus einem leitfähigen Material, wie z.B. dotiertem Polysilizium, gefertigt. Eine Dicke der Wortleitungen SG und der Lösch-Gateleitung EG liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm. Außerdem können dritte Seitenwandspacer (Wortleitung-Spacer, WL-Spacer) auf Seitenwänden der Wortleitungen SG ausgebildet werden.
  • Außerdem werden eine Ätzstoppschicht 72 und eine Speicherzellen-Schutzschicht 74 über den NVM-Zellen ausgebildet, wie in 8 dargestellt. Die Ätzstoppschicht 72 wird in einigen Ausführungsformen zum Beispiel aus Siliziumoxid gefertigt, und die Schutzschicht 74 wird zum Beispiel aus Siliziumnitrid, Siliziumoxinitrid, Polysilizium oder amorphem Silizium gefertigt.
  • Anschließend werden, wie in 9 dargestellt, die Hartmaskenschicht 40, die Nitridschicht 14 und die Pad-Oxidschicht 12 in der Ringstruktur und dem peripheren Logikschaltungsbereich mithilfe eines oder mehrerer Ätzvorgänge entfernt. Durch diese Ätzvorgänge werden die isolierenden Isolationsschichten 15A, 15B, 15C teilweise entfernt. In dem Ringstrukturbereich wird die Höhe der isolierenden Isolationsschicht reduziert, wodurch ein Substratvorsprung PT ausgebildet wird. Die Tiefe D3 über der isolierenden Isolationsschicht 15A von der oberen Fläche des Vorsprungs PT liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis 50 nm. Die Tiefe D4 über der isolierenden Isolationsschicht 15B von der oberen Fläche des Vorsprungs PT ist in einigen Ausführungsformen kleiner als D3 und liegt in einem Bereich von ungefähr 4 nm bis 49 nm. Mit anderen Worten ist eine Dicke der isolierenden Isolationsschicht 15A, die zum Vorsprung PT benachbart und näher dem Speicherzellenbereich angeordnet ist, kleiner als eine Dicke der isolierenden Isolationsschicht 15B, die zum Vorsprung PT benachbart und weiter von dem Speicherzellenbereich angeordnet ist. Außerdem steht die isolierende Isolationsschicht 15C von dem Substrat um einen Wert D5 hervor, der in einigen Ausführungsformen in einem Bereich von ungefähr 0,5 nm bis 30 nm liegt.
  • Anschließend werden ein High-k-Dielektrikumsfilm 80 und ein Polysiliziumfilm 85 ausgebildet, wie in 10 dargestellt. Der High-k-Dielektrikumsfilm 80 wird in dem Ringstrukturbereich, wodurch der Vorsprung PT und die isolierenden Isolationsschichten 15A, 15B und 15C abgedeckt werden, und in dem peripheren Bereich ausgebildet. Der High-k-Dielektrikumsfilm 80 wird anschließend als eine Gatedielektrikumsschicht für die Logikschaltung verwendet. Der High-k-Dielektrikumsfilm 80 wird aus einem Oxid von mindestens einem Element gefertigt, das aus der Gruppe ausgewählt wird, die aus Hf, Y, Ta, Ti, A1 und Zr besteht. Der High-k-Dielektrikumsfilm 80 umfasst HfO2, HfSiO, HfSiON, HfTaO, HffiO, HfZrO, Zirkoniumoxid, Yttriumoxid, Tantaloxid, Aluminiumoxid, Titanoxid, eine Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete High-k-Dielektrikumsmaterialien und/oder Kombinationen davon. In bestimmten Ausführungsformen wird HfO2 verwendet. Der High-k-Dielektrikumsfilm 80 kann mithilfe einer CVD oder einer Atomlagenabscheidung (ALD) ausgebildet werden. Die Dicke des ersten High-k-Dielektrikumsfilms 80 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1 nm bis ungefähr 10 nm. Außerdem wird eine Grenzflächenschicht (z.B. ein chemisches Oxid oder schnelles thermisches Oxid) ausgebildet, bevor der High-k-Dielektrikumsfilm 80 ausgebildet wird.
  • Der Polysiliziumfilm 85 wird anschließend als Gateelektroden für die Logikschaltung verwendet. Die Dicke des Polysiliziumfilms 85 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 200 nm.
  • Dann wird, wie in 11A und 11B dargestellt, ein Strukturierungsvorgang durchgeführt, um die Gatestruktur, die eine Gatedielektrikumsschicht 80 und eine Gateelektrode 85 aufweist, in dem peripheren Logikschaltungsbereich auszubilden, wie in 11B dargestellt. 11A zeigt eine Draufsicht (ein Layout) und 11B zeigt eine Querschnittsansicht, die der Linie XI-XI im Bereich A1 von 11A entspricht. Obwohl eine Gateelektrode 85 in dem peripheren Logikschaltungsbereich dargestellt ist, ist dies lediglich eine vereinfachende Veranschaulichung, und mehr als eine Gateelektrode mit verschiedenen Abmessungen werden in dem peripheren Logikschaltungsbereich abgeschieden.
  • Im NVM-Ringstrukturbereich MR werden die High-k-Dielektrikumsfilme 80A und 80B auf den Seiten und einem Teil der Oberseite des Substratvorsprungs PT ausgebildet, um die Ecken des Vorsprungs PT abzudecken. Die Polysiliziumschichten 85A und 85B werden ferner jeweils auf den High-k-Dielektrikumsschichten 80A bzw. 80B angeordnet. Die Polysiliziumschicht in dem peripheren Logikschaltungsbereich und dem Ringstrukturbereich MR kann gleichzeitig strukturiert werden. Demzufolge sind keine zusätzlichen fotolithographischen Vorgänge erforderlich.
  • Wie in 11A dargestellt, weist die Polysiliziumstruktur eine Rahmenform auf, und eine Innenrahmenstruktur 85B, die den Innenrand der Ringstruktur MR abdeckt, und eine Außenrahmenstruktur 85A, die den Außenrand der Ringstruktur MR abdeckt, werden mit einem Abstand S1 dazwischen ausgebildet. Die Breite W3 der Innenrahmenstruktur liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 5000 nm und die Breite W4 der Außenrahmenstruktur liegt in einem Bereich von ungefähr 10 nm bis ungefähr 5000 nm. Die Breite W3 kann der Breite W4 gleich oder von ihr verschieden sein. Der Abstand S1 zwischen der Innenrahmenstruktur und der Außenrahmenstruktur liegt in einigen Ausführungsformen in einem Bereich von ungefähr 15 nm bis ungefähr 800 nm.
  • In der Ringstruktur LR des peripheren Logikschaltungsbereichs LA verbleiben in dieser Ausführungsform keine Polysiliziumschicht und keine High-k-Dielektrikumsschicht.
  • Außerdem werden, wie in 12 dargestellt, die Ätzstoppschicht 72 und die Speicherzellen-Schutzschicht 74 entfernt, und dann werden Seitenwandspacer 90A und 90B auf den Polysiliziumschichten 85A und 85B und auf Seiten der High-k-Dielektrikumsschichten 80A und 8oB ausgebildet. Durch die Seitenwandspacer 90A und 90B werden die High-k-Dielektrikumsschichten 80A und 80B gemeinsam mit den Polysiliziumschichten 85A und 85B abgedichtet. Die Seitenwandspacer 90A und 90B werden aus einer oder mehreren Schichten aus Siliziumoxid, Siliziumnitrid und Siliziumoxinitrid gefertigt. Die Dicke W5 der Seitenwandspacer 90A und 90B (siehe 14) liegt in einigen Ausführungsformen in einem Bereich von ungefähr 2 nm bis ungefähr 50 nm. Die Höhe D6 (siehe 14) der Polysiliziumschichten 85A und 85B und der Seitenwandspacer 90A und 90B von der oberen Fläche des Vorsprungs PT liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 2000 nm. Seitenwandspacer werden auch auf Seiten der Auswahlgates im Speicherzellenbereich ausgebildet.
  • Im Logikschaltungsbereich werden Seitenwandspacer 90 auf gegenüberliegenden Seiten der Gateelektrode 85 und Seiten der Gatedielektrikumsschicht 80 ausgebildet, wie in 12 dargestellt.
  • Anschließend wird eine Source-/Drainimplantation durchgeführt, um Source-/Draindiffusionsgebiete 95 im Logikschaltungsbereich LA und Zellenbereich MA auszubilden. Gleichzeitig oder mithilfe eines anderen Implantationsvorgangs werden die Verunreinigungen in den Raum zwischen der Innen- und Außenrahmenstruktur implantiert, wo das Substrat 10 freigelegt ist, wodurch ein Diffusionsgebiet 95A ausgebildet wird, wie in 13 dargestellt. 14 zeigt eine vergrößerte Querschnittsansicht, die die Speicherzellen-Ringstruktur dargestellt. Die Verunreinigungen für das Diffusionsgebiet 95A sind BF2, P, As und/oder Sb. Wenn das Substrat 10 ein p-Typ-Substrat umfasst, werden p-Typ-Verunreinigungen in das Diffusionsgebiet 95A zum Anlegen einer Substratvorspannung implantiert. Das Diffusionsgebiet 95A wird in einer Rahmenform als ein Schutzring ausgebildet, um den Speicherzellenbereich MA elektrisch zu schützen. Beim Vorrichtungsbetrieb weist der Schutzring das gleiche elektrische Potential wie das Substrat im Speicherzellenbereich auf. In einigen Ausführungsformen werden die Verunreinigungen auch in die Logikbereich-Ringstruktur LR implantiert, wodurch ein Schutzring ausgebildet wird, um den Logikschaltungsbereich LA elektrisch zu schützen. Außerdem wird in einigen Ausführungsformen eine Grenzflächenschicht 82, 82A und 82B (z.B. ein chemisches Oxid oder schnelles thermisches Oxid) ausgebildet, bevor der High-k-Dielektrikumsfilm 80 ausgebildet wird (siehe 18 und 19), um eine Grenzflächeneigenschaft zu verbessern. Außerdem wird in bestimmten Ausführungsformen eine Abdeckschicht 86, 86A und 86B zwischen den Polysiliziumgateschichten 85, 85A und 85B und den High-k-Dielektrikumsschichten 80, 80A und 80B (siehe 20 und 21) ausgebildet. Die Abdeckschicht wird zum Beispiel aus TiN oder TaN gefertigt.
  • Außerdem wird, wie in 14 dargestellt, eine dielektrische Zwischenschicht (ILD) 100 über den Strukturen von 13 ausgebildet. Die High-k-Dielektrikumsschichten in der Speicherzellen-Ringstruktur sind von der ILD-Schicht 100 durch die Seitenwandspacer 90A und 90B physisch getrennt. In einigen Ausführungsformen wird eine aus SiN gefertigte Ätzstoppschicht (ESL) vor dem Ausbilden der ILD 100 ausgebildet. In einem solchen Fall werden die High-k-Dielektrikumsschichten in der Speicherzellen-Ringstruktur physisch von der ESL durch die Seitenwandspacer 90A und 90B getrennt.
  • In einigen Ausführungsformen wird die in 14 dargestellte Struktur weiteren CMOS-Prozessen unterzogen, um verschiedene Merkmale, wie z.B. Durchkontaktierungen, Verbindungsmetallschichten und Passivierungsschichten usw., auszubilden.
  • In den vorstehenden Ausführungsformen verbleiben in der Ringstruktur LR des peripheren Logikschaltungsbereichs LA in diesen Ausführungsformen keine Polysiliziumschicht und keine High-k-Dielektrikumsschicht. In anderen Ausführungsformen wird jedoch eine rahmenförmige Struktur der Polysiliziumschicht und der High-k-Dielektrikumsschicht zumindest auf einem von einem Außenrand und einem Innenrand der Ringstruktur LR für den Logikschaltungsbereich ausgebildet. 15 zeigt eine Ausführungsform, in der eine rahmenförmige Struktur von Polysilizium 85C auf dem Außenrand (der Stufe zwischen dem Siliziumsubstrat und der isolierenden Isolationsschicht 15B) der Ringstruktur LR ausgebildet wird. Außerdem wird, wie in 16 dargestellt, eine verbleibende High-k-Dielektrikumsschicht 80C durch die Polysiliziumschicht 85C und die Seitenwandspacer 90C abgedichtet. In anderen Ausführungsformen werden sowohl der Innenrand als auch der Außenrand der Ringstruktur LR jeweils durch eine rahmenförmige Polysiliziumschicht und Seitenwände abgedeckt. Wenn die Grenzflächenschicht derart ausgebildet wird, wie in 18 und 19 dargestellt, werden die verbleidenden High-k-Dielektrikumsschichten 80A und 80B durch die Polysiliziumschichten 85A und 85B und die Grenzflächenschichten 82A und 82B abgedichtet.
  • Außerdem können die vorstehenden Verfahren und Strukturen auf eine beliebige Stufe angewendet werden, in der ein High-k-Dielektrikumsrückstand ausgebildet wird.
  • 17 zeigt eine vergrößerte Querschnittsansicht um die Stufen zwischen der Speicherzellen-Ringstruktur und der Logikbereich-Ringstruktur gemäß anderen Ausführungsformen der vorliegenden Offenbarung. In dieser Ausführungsform wird die Stufe ST durch die isolierende Isolationsschicht 15 ausgebildet. Aufgrund verschiedener Design- und/oder Prozessanforderungen umfassen ein oder mehrere Abschnitte der Halbleitervorrichtung eine derartige Stufenstruktur. Wenn die Stufenhöhe Dx zum Beispiel ungefähr 15 nm überschreitet (z.B. 15 nm bis 30 nm (oder 50 nm)), wird wahrscheinlich ein High-k-Dielektrikumsrückstand als eine freigelegte Seitenwand ausgebildet, wenn keine Polysiliziumabdeckschicht ausgebildet wird. Wenn die Grenzflächenschicht und die Abdeckschicht derart ausgebildet werden, wie in 20 und 21 dargestellt, werden die verbleibenden High-k-Dielektrikumsschichten 80A und 80B durch die Abdeckschichten 86A und 86B und die Grenzflächenschichten 82A und 82B abgedichtet.
  • Durch Ausbilden einer Polysiliziumabdeckschicht 85X zum Abdecken des Rands der Stufe ST und durch Ausbilden von Seitenwandspacern 90X kann jedoch der High-k-Dielektrikumsrückstand 80X vor der ILD-Schicht 100 abgedichtet werden.
  • Die Stufe ST kann durch verschiedene Elemente der Halbleitervorrichtung, wie z.B. die isolierende Isolationsschicht, das Substrat und/oder eine Dummy-Struktur, ausgebildet werden, und eine solche Stufe wird vor dem Ausbilden der High-k-Dielektrikumsschicht ausgebildet. Es ist zu beachten, dass die Stufenhöhe (Dx) in einigen Ausführungsformen ungefähr 300 nm nicht überschreiten kann. Außerdem ist es zu beachten, dass die Polysiliziumabdeckschicht 85X im Allgemeinen eine Rahmen- oder eine Ringform aufweist, die ein anderes Element umgibt, aber die Polysiliziumabdeckschicht 85X kann eine Stabform aufweisen.
  • In einigen Ausführungsformen wird eine Metallgatestruktur unter Verwendung einer Ersatzgatetechnologie eingesetzt. In einigen Ausführungsformen werden, ähnlich den vorstehenden Ausführungsformen, die über den High-k-Dielektrikumsschichten in der Ringstruktur angeordneten Polysiliziumschichten nicht durch eine Metallgatestruktur ersetzt. In anderen Ausführungsformen wird die über der High-k-Dielektrikumsschicht in der Ringstruktur angeordnete Polysiliziumschicht durch eine Metallgatestruktur ersetzt. In bestimmten Ausführungsformen wird die über der High-k-Dielektrikumsschicht in der Ringstruktur angeordnete Polysiliziumschicht teilweise oder vollständig in eine Silizidschicht umgewandelt.
  • Es versteht sich, dass nicht alle Vorteile hier notwendigerweise besprochen wurden, kein besonderer Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und andere Ausführungsforme oder Beispiele andere Vorteile bieten können.
  • Wie vorstehend dargelegt, werden die High-k-Dielektrikumsschichten 80A und 80B aus Metalloxid gefertigt. Wenn das High-k-Dielektrikumsmaterial freigelegt bleibt, kann eine Metallkontamination im anschließenden Herstellungsvorgang auftreten. Zum Beispiel kann aufgrund des großen Stufenhöhenversatzes zwischen dem Vorsprung und der isolierenden Isolationsschicht ein High-k-Dielektrikumsrückstand in der Seitenwand der Ringstruktur (Vorsprung) ausgebildet werden. Mit den vorstehenden Vorgängen und Strukturen werden die High-k-Dielektrikumsschichten 80A und 8oB abgedichtet und die Metallkontamination kann verhindert werden. Außerdem kann außerdem ein Abschälen des High-k-Dielektrikumsrückstands durch das Verfahren und die Strukturen der vorliegenden Offenbarung verhindert werden.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst in einem Verfahren zum Herstellen einer Halbleitervorrichtung die Halbleitervorrichtung einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich ausgebildet ist, und einen Ringstrukturbereich, der den Speicherzellenbereich umgibt. In dem Verfahren wird ein Vorsprung eines Substrats in dem Ringstrukturbereich ausgebildet. Der Vorsprung steht von einer isolierenden Isolationsschicht hervor. Ein High-k-Dielektrikumsfilm wird ausgebildet, wodurch der Vorsprung und die isolierende Isolationsschicht abgedeckt werden. Ein Polysiliziumfilm wird über dem High-k-Dielektrikumsfilm ausgebildet. Der Polysiliziumfilm und der High-k-Dielektrikumsfilm werden strukturiert. Isolationsschichten werden über dem strukturierten Polysiliziumfilm und dem strukturierten High-k-Dielektrikumsfilm ausgebildet, wodurch der strukturierte High-k-Dielektrikumsfilm abgedichtet wird. In einer Ausführungsform umgibt der Vorsprung den Speicherzellenbereich in einer Draufsicht. In einer Ausführungsform wird der High-k-Dielektrikumsfilm aus einem Oxid von mindestens einem Element gefertigt, das aus der Gruppe ausgewählt wird, die aus Hf, Y, Ta, Ti, Al und Zr besteht. In einer Ausführungsform ist eine Dicke der isolierenden Isolationsschicht, die zum Vorsprung benachbart und näher dem Speicherzellenbereich angeordnet ist, kleiner als eine Dicke der isolierenden Isolationsschicht, die zum Vorsprung benachbart und weiter von dem Speicherzellenbereich angeordnet ist. In einer Ausführungsform werden der Polysiliziumfilm und der High-k-Dielektrikumsfilm derart strukturiert, dass Ränder des Vorsprungs mit dem strukturierten Polysiliziumfilm und dem strukturierten High-k-Dielektrikumsfilm abgedeckt werden. In einer Ausführungsform werden der Polysiliziumfilm und der High-k-Dielektrikumsfilm derart strukturiert, dass ein Mittelabschnitt des Vorsprungs freigelegt wird. In einer Ausführungsform wird der strukturierte High-k-Dielektrikumsfilm abgedichtet, so dass eine obere Fläche des strukturierten High-k-Dielektrikumsfilms mit dem strukturierten Polysiliziumfilm abgedeckt wird und Seitenflächen des strukturierten High-k-Dielektrikumsfilms mit den Isolationsschichten abgedeckt werden. In einer Ausführungsform werden die Isolationsschichten aus mindestens einem gefertigt, das aus der Gruppe ausgewählt wird, die aus Siliziumdioxid, Siliziumnitrid und Siliziumoxinitrid besteht. In einer Ausführungsform wird der Vorsprung ausgebildet, indem ein erster Graben und ein zweiter Graben, die in einem Substrat ausgebildet werden, mit einem isolierenden Material gefüllt werden, eine Dicke des isolierenden Materials in dem ersten Graben reduziert wird, während eine Dicke des isolierenden Materials in dem zweiten Graben beibehalten wird, und indem ferner die Dicke des isolierenden Materials im ersten Graben reduziert wird und die Dicke des isolierenden Materials im zweiten Graben reduziert wird, wodurch der Vorsprung ausgebildet wird, der von der isolierenden Isolationsschicht, die in dem ersten und dem zweiten Graben ausgebildet ist, hervorsteht.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst in einem Verfahren zum Herstellen einer Halbleitervorrichtung die Halbleitervorrichtung einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich ausgebildet ist, eine Logikschaltung, die in einem peripheren Bereich ausgebildet ist, und einen Ringstrukturbereich, der den Speicherzellenbereich und den peripheren Bereich trennt. In dem Verfahren wird eine Speicherzellenstruktur ausgebildet. Ein Vorsprung eines Substrats wird in dem Ringstrukturbereich ausgebildet, wobei er von den isolierenden Isolationsschichten hervorsteht. Ein High-k-Dielektrikumsfilm wird in dem Ringstrukturbereich, wodurch der Vorsprung und die isolierenden Isolationsschichten abgedeckt werden, und in dem peripheren Bereich ausgebildet. Ein Polysiliziumfilm wird über dem High-k-Dielektrikumsfilm ausgebildet. Der Polysiliziumfilm und der High-k-Dielektrikumsfilm werden strukturiert, wodurch eine Gatestruktur im peripheren Bereich und eine Ringstruktur im Ringstrukturbereich ausgebildet werden. Isolierende Seitenwandspacer werden auf gegenüberliegenden Seiten der Gatestruktur im peripheren Bereich und Seiten der Ringstruktur ausgebildet. Im Ringstrukturbereich wird die strukturierte High-k-Dielektrikumsschicht durch die strukturierte Polysiliziumschicht und die isolierenden Spacer abgedichtet. In einer Ausführungsform wird, bevor der High-k-Dielektrikumsfilm ausgebildet wird, die Speicherzellenstruktur mit einer Schutzschicht abgedeckt. In einer Ausführungsform umgibt der Vorsprung den Speicherzellenbereich in einer Draufsicht. In einer Ausführungsform wird der High-k-Dielektrikumsfilm aus einem Oxid von zumindest einem Element gefertigt, das aus der Gruppe ausgewählt wird, die aus Hf, Y, Ta, Ti, A1 und Zr besteht. In einer Ausführungsform ist eine Dicke der isolierenden Isolationsschicht, die zum Vorsprung benachbart und näher dem Speicherzellenbereich angeordnet ist, kleiner als eine Dicke der isolierenden Isolationsschicht, die zum Vorsprung benachbart und weiter von dem Speicherzellenbereich angeordnet ist. In einer Ausführungsform umfasst die Ringstruktur eine innere Ringstruktur, die einen Innenrand des Vorsprungs abdeckt, und eine Außenringstruktur, die einen Außenrand des Vorsprungs abdeckt. In einer Ausführungsform ist die innere Ringstruktur von der Außenringstruktur durch eine Isolationsschicht getrennt. In einer Ausführungsform wird der strukturierte High-k-Dielektrikumsfilm abgedichtet, so dass eine obere Fläche des strukturierten High-k-Dielektrikumsfilms mit dem strukturierten Polysiliziumfilm abgedeckt wird und Seitenflächen des strukturierten High-k-Dielektrikumsfilms mit den Isolationsschichten abgedeckt werden. In einer Ausführungsform werden die Isolationsschichten aus mindestens einem gefertigt, das aus der Gruppe ausgewählt wird, die aus Siliziumdioxid, Siliziumnitrid und Siliziumoxinitrid besteht.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich eines Substrats ausgebildet ist, eine Logikschaltung, die in einem peripheren Bereich des Substrats ausgebildet ist, eine Ringstruktur, die den Speicherzellenbereich umgibt und den Speicherzellenbereich von dem peripheren Bereich trennt, und eine dielektrische Zwischenschicht (ILD), die über der Ringstruktur angeordnet ist. Die Ringstruktur umfasst eine erste rahmenförmige Polysiliziumschicht, eine erste dielektrische Schicht, die zwischen der ersten rahmenförmigen Polysiliziumschicht und dem Substrat angeordnet ist, und erste Seitenwandspacer, die auf Seiten der ersten rahmenförmigen Polysiliziumschicht ausgebildet sind. Die erste dielektrische Schicht ist von der ILD-Schicht durch die ersten Seitenwandspacer physisch getrennt. In einer Ausführungsform umgibt eine zweite rahmenförmige Polysiliziumschicht die erste rahmenförmige Polysiliziumschicht.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, die einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich (MA) ausgebildet ist, und einen Ringstrukturbereich (MR), der den Speicherzellenbereich (MA) umgibt, umfasst, wobei das Verfahren umfasst: Ausbilden eines Vorsprungs eines Substrats (10) in dem Ringstrukturbereich (MR), wobei der Vorsprung von einer isolierenden Isolationsschicht (15A, 15B) hervorsteht, Ausbilden eines High-k-Dielektrikumsfilms (80), wodurch der Vorsprung und die isolierende Isolationsschicht (15A, 15B) abgedeckt werden, Ausbilden eines Polysiliziumfilms (85) über dem High-k-Dielektrikumsfilm (80), Strukturieren des Polysiliziumfilms (85) und des High-k-Dielektrikumsfilms (80), und Ausbilden von Isolationsschichten (90A, 90B) über dem strukturierten Polysiliziumfilm (85A, 85B) und dem strukturierten High-k-Dielektrikumsfilm (80A, 80B) durch Ausbilden von Seitenwandspacern (90A, 90B) auf dem strukturierten Polysiliziumfilm (85A, 85B) und auf Seiten des strukturierten High-k-Dielektrikumsfilms (80A, 80B), wodurch der strukturierte High-k-Dielektrikumsfilm (80A, 80B) abgedichtet wird.
  2. Verfahren nach Anspruch 1, wobei der Vorsprung den Speicherzellenbereich (MA) in einer Draufsicht umgibt.
  3. Verfahren nach Anspruch 1 oder 2, wobei der High-k-Dielektrikumsfilm (80) aus einem Oxid von mindestens einem Element gefertigt wird, das aus der Gruppe ausgewählt wird, die aus Hf, Y, Ta, Ti, Al und Zr besteht.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Dicke der isolierenden Isolationsschicht (15A), die zum Vorsprung benachbart und näher dem Speicherzellenbereich (MA) angeordnet ist, kleiner ist als eine Dicke der isolierenden Isolationsschicht (15B), die zum Vorsprung benachbart und weiter von dem Speicherzellenbereich (MA) angeordnet ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Polysiliziumfilm (85) und der High-k-Dielektrikumsfilm (80) derart strukturiert werden, dass Ränder des Vorsprungs mit dem strukturierten Polysiliziumfilm (85A, 85B) und dem strukturierten High-k-Dielektrikumsfilm (80A, 80B) abgedeckt werden.
  6. Verfahren nach Anspruch 5, wobei der Polysiliziumfilm (85) und der High-k-Dielektrikumsfilm (80) derart strukturiert werden, dass ein Mittelabschnitt des Vorsprungs freigelegt wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der strukturierte High-k-Dielektrikumsfilm (80A, 80B) abgedichtet wird, so dass eine obere Fläche des strukturierten High-k-Dielektrikumsfilms (80A, 80B) mit dem strukturierten Polysiliziumfilm (85A, 85B) abgedeckt wird und Seitenflächen des strukturierten High-k-Dielektrikumsfilms (8oA, 80B) mit den Isolationsschichten (15A, 15B) abgedeckt werden.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Isolationsschichten (90A, 90B) aus mindestens einem gefertigt werden, das aus der Gruppe ausgewählt wird, die aus Siliziumdioxid, Siliziumnitrid und Siliziumoxinitrid besteht.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Vorsprung durch Folgendes ausgebildet wird: Füllen eines ersten Grabens und eines zweiten Grabens, die in einem Substrat (10) ausgebildet sind, mit einem isolierenden Material (15A, 15B), Reduzieren einer Dicke des isolierenden Materials (15A) im ersten Graben, während eine Dicke des isolierenden Materials (15B) im zweiten Graben beibehalten wird, und weiteres Reduzieren der Dicke des isolierenden Materials (15A) im ersten Graben und Reduzieren der Dicke des isolierenden Materials (15B) im zweiten Graben, wodurch der Vorsprung ausgebildet wird, der von der isolierenden Isolationsschicht (15A, 15B), die im ersten und zweiten Graben ausgebildet ist, hervorsteht.
  10. Verfahren zum Herstellen einer Halbleitervorrichtung, die einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich (MA) ausgebildet ist, eine Logikschaltung, die in einem peripheren Bereich (LA) ausgebildet ist, und einen Ringstrukturbereich (MR), der den Speicherzellenbereich (MA) und den peripheren Bereich (LA) trennt, umfasst, wobei das Verfahren umfasst: Ausbilden einer Speicherzellenstruktur (CS), Ausbilden eines Vorsprungs eines Substrats (10) in dem Ringstrukturbereich (MR), der von isolierenden Isolationsschichten (15A, 15B) hervorsteht, Ausbilden eines High-k-Dielektrikumsfilms (80) in dem Ringstrukturbereich (MR), wodurch der Vorsprung und die isolierenden Isolationsschichten (15A, 15B) abgedeckt werden, und in dem peripheren Bereich (LA), Ausbilden eines Polysiliziumfilms (85) über dem High-k-Dielektrikumsfilm (80), Strukturieren des Polysiliziumfilms (85) und des High-k-Dielektrikumsfilms (80), wodurch eine Gatestruktur im peripheren Bereich (LA) und eine Ringstruktur im Ringstrukturbereich (MR) ausgebildet werden, und Ausbilden isolierender Seitenwandspacer (90A, 90B) auf gegenüberliegenden Seiten der Gatestruktur im peripheren Bereich (LA) und Seiten der Ringstruktur, wobei im Ringstrukturbereich (MR) die strukturierte High-k-Dielektrikumsschicht (80A, 80B) durch die strukturierte Polysiliziumschicht (85A, 85B) und die isolierenden Spacer (90A, 90B) abgedichtet wird.
  11. Verfahren nach Anspruch 10, wobei, bevor der High-k-Dielektrikumsfilm (80) ausgebildet wird, die Speicherzellenstruktur (CS) mit einer Schutzschicht (74) abgedeckt wird.
  12. Verfahren nach Anspruch 10 oder 11, wobei der Vorsprung den Speicherzellenbereich (MA) in einer Draufsicht umgibt.
  13. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 12, wobei der High-k-Dielektrikumsfilm (80) aus einem Oxid von mindestens einem Element gefertigt wird, das aus der Gruppe ausgewählt wird, die aus Hf, Y, Ta, Ti, Al und Zr besteht.
  14. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 13, wobei eine Dicke der isolierenden Isolationsschicht (15A), die zum Vorsprung benachbart und näher dem Speicherzellenbereich (MA) angeordnet ist, kleiner ist als eine Dicke der isolierenden Isolationsschicht (15B), die zum Vorsprung benachbart und weiter von dem Speicherzellenbereich (MA) angeordnet ist.
  15. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 14, wobei die Ringstruktur eine Innenringstruktur, die einen Innenrand des Vorsprungs abdeckt, und eine Außenringstruktur, die einen Außenrand des Vorsprungs abdeckt, umfasst.
  16. Verfahren nach Anspruch 15, wobei die Innenringstruktur von der Außenringstruktur durch eine Isolationsschicht getrennt ist.
  17. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 16, wobei der strukturierte High-k-Dielektrikumsfilm (80A, 80B) abgedichtet wird, so dass eine obere Fläche des strukturierten High-k-Dielektrikumsfilms (80A, 80B) mit dem strukturierten Polysiliziumfilm (85A, 85B) abgedeckt wird und Seitenflächen des strukturierten High-k-Dielektrikumsfilms (80A, 80B) mit den isolierenden Seitenwandspacern (90A, 90B) abgedeckt werden.
  18. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 17, wobei die isolierenden Seitenwandspacer (90A, 90B) aus mindestens einem gefertigt werden, das aus der Gruppe ausgewählt wird, die aus Siliziumdioxid, Siliziumnitrid und Siliziumoxinitrid besteht.
  19. Halbleitervorrichtung, umfassend: einen nicht flüchtigen Speicher, der in einem Speicherzellenbereich (MA) eines Substrats (10) ausgebildet ist, eine Logikschaltung, die in einem peripheren Bereich (LA) des Substrats (10) ausgebildet ist, eine Ringstruktur, die den Speicherzellenbereich (MA) umgibt und den Speicherzellenbereich (MA) von dem peripheren Bereich (LA) trennt, und eine ILD-Schicht (100), die über der Ringstruktur angeordnet ist, wobei die Ringstruktur umfasst: - eine erste rahmenförmige Polysiliziumschicht (85B), - eine erste dielektrische Schicht (80B), die zwischen der ersten rahmenförmigen Polysiliziumschicht (85B) und dem Substrat (10) angeordnet ist, und - erste Seitenwandspacer (90B), die auf Seiten der ersten rahmenförmigen Polysiliziumschicht (85B) ausgebildet sind, und wobei die erste dielektrische Schicht (8oB) von der ILD-Schicht (100) durch die ersten Seitenwandspacer (90B) physisch getrennt ist.
  20. Halbleitervorrichtung nach Anspruch 19, die ferner eine zweite rahmenförmige Polysiliziumschicht (85A) umfasst, die die erste rahmenförmige Polysiliziumschicht (80B) umgibt.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070102731A1 (en) 2005-11-07 2007-05-10 Eiji Sakagami Semiconductor memory device and method of manufacturing the same
US20130248997A1 (en) 2012-03-20 2013-09-26 Samsung Electronics Co., Ltd. Semiconductor Devices Including Guard Ring Structures

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3363502B2 (ja) * 1993-02-01 2003-01-08 三菱電機株式会社 半導体記憶装置の製造方法
KR100322543B1 (ko) * 1999-08-31 2002-03-18 윤종용 퓨즈부의 흡습 방지 기능이 향상된 반도체 장치 및 그 퓨즈부의 제조방법
US6346366B1 (en) * 2000-06-19 2002-02-12 Taiwan Semiconductor Manufacturing Company Method for making an advanced guard ring for stacked film using a novel mask design
US6429068B1 (en) 2001-07-02 2002-08-06 International Business Machines Corporation Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect
US6949454B2 (en) * 2003-10-08 2005-09-27 Texas Instruments Incorporated Guard ring structure for a Schottky diode
KR100541054B1 (ko) 2004-03-23 2006-01-11 삼성전자주식회사 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법
KR100578646B1 (ko) 2004-06-30 2006-05-11 주식회사 하이닉스반도체 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
US7352607B2 (en) 2005-07-26 2008-04-01 International Business Machines Corporation Non-volatile switching and memory devices using vertical nanotubes
JP5055907B2 (ja) 2005-10-05 2012-10-24 サンケン電気株式会社 半導体装置
KR100719382B1 (ko) 2006-04-10 2007-05-18 삼성전자주식회사 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자
JP4789754B2 (ja) 2006-08-31 2011-10-12 富士通セミコンダクター株式会社 半導体装置の製造方法
US7829464B2 (en) * 2006-10-20 2010-11-09 Spansion Llc Planarization method using hybrid oxide and polysilicon CMP
KR100880341B1 (ko) 2007-06-27 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성 방법
JP2010272649A (ja) 2009-05-20 2010-12-02 Panasonic Corp 半導体装置及びその製造方法
KR101581431B1 (ko) * 2009-09-04 2015-12-30 삼성전자주식회사 가드링들을 갖는 반도체 칩들 및 그 제조방법들
KR20110117988A (ko) 2010-04-22 2011-10-28 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101652879B1 (ko) 2010-05-25 2016-09-02 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조방법
US8859388B2 (en) 2012-07-13 2014-10-14 International Business Machines Corporation Sealed shallow trench isolation region
US9269766B2 (en) * 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US9893191B2 (en) 2014-08-20 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET transistor with u-shaped channel
US10770469B2 (en) 2016-12-28 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070102731A1 (en) 2005-11-07 2007-05-10 Eiji Sakagami Semiconductor memory device and method of manufacturing the same
US20130248997A1 (en) 2012-03-20 2013-09-26 Samsung Electronics Co., Ltd. Semiconductor Devices Including Guard Ring Structures

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