DE102020123277A1 - Struktur und verfahren für transistoren, die rückseitige stromschienen aufweisen - Google Patents

Struktur und verfahren für transistoren, die rückseitige stromschienen aufweisen Download PDF

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Ching-Wei Tsai
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Cheng-Chi Chuang
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Abstract

Diese Offenbarung stellt eine Ausführungsform einer Halbleiterstruktur bereit. Die Halbleiterstruktur umfasst ein Substrat, das eine Vorderseite und eine Rückseite aufweist; einen Gatestapel, der an der Vorderseite des Substrats gebildet und an einer aktiven Region des Substrats angeordnet ist; ein erstes Source-/Drain-Element, das an der aktiven Region gebildet und an einer Kante des Gatestapels angeordnet ist; eine Rückseitenstromschiene, die an der Rückseite des Substrats gebildet ist; und ein Rückseitenkontaktelement, das zwischen der Rückseitenstromschiene und dem ersten Source-/Drain-Element eingesetzt ist und elektrisch die Rückseitenstromschiene mit dem ersten Source-/Drain-Element verbindet. Das Rückseitenkontaktelement umfasst ferner eine erste Silizidschicht an der Rückseite des Substrats.

Description

  • PRIORITÄTSDATEN
  • Diese Anmeldung beansprucht die Priorität der provisorischen US-Anmeldung 62/954,532 mit dem Titel „Structure and Method for Transistors with Backside Power Rails“, eingereicht am 29. Dezember 2019 und hierin durch Verweis in ihrer Gesamtheit eingeschlossen.
  • HINTERGRUND
  • Integrierte Schaltungen haben sich zu fortschrittlichen Technologien mit kleineren Merkmalsgrößen, wie etwa 7 nm, 5 nm und 3 nm, weiterentwickelt. In diesen fortschrittlichen Techniken schrumpft der Gateabstand (Spacing) ständig und führt daher zu Problemen hinsichtlich Kontakt-zu-Gate-Brücken. Weiterhin sind dreidimensionale Transistoren mit aktiven Finnenregionen häufig gewünscht, um die Vorrichtungsleistung zu verbessern. Diese dreidimensionalen Feldeffekttransistoren (FETs), die auf aktiven Finnenregion gebildet sind, werden auch als FinFETs bezeichnet. FinFETs benötigen schmale Finnenbreite für die Kurzkanalsteuerung, was zu kleineren Source-/Drain-Regionen führt als denen von planaren FETs. Dies verringert die Ausrichtungsmargen und führt zu Problemen für das weitere Schrumpfen von Bauteilabständen und erhöhter Packdichte. Zusammen mit dem Abwärtsskalieren der Bauteilgrößen werden Stromleitungen an der Rückseite des Substrats gebildet. Die existierenden rückseitigen Stromschienen stehen noch immer verschiedenen Herausforderungen gegenüber, einschließlich Routingwiderstand, Ausrichtungsmargen, Layoutflexibilität und Packungsdichte. Daher besteht die Notwendigkeit einer Struktur und eines Verfahrens für die Finnentransistoren und Stromschienen, sich mit den Bedenken bezüglich verbesserter Schaltungsleistung und Zuverlässigkeit zu befassen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es wird betont, dass nach den Standardverfahren in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A ist eine Draufsicht einer Halbleiterstruktur, die nach einigen Ausführungsformen gebaut ist.
    • 1B, 1C, 1D, 1E und 1F sind Schnittansichten der Halbleiterstruktur, die nach einigen Ausführungsformen gebaut ist.
    • 2 ist ein Ablaufdiagramm eines Verfahrens, das die Halbleiterstruktur aus 1A bis 1F darstellt, die nach verschiedenen Aspekten dieser Offenbarung gebaut ist, in einigen Ausführungsformen.
    • 3,4, 5A, 6A, 6C, 7, 8, 9, 11, 12, 13, 14, 15, 16, 17, 18 und 19 sind Querschnittsansichten einer Halbleiterstruktur in verschiedenen Herstellungsstufen, die nach einigen Ausführungsformen gebaut sind.
    • 5B und 6B sind Draufsichten einer Halbleiterstruktur in verschiedenen Herstellungsstufen, die nach einigen Ausführungsformen gebaut sind.
    • 10A und 10B sind Schnittansichten eines Gatestapels der Halbleiterstruktur in verschiedenen Herstellungsstufen, die nach einigen Ausführungsformen gebaut sind.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen, oder Beispiele, für die Umsetzung verschiedener Merkmale verschiedener Ausführungsformen bereitstellt. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen. Weiterhin kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet werden können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen.
  • Diese Offenbarung stellt eine Halbleiterstruktur mit rückseitigen Stromschienen, oder Rückseitenstromschienen und das Verfahren für ihre Herstellung bereit. Insbesondere umfasst die Halbleiterstruktur ein Rückseitenkontaktelement, das an der Rückseite des Substrats angeordnet und zwischen den aktiven Regionen und den Rückseitenstromschienen eingesetzt ist. Die Rückseitenkontaktelemente verbinden elektrisch die Rückseitenstromschienen mit den aktiven Regionen, wie etwa durch Verbinden der Rückseitenstromschiene mit einem Source-Element eines Transistors. Die Halbleiterstruktur umfasst auch eine Interconnectstruktur, die an der Vorderseite des Substrats gebildet ist. Die Interconnectstruktur umfasst ferner ein vorderes Kontaktelement elektrisch sich verbindet mit den Feldeffekttransistoren, wie etwa durch Landen an und Verbinden mit einem Drain-Element eines Transistors. In diesen Ausführungsformen umfassen die Vorder- und Rückseitenkontaktelemente beide Silizide zum Verringern des Kontaktwiderstands. Eine solche gebildete Halbleiterstruktur umfasst Rückseitenstromschienen an der Rückseite und die Interconnectstruktur an der Vorderseite zum kollektiven Routen von Stromleitungen, wie etwa, dass die Drain-Elemente mit den entsprechenden Stromleitungen durch die Interconnectstruktur verbunden sind und die Source-Elemente mit den entsprechenden Stromleitungen durch die Rückseitenstromschienen verbunden sind.
  • 1A ist eine Draufsicht einer Halbleiterstruktur 100, die nach einigen Ausführungsformen gebaut ist. 1B, 1C, 1D, 1E und 1F sind Querschnittsansichten der Halbleiterstruktur 100 entlang der gestrichelten Linien AA', BB', CC', DD' bzw. EE', die nach einigen Ausführungsformen gebaut sind. Die Halbleiterstruktur 100 können eine oder mehrere Standardzellen 101 umfassen, die jeweils einen oder mehrere Feldeffekttransistoren aufweisen.
  • Die Halbleiterstruktur 100 umfasst ein Substrat 102, aktive Regionen 106 und Shallow-Trench-Isolierungselemente (STI-Elemente) 104 isolieren die aktiven Regionen voneinander. In dieser Ausführungsform sind die aktiven Regionen 106 aktive Finnenregionen, die über den STI-Elementen 104 extrudiert sind. In einigen Ausführungsformen können die aktiven Regionen 106 alternativ planare aktive Regionen oder aktive Regionen mit mehreren Kanälen sein, die vertikal gestapelt sind (auch als Gate-all-Around-Struktur (GAA-Struktur) bezeichnet). Die Halbleiterstruktur 100 umfasst auch Sources (auch als Source-Elemente bezeichnet) 108, Drains (auch als Drain-Elemente bezeichnet) 110 und Gatestapel 112, die an den aktiven Regionen 106 angeordnet sind. Die Source-Elemente 108 und die Drain-Elemente 110 wechseln sich mit jeweiligen Gatestapeln 112 ab, um verschiedene Feldeffekttransistoren (FETs) zu bilden. In dieser Ausführungsform weisen die aktiven Regionen 106 eine längliche Form auf, die entlang der ersten Richtung (X-Richtung) ausgerichtet ist, und die Gatestapel 112 weisen eine längliche Form auf, die entlang der zweiten Richtung (Y-Richtung) ausgerichtet ist, die orthogonal zu der ersten Richtung ist.
  • Die Halbleiterstruktur 100 umfasst auch eine Interconnectstruktur 114, die an der Vorderseite des Substrats 102 gebildet ist. Die Interconnectstruktur 114 umfasst verschiedene Kontaktelemente 116, Durchkontaktierungselemente und Metallleitungen zum Verbinden von FETs und anderen Vorrichtungen in funktionale Schaltungen. Die Interconnectstruktur 114 umfasst mehrere Metallschichten, die jeweils mehrere Metallleitungen und Durchkontaktierungselemente aufweisen, um die Metallleitungen in den benachbarten Metallschichten zu verbinden, wie etwa Metallleitungen 126 in der ersten Metallschicht und Durchkontaktierungselemente 128, die die Metallleitungen 126 mit den Vorderseitenkontaktelementen verbinden. In dieser Ausführungsform werden die Kontaktelemente 116 auch als vordere Kontaktelemente, die an den Vorderseiten des Substrats 102 gebildet sind, bezeichnet. Insbesondere liegt eine Untermenge der Vorderseitenkontaktelemente 116 an den Drain-Elementen 110.
  • Die Halbleiterstruktur 100 umfasst Rückseitenstromschienen 118 und Rückseitenkontaktelemente 120, die an der Rückseite 102BS des Substrats 102 gebildet sind. Die Rückseitenkontaktelemente 120 sind zwischen die aktiven Regionen 106 und die Rückseitenstromschienen 118 eingesetzt und verbinden nach dieser Ausführungsform elektrisch die Rückseitenstromschienen 118 mit den aktiven Regionen 106, wie etwa verbindende Rückseitenstromschienen 118 mit Source-Elementen 108. So tragen sowohl die Rückseitenstromschienen an der Rückseite als auch die Interconnectstruktur an der Vorderseite kollektiv zum Routing von Stromleitungen bei, wie etwa, dass die Drain-Elemente mit den entsprechenden Stromleitungen durch die Interconnectstruktur verbunden sind und die Source-Elemente mit den entsprechenden Stromleitungen durch die Rückseitenstromschienen verbunden sind.
  • In diesen Ausführungsformen umfassen die Vorderseitenkontaktelemente 116 und die Rückseitenkontaktelemente 120 Silizid und Bulkmetall auf Silizid, um den Kontaktwiderstand zu verringern. Silizid umfasst Titansilizium (TiSi), Nickelsilizium (NiSi), Tantalsilizium (TaSi), Kobaltsilizium (CoSi) oder eine Kombination daraus. In dieser Ausführungsform ist eine Silizidschicht 144 auf dem Drain-Element 110 von der Vorderseite her gebildet und zwischen das Drain-Element 110 und das Vorderseitenkontaktelement 116 eingesetzt; und eine Silizidschicht 152 ist auf dem Source-Element 108 von der Rückseite aus gebildet und zwischen das Source-Element 108 und das Rückseitenkontaktelement 120 eingesetzt, wie in 1B illustriert ist.
  • Die Halbleiterstruktur 100 umfasst ferner eine Dielektrikumschicht 122 eines ersten Dielektrikums und eine Rückseitenzwischenschichtdielektrikumschicht (BILD-Schicht) 124 eines zweiten Dielektrikums, das an der Rückseite des Substrats 102 gebildet ist. Das erste und das zweite Dielektrikum unterscheiden sich in der Zusammensetzung zum Bereitstellen von Ätzselektivität. Beispielsweise umfasst das erste Dielektrikumsiliziumnitrid, Siliziumkohlenstoffnitrid, SiOCN, Siliziumoxid, SiOC oder Kombinationen davon. Das zweite Dielektrikum umfasst eines des obigen Dielektrika, ist jedoch in der Zusammensetzung anders als das erste Dielektrikum gewählt, um Ätzselektivität bereitzustellen.
  • 2 ist ein Ablaufdiagramm eines Verfahrens 200 zur Herstellung der Halbleiterstruktur 100 nach einigen Ausführungsformen. Das Verfahren 200 umfasst verschiedene Operationen 202 bis 232 zum Bilden der Halbleiterstruktur 100 in 1A bis 1F. Insbesondere umfasst das Verfahren 200 das Bilden von FETs (und anderen Vorrichtungen) und der Interconnectstruktur 114 an der Vorderseite des Substrats 102 und das Bilden von Rückseitenstromschienen 118 und Rückseitenkontaktelementen 120 an der Rückseite des Substrats 102, wobei Stromleitungen kollektiv durch die Rückseitenstromschienen 118 an der Rückseite und die Interconnectstruktur 114 an der Vorderseite des Substrats 102 geroutet werden.
  • Insbesondere umfasst das Verfahren 200 eine Operation 220 zum Ausdünnen des Substrats 102 von der Rückseite. Die Operation 220 kann Schleifen, chemisch-mechanische Politur (CMP) und Ätzen wie etwa ein Nassätzen in einer Kombination umfassen, um den Ausdünnungsprozess effizient zu machen. Um den Ausdünnungsprozess korrekt zu unterbrechen, umfasst das Substrat 102 eine eingebettete Schicht, wie etwa eine Siliziumgermaniumschicht oder eine dotierte Siliziumgermaniumschicht zum Bereitstellen von Ätzselektivität während eines Ausdünnungsprozesses, sodass der Ausdünnungsprozess der Operation 220 korrekt stoppen kann. In dieser Ausführungsform ist das Substrat 102 ein Siliziumsubstrat. Eine Siliziumgermaniumschicht ist epitaktisch auf der Siliziumfläche aufgebaut und dann ist eine Siliziumschicht epitaktisch auf der dotierten Siliziumgermaniumfläche aufgebaut. Das Siliziumgermanium wirkt während des Ätzprozesses als eine Ätzstoppschicht. In anderen Ausführungsformen kann die Ätzstoppschicht ein anderes Halbleitermaterial sein als Silizium, wie etwa ein Verbindungshalbleitermaterial, eine Siliziumschicht, die für verbesserte Ätzselektivität mit anderen Elementen dotiert ist, oder eine andere dotierte oder undotierte Halbleiterschicht wie etwa Siliziumkarbid sein.
  • 3 bis 18 sind Drauf- oder Schnittansichten einer Halbleiterstruktur (oder eines Werkstücks) 300 in verschiedenen Herstellungsstufen. Die Halbleiterstruktur 300 ist ein Beispiel der Halbleiterstruktur 100 oder einer alternativen Struktur, die nach einigen Ausführungsformen aufgebaut ist. Die Halbleiterstruktur 300 umfasst Feldeffekttransistoren (FETs), Interconnectstruktur und Rückseitenstromschienen. Die Halbleiterstruktur 300 (und daher auch die Halbleiterstruktur 100) und das Verfahren 200, das dieselbe herstellt, sind nachfolgend kollektiv mit Verweis auf 1 bis 18 beschrieben.
  • Mit Verweis auf 2 und 3 beginnt das Verfahren 200 mit Block 202 durch Aufnahme eines Werkstücks (oder einer Halbleiterstruktur) 300, das ein Halbleitersubstrat 102 aufweist. Das Halbleitersubstrat 102 umfasst Silizium. In einigen anderen Ausführungsformen umfasst das Substrat 102 Germanium, Siliziumgermanium oder andere angemessene Halbleitermaterialien. Das Substrat 102 kann alternativ aus einem anderen geeigneten elementaren Halbleiter bestehen, wie etwa Diamant oder Germanium; einem geeigneten Verbindungshalbleiter, wie etwa Siliziumkarbid, Indiumarsenid oder Indiumphosphid; oder einem geeigneten Legierungshalbleiter, wie etwa Siliziumgermaniumkarbid, Galliumarsenphosphid oder Galliumindiumphosphid. Das Halbleitersubstrat 102 umfasst auch verschiedene dotierte Regionen wie n-Well und p-Wells. In einer Ausführungsform umfasst das Halbleitersubstrat 102 eine epitaktische (oder epi) Halbleiterschicht. In einer anderen Ausführungsform umfasst das Halbleitersubstrat 102 eine verdeckte Dielektrikumschicht zur Isolierung, die mit einer geeigneten Technologie gebildet ist, wie etwa einer Technologie, die als Separation durch implantierten Sauerstoff (SIMOX) bezeichnet wird. In einigen Ausführungsformen kann das Substrat 102 ein Halbleiter auf Isolator sein, wie etwa Silizium auf Isolator (SOI). Insbesondere umfasst das Substrat 102 eine Halbleiterschicht 102A, die als eine Ätzstoppschicht (ESL) für die spätere mit den Rückseitenstromschienen assoziierte Herstellung dient. Die Halbleiterschicht 102A ist in dem Halbleitersubstrat 102 eingebettet, umfasst jedoch eine andere Halbleiterzusammensetzung zum Bereitstellen von Ätzselektivität während des Rückseitenprozesses. Beispielsweise ist die Halbleiterschicht 102A eine Siliziumgermaniumschicht (SixGey-Schicht), während das Bulksubstrat ein Siliziumsubstrat ist. Die Ätzselektivität kann durch die Konzentration von Germanium in der Siliziumgermaniumschicht 102A eingestellt werden. Die Germaniumkonzentration (Atomanteil) in der Siliziumgermaniumschicht kann zwischen 30 % und 90 % liegen. Die Halbleiterschicht 102A kann mit einem geeigneten Dotiermittel undotiert oder dotiert sein (wie etwa Bor, Phosphor, Kohlenstoff oder Kombinationen davon), um die Ätzselektivität weiter zu verbessern. In einem Beispiel kann die Ätzlösung von NH4OH, H2O2 und H2O verwendet werden, um selektiv Siliziumgermanium relativ zu Silizium mit wesentlicher Ätzselektivität zu ätzen.
  • Die Halbleiterschicht 102A kann durch epitaktischen Aufbau gebildet sein, wie etwa durch epitaktisches Aufbauen einer Siliziumgermaniumschicht 102A auf einem Siliziumsubstrat und danach epitaktischem Aufbauen einer Siliziumschicht 102B auf der Siliziumgermaniumschicht 102A. In einigen Ausführungsformen weist die Halbleiterschicht 102A eine Dicke im Bereich zwischen 10 nm und 20 nm auf, während die Siliziumschicht 102B eine Dicke im Bereich zwischen 70 nm und 100 nm aufweist.
  • Mit Verweis auf 2 und 4 fährt das Verfahren 200 mit einer Operation 204 durch Bilden von Isolierungselementen fort, wie etwa Shallow-Trench-Isolierungselementen (STI-Elementen) 104 auf dem Halbleitersubstrat 102, wodurch aktive Regionen 106 definiert werden, die voneinander durch die Isolierungselemente getrennt und isoliert werden. In 4 und einigen folgenden Figuren ist die eingebettete Halbleiterschicht 102A um der Einfachheit Willen nicht illustriert. Es versteht sich jedoch, dass die Halbleiterschicht 102A als ein Teil des Halbleitersubstrats 102 vorhanden ist.
  • In einigen Ausführungsformen sind die STI-Elemente 104 durch ein Verfahren gebildet, das das Ätzen zum Bilden von Gräben, das Füllen der Gräben mit Dielektrikum und das Polieren zum Entfernen des überschüssigen Dielektrikums und Planarisieren der oberen Fläche umfasst. Ein oder mehrere Verfahren werden auf das Halbleitersubstrat 102 durch Weichmasken- oder Hartmaskenöffnungen ausgeführt, die durch Lithographiestrukturierung und Ätzung gebildet sind. Das Bilden der STI-Elemente 104 wird ferner unten gemäß einigen Ausführungsformen beschrieben.
  • In diesem Beispiel ist eine Hartmaske auf dem Substrat 102 abgeschieden und durch einen Lithographieprozess strukturiert. Die Hartmaskenschichten umfassen ein Dielektrikum wie etwa Halbleiteroxid, Halbleiternitrid, Halbleiteroxynitrid und/oder Halbleiterkarbid, und in einer beispielhaften Ausführungsform umfasst die Hartmaskenschicht einen Siliziumoxidfilm und einen Siliziumnitridfilm. Die Hartmaskenschicht kann durch thermisches Wachstum, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD), hochdichte Plasma-CVD (HDP-CVD), andere geeignete Abscheidungsprozesse gebildet sein.
  • Eine Photolackschicht (oder Resist) wird auf der Hartmaskenschicht gebildet. Eine beispielhafte Resistschicht umfasst ein photosensitives Material, das dazu führt, dass die Schicht eine Eigenschaftenveränderung durchläuft, wenn sie Licht ausgesetzt ist, wie etwa ultraviolettes Licht (UV-Licht) Tief-UV-Licht (DUV-Licht) oder Extrem-UV-Licht (EUV-Licht). Diese Eigenschaftenveränderung kann verwendet werden, während eines Entwicklungsprozesses selektiv offengelegte oder nicht offengelegte Abschnitte der Resistschicht zu entfernen. Dieses Verfahren zum Bilden einer strukturierten Resistschicht wird auch als lithographischer Prozess (oder Lithographiestrukturierungsprozess) bezeichnet. Ein beispielhafter Lithographieprozess umfasst Spin-On-Coating einer Resistschicht, Weichbrennen der Resistschicht, Maskenausrichtung, Offenlegen, Brennen nach dem Offenlegen, Entwickeln der Resistschicht, Spülen und Trocknen (z. B. Hartbrennen). Alternativ dazu kann ein Lithographieprozess durch andere Verfahren umgesetzt oder ersetzt sein, wie etwa durch maskenlose Photolithographie, Elektronenstrahlschreiben und Ionenstrahlschreiben.
  • Nach dem Strukturieren des Resists wird ein Ätzprozess auf die Halbleiterstruktur 300 ausgeführt, um die Hartmaskenschicht zu öffnen, wodurch die Struktur von der Resistschicht auf die Hartmaskenschicht übertragen wird. Die verbleibende Resistschicht kann nach dem Strukturieren der Hartmaskenschicht entfernt werden. Der Ätzprozess zum Strukturieren der Hartmaskenschicht kann Nassätzen, Trockenätzen oder Kombinationen davon umfassen. Der Ätzprozess kann mehrere Ätzschritte umfassen. Beispielsweise kann der Siliziumoxidfilm in der Hartmaskenschicht durch eine verdünnte Flusssäurelösung geätzt sein und der Siliziumnitridfilm in der Hartmaskenschicht kann durch eine Phosphorsäurelösung geätzt sein.
  • Dann kann ein weiterer Ätzprozess folgen, um die Abschnitte des Substrats 102 zu ätzen, die nicht durch die strukturierte Hartmaskenschicht abgedeckt sind, um Gräben in dem Halbleitersubstrat 102 zu bilden. Die strukturierte Hartmaskenschicht wird während des Ätzprozesses als eine Ätzmaske verwendet, um das Substrat 102 zu strukturieren. Der Ätzprozess kann jede geeignet Ätztechnik umfassen, wie etwa Trockenätzen, Nassätzen und/oder andere Ätzverfahren (z. B: reaktives Ionenätzen (RIE)). In einigen Ausführungsformen umfasst der Ätzprozess mehrere Ätzschritte mit verschiedenen Ätzchemikalien, designt zum Ätzen des Substrats zum Bilden der Gräben mit einem bestimmten Grabenprofil für verbesserte Vorrichtungsleistung und Strukturierungsdichte. In einigen Beispielen kann das Halbleitermaterial des Substrats durch einen Trockenätzprozess unter Verwendung eines fluorinbasierten Ätzmittels geätzt sein. Insbesondere wird der auf das Substrat angewendete Ätzprozess so gesteuert, dass das Substrat 102 teilweise geätzt wird.
  • Ein oder mehrere Dielektrika sind in die Gräben gefüllt, um die STI-Elemente 104 zu bilden. Geeignete Fülldielektrika umfassen Halbleiteroxide, Halbleiternitride, Halbleiteroxynitride, fluoriniertes Silikaglas (FSG), Dielektrika mit niedrigem k-Wert und/oder Kombinationen daraus. In verschiedenen beispielhaften Ausführungsformen ist das Dielektrikum unter Verwendung eines HDP-CVD-Prozesses, eines subatmosphärischen CVD-Prozesses (SACVD-Prozess), eines Prozesses mit hohem Seitenverhältnis (HARP), einem fließfähigen CVD (FCVD) und/oder eines Spin-On-Prozesses abgeschieden.
  • Die Abscheidung des Dielektrikums kann durch einen chemisch-mechanischen Politur-/Planarisierungsprozess (CMP-Prozess) erfolgen, um das überschüssige Dielektrikum zu entfernen und die obere Fläche der Halbleiterstruktur 300 zu planarisieren. Der CMP-Prozess kann die Hartmaskenschichten als eine Politurstoppschicht verwenden, um Polieren der Halbleiterfläche zu verhindern. Die Hartmaske kann durch den CMP-Prozess oder alternativ durch einen Ätzprozess entfernt werden.
  • Mit Verweis auf 5A und 5B kann das Verfahren 200 durch Bilden der Finnenstruktur mit mehreren aktiven Finnenregionen (oder Finnenelementen) 106 mit einer Operation 206 fortfahren. 5A und 5B sind eine Schnittansicht bzw. eine Draufsicht der Halbleiterstruktur 300. Die Operation 206 umfasst das Ausschneiden der STI-Elemente 104, sodass die aktiven Regionen 106 darüber aus den STI-Elementen 104 extrudiert wird, sodass sie als aktive Finnenregionen bezeichnet werden. Der Ausschneideprozess nutzt einen oder mehrere Ätzschritte (wie etwa Trockenätzen, Nassätzen oder Kombinationen davon) zum selektiven Zurückätzen der STI-Elemente 104. Beispielsweise kann Flusssäure ein Nassätzprozess unter Verwendung zum selektiven Ätzen der STI-Elemente 104 aufgebracht werden, um wenn die STI-Elemente 104 Siliziumoxidelemente sind. Beispielhafte aktive Finnenregionen 106 befinden sich in der zweiten Richtung (Y-Richtung) in einem Abstand voneinander. Die aktive Finnenregionen 106 weist eine längliche Form auf, die entlang der ersten Richtung (X-Richtung) ausgerichtet ist.
  • Dopingprozesse können in diesem Stadium oder vor der Operation 206 auf die aktiven Finnenregionen 106 angewendet werden, um verschieden dotierte Wells in dem Halbleitersubstrat 102 zu bilden, wie etwa n-Wells und p-Wells. Verschieden dotierte Wells können durch jeweilige Ionenimplantierungen oder Diffusionen gebildet sein.
  • Mit Verweis auf 6A, 6B und 6C fährt das Verfahren 200 durch Bilden verschiedener Gatestapel 107 auf den aktiven Finnenregionen 106 mit einer Operation 208 fort. 6B ist eine Draufsicht; 6A ist eine Schnittansicht entlang der gestrichelten Linie AA'; und 6C ist eine Schnittansicht entlang der gestrichelten Linie BB' der Halbleiterstruktur 300. In dieser Ausführungsform umfassen die Gatestapel 107 beispielhafte Gatestapel 107a, 107b, 1070 und 107d, wie in 6B illustriert. Die folgenden 7 bis 19 sind alle Schnittansichten der Halbleiterstruktur 300 entlang der gestrichelten Linie BB' von 6B, jedoch in späteren Herstellungsstadien.
  • Die Gatestapel 107 weisen längliche Formen auf und sind in der zweiten Richtung (Y-Richtung) ausgerichtet. Jeder der Gatestapel 107 ist über mehrere aktive Finnenregionen 106 erstreckt. Insbesondere ist ein Gatestapel 107 (wie etwa Gatestapel 107a oder 107d) an Enden (oder Kanten) der aktiven Finnenregionen 106 angeordnet, sodass dieser Gatestapel teilweise an der aktiven Finnenregion 106 liegt und teilweise an dem STI-Element 104 liegt. Diese Kantenkonfiguration ist designt, den Grenzeffekt zu verringern, die Einheitlichkeit der Vorrichtung zu erhöhen und die allgemeine Vorrichtungsleistung zu verbessern.
  • In dieser Ausführungsform sind die Gatestapel 107 Dummygatestapel, die in späteren Herstellungsschritten durch Metallgates ersetzt werden sollen. Die Dummygatestapel 107 können jeweils eine Gatedielektrikumschicht und eine Gateelektrode umfassen. Die Gatedielektrikumschicht umfasst ein Dielektrikum, wie etwa Siliziumoxid, und die Gateelektrode kann Polysilizium umfassen. Das Bilden des Gatestapels 107 umfasst das Abscheiden der Gatematerialien (in diesem Beispiel umfassend Polysilizium); und das Strukturieren der Gatematerialien durch einen Lithographieprozess und Ätzen. Eine Gatehartmaskenschicht kann auf der Gatematerialschicht gebildet sein und wird bei der Bildung des Gatestapels als eine Ätzmaske verwendet. Die Gatehartmaskenschicht kann jedes geeignete Material umfassen, wie etwa ein Siliziumoxid, ein Siliziumnitrid, ein Siliziumkarbid, ein Siliziumoxynitrid, andere geeignete Materialien und/oder Kombinationen davon. In einer Ausführungsform umfasst die Gatehartmaske mehrere Filme, wie etwa Siliziumoxid und Siliziumnitrid. In einigen Ausführungsformen umfasst der Strukturierungsprozess zum Bilden des Gatestapels 107 das Bilden einer strukturierten Resistschicht durch den Lithographieprozess; Ätzen der Hartmaskenschicht unter Verwendung der strukturierten Resistschicht als eine Ätzmaske; und Ätzen der Gatematerialien zum Bilden des Gatestapels 107 unter Verwendung der strukturierten Hartmaske als eine Ätzmaske.
  • Ein oder mehrere Gateseitenwandelemente (oder Gateabstandhalter) 113 sind an den Seitenwänden der Gatestapel 107 gebildet. Die Gateabstandhalter 113 können verwendet werden, um die nachfolgend gebildeten Source-/Drain-Elemente zu beabstanden, das Source-/Drain-Strukturprofil zu designen oder zu modifizieren und/oder eine Isolierung zwischen der Gateelektrode und den Source-/Drain-Elementen bereitzustellen. Der Gateabstandhalter 113 kann jedes geeignete Dielektrikum umfassen, wie etwa ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid, andere geeignete Dielektrika und/oder Kombinationen davon. Die Gateabstandhalter 113 können mehrere Filme aufweisen, wie etwa duale Filme (z. B. einen Siliziumoxidfilm und einen Siliziumnitridfilm) oder drei Filme ((einen Siliziumoxidfilm; einen Siliziumnitridfilm; und einen Siliziumoxidfilm). Das Bilden des Gateabstandhalters 113 umfasst Abscheiden und anisotropes Ätzen, wie etwa Trockenätzen.
  • Mit Verweis auf 7 in einer Schnittansicht fährt das Verfahren 200 durch Bilden verschiedener Source-Elemente 108 und Drain-Elemente 110 an jeweiligen Finnen-FETs (FinFETs) mit einer Operation 210 fort. Die Source-Elemente 108 und die Drain-Elemente 110 können leicht dotierte Drain-Elemente (LDD-Elemente) und schwer dotierte Source und Drain (S/D) umfassen. Beispielsweise umfasst jeder Feldeffekttransistor ein Source-Element 108 und ein Drain-Element 110, die auf dem jeweiligen Finnenelement 106 gebildet sind und zwischen denen der Gatestapel liegt. Ein Kanal ist in dem Finnenelement 106 innerhalb eines Abschnitts gebildet, der unter dem Gatestapel liegt und sich zwischen dem Source-Element 108 und dem Drain-Element 110 erstreckt.
  • Die Source-/Drain-Elemente 108 und 110 können eine angehobene Source-/Drain-Struktur aufweisen und können durch selektives epitaktisches Wachstum für Spannungseffekt mit verbesserter Trägermobilität und Vorrichtungsleistung gebildet sein. Die Gatestapel 107 und Gateabstandhalter 113 schränken die Source-/Drain-Elemente 108 und 110 auf die Source-/Drain-Regionen ein. In einigen Ausführungsformen sind die Source-/Drain-Elemente 108 und 110 durch einen oder mehrere epitaktische Prozesse gebildet, wodurch Si-Elemente, SiGe-Elemente, SiC-Elemente und/oder andere geeignete Halbleiterelement in einem kristallinen Zustand auf den Finnenelementen 106 gebildet sind. Alternativ dazu wird ein Ätzprozess ausgeführt, um die Source-/Drain-Regionen vor dem epitaktischen Aufbau auszuschneiden. Geeignete Epitaxieprozesse umfassen CVD-Abscheidungstechniken (z. B. Dampfphasenepitaxie (VPE/oder ultrahohe Vakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse. Der epitaktische Prozess kann gasförmige und/oder flüssige Vorläufer umfassen, die mit der Zusammensetzung der Finnenelemente 106 interagieren.
  • Die Source-/Drain-Elemente 108 und 110 können während des Epitaxieprozesses durch Einführen von Dotierungsspezies dotiert werden, einschließlich: p-Dotiermittel, wie etwa Bor oder BF2; n-Dotiermittel, wie etwa Phosphor oder Arsen; und/oder andere geeignete Dotiermittel, einschließlich deren Kombinationen. Wenn die Source-/Drain-Elemente nicht vor Ort dotiert sind, wird ein Implantierungsprozess ausgeführt, um das entsprechende Dotiermittel in die Source-/Drain-Elemente 108 und 110 einzuführen. In einer beispielhaften Ausführungsform umfassen die Source-/Drain-Elemente 108 und 110 in einem nFET Si- oder SiC, dotiert mit Phosphor, während die Source-/Drain-Elemente 108 und 110 in einem pFET SiGe oder Ge, dotiert mit Bor, umfassen. In einigen anderen Ausführungsformen umfassen die Source-/Drain-Elemente 108 und 110 mehr als eine Halbleitermaterialschicht. Beispielsweise ist eine Siliziumgermaniumschicht epitaktisch auf dem Substrat innerhalb der Source-/Drain-Regionen aufgebaut und eine Siliziumschicht ist epitaktisch auf der Siliziumgermaniumschicht aufgebaut. In einem anderen Beispiel ist eine Halbleiterschicht (Siliziumgermanium oder Silizium) epitaktisch aufgebaut, wobei mehrere Filme verschiedene Dotiermittelkonzentrationen auf dem Substrat innerhalb der Source-/Drain-Regionen aufweisen. Ein oder mehrere Temperprozesse können danach ausgeführt werden, um die Source-/Drain-Elemente zu aktivieren. Geeignete Temperprozesse umfassen schnelles thermisches Tempern (RTA), Lasertemperprozesse, eine andere geeignete Tempertechnik oder Kombinationen davon.
  • Mit Verweis auf 8 fährt das Verfahren 200 mit einer Operation 212 fort, in der eine Zwischenschichtdielektrikumschicht (ILD-Schicht) 130 (auch als Vorderseiten-ILD-Schicht oder FILD-Schicht bezeichnet, um sie von der BILD 124 zu unterscheiden) auf dem Substrat 102 gebildet ist, um die Source-/Drain-Elemente 108 und 110 an der Vorderseite abzudecken. Die ILD 130 umgeben die Gatestapel 107 und die Gateabstandhalter 113, sodass die Gatestapel 107 entfernt werden und Ersatzgates in den entstehenden Hohlräumen (auch als Gategräben bezeichnet) gebildet sein können. Dementsprechend sind in solchen Ausführungsformen die Gatestapel 107 nach dem Bilden der ILD-Schicht 130 entfernt. Die ILD-Schicht 130 kann auch Teil einer Interconnectstruktur 114 sein, die elektrisch verschiedene Vorrichtungen der Halbleiterstruktur 300 verbindet. In solchen Ausführungsformen wirkt die ILD-Schicht 130 als ein Isolator, der die leitfähigen Traces verbindet und isoliert. Die ILD-Schicht 130 kann jedes geeignete Dielektrikum umfassen, wie etwa ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid, andere geeignete Dielektrika oder Kombinationen davon. In einigen Ausführungsformen umfasst das Bilden der ILD-Schicht 130 das Abscheiden von CMP zum Bereitstellen einer planarisierten oberen Fläche.
  • Mit Verweis auf 9 fährt das Verfahren 200 mit einer Operation 214 zum Gateersatz fort. Die Dummygatestapel 107 werden durch Gatestapel 112, die ein Dielektrikum mit hohem k-Wert aufweisen, und Metall ersetzt, und werden daher auch als hoch-k-Metallgates bezeichnet.
  • Die Gatestapel 112 sind in den aktiven Finnenregionen 106 konfiguriert, verschiedene Feldeffekttransistoren (FETs) zu bilden, und werden daher auch als FinFETs bezeichnet. In einigen Beispielen umfassen die Feldeffekttransistoren n-Transistoren und p-Transistoren. In anderen Beispielen sind diese Feldeffekttransistoren konfiguriert, eine oder mehrere statische Direktzugriffspeicherzellen (SRAM-Zellen) Logikgatezellen oder eine Struktur, die beides aufweist, zu bilden. Jede SRAM-Zelle umfasst zwei quergekoppelte Inverter, die für Datenspeicher konfiguriert sind. Weiterhin sind die Gatestapel 112 konfiguriert, die strukturelle Einheitlichkeit zu erhöhen und die Herstellungsqualität zu verbessern. Beispielsweise umfasst, wie oben angemerkt, der Gatestapel 112 die Kantengatestapel 112a und 112d, die sich jeweils entlang der Y-Richtung von den Finnenelementen 106 zu den STI-Elementen 104 erstrecken und an den STI-Elementen 104 und den Finnenelementen 106 landen.
  • Wie in 9 illustriert ist, erstecken sich die aktiven Finnenregionen 106 von einem Ende 138A zu einem anderen Ende 138B entlang der Y-Richtung. Der Gateersatzprozess kann Ätzen, Abscheiden und Polieren umfassen. In diesem Beispiel sind zur Illustration beispielhafte Dummygatestapel 107a, 107b, 1070 und 107d entfernt, was zu Gategräben führt. In einigen Ausführungsformen sind die Dummygatestapel 107 durch einen Ätzprozess entfernt, wie etwa durch ein Nassätzen, um die Gatestapel 107 selektiv zu entfernen. Der Ätzprozess kann mehrere Ätzschritte umfassen, um das Dummygate zu entfernen, wenn mehr Materialien vorhanden ist. Dann werden die Gatematerialien, wie etwa das Dielektrikum mit hohem k-Wert und das Metall, in den Gategräben abgeschieden, um den Gatestapel 112 zu bilden wie etwa die beispielhaften Gatestapel 112a, 112b, 112c und 112d. Ein CMP-Prozess ist ferner umgesetzt, um die überschüssigen Gatematerialien von der Halbleiterstruktur 300 zu polieren und zu entfernen. Die Struktur und Bildung der Gatestapel 112 sind ferner nachfolgend mit einem Verweis auf 10A und 10B beschrieben. 10A und 10B illustrieren Schnittansichten eines beispielhaften Gatestapels 112 nach verschiedenen Ausführungsformen.
  • Der Gatestapel 112 (wie etwa 112b) ist auf dem Substrat 102 gebildet, das über der Kanalregion der aktiven Finnenregion 106 liegt. Der Gatestapel 112 ist in dem Gategräben durch ein geeignetes Verfahren gebildet, wie etwa ein Verfahren, das Abscheiden und CMP umfasst. Wobei es sich jedoch versteht, dass der Gatestapel 112 eine andere geeignete Gatestruktur aufweisen kann und durch ein anderes geeignetes Verfahren gebildet sein kann.
  • Der Gatestapel 112 umfasst eine Gatedielektrikumschicht (oder ein Gatedielektrikumelement) 132 und eine Gateelektrode 134, die an der Gatedielektrikumschicht 132 angeordnet ist. In dieser Ausführungsform umfasst die Gatedielektrikumschicht 132 ein Dielektrikum mit hohem k-Wert und die Gateelektrode 134 umfasst Metall oder eine Metalllegierung. In einigen Beispielen können die Gatedielektrikumschicht 132 und die Gateelektrode 134 je eine Anzahl von Zwischenschichten umfassen.
  • Das Dielektrikum mit hohem k-Wert kann Metalloxid, Metallnitrid, wie etwa LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON) oder andere geeignete Dielektrika umfassen. Die Gateelektrode 134 kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W oder geeignete Materialien umfassen. In einigen Ausführungsformen werden verschiedene Metallmaterialien für nFET- und pFET-Vorrichtungen mit jeweiligen Austrittsarbeiten verwendet.
  • Die Gatedielektrikumschicht 132 kann ferner eine Grenzflächenschicht umfassen, die zwischen der Dielektrikumschicht mit hohem k-Wert und der aktiven Finnenregion eingesetzt ist. Die Grenzflächenschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid und/oder ein anderes geeignetes Material umfassen. Die Grenzflächenschicht ist durch ein geeignetes Verfahren abgeschieden, wie etwa ALD, CVD, Ozonoxidierung usw. Die Dielektrikumschicht mit hohem k-Wert ist durch eine geeignete Technik, wie etwa ALD, CVD, metallorganisches CVD (MOCVD), PVD, thermische Oxidierung, Kombinationen davon und/oder andere geeignete Techniken, auf der Grenzflächenschicht abgeschieden (wenn die Grenzflächenschicht vorliegt). In einigen Ausführungsformen ist die Gatedielektrikumschicht 132 in der Operation 208, die den Gatestapel 107 bildet, auf der aktiven Finnenregion 106 gebildet. In diesem Fall ist die Gatedielektrikumschicht 132 wie in 10A illustriert geformt. In einigen anderen Ausführungsformen ist die Gatedielektrikumschicht 132 in dem Prozess mit hohem k-Wert zuletzt gebildet, wobei die Gatedielektrikumschicht 132 in der Operation 214 in dem Gategraben abgeschieden wird. In diesem Fall ist die Gatedielektrikumschicht 132 wie in 10B illustriert U-förmig.
  • Die Gateelektrode 134 kann mehrere leitfähige Materialien umfassen. In einigen Ausführungsformen umfasste die Gateelektrode 134 eine Abdeckschicht 134-1, eine Blockadeschicht 134-2, eine Austrittsarbeitsmetallschicht 134-3, eine andere Blockadeschicht 134-4 und eine Füllmetallschicht 134-5. Zur Förderung der Ausführungsformen umfasst die Abdeckschicht 134-1 umfasst Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, gebildet durch eine geeignete Abscheidungstechnik wie ALD. Die Blockadeschicht 134-2 umfasst Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, gebildet durch eine geeignete Abscheidungstechnik wie ALD. In einigen Beispielen sind die Blockschichten möglicherweise nicht vorhanden oder nur eine davon ist in der Gateelektrode vorhanden.
  • Die Austrittsarbeitsmetallschicht 134-3 umfasst eine leitfähige Schicht aus Metall oder Metalllegierung mit geeigneter Austrittsarbeit, sodass der entsprechende FET für seine Vorrichtungsleistung verbessert wird. Die Austrittsarbeitsmetallschicht (WF-Metallschicht) 134-3 unterscheidet sich für einen pFET und einen nFET, und wird jeweils als ein n-WF-Metall und ein p-WF-Metall bezeichnet. Die Wahl des WF-Metalls hängt von dem FET ab, das auf der aktiven Region gebildet werden soll. Beispielsweise umfasst die Halbleiterstruktur 300 eine erste aktive Region für einen nFET und eine weitere aktive Region für einen pFET, und dementsprechend sind das n-WF-Metall und das p-WF-Metall jeweils in den entsprechenden Gatestapeln gebildet. Insbesondere ist ein n-WF-Metall ein Metall, das eine erste Austrittsarbeit aufweist, sodass die Grenzspannung des assoziierten nFET verringert wird. Das n-WF-Metall liegt nahe an der Siliziumleitfähigkeitsbandenergie (Ec) oder tieferen Austrittsarbeit, was eine leichtere Elektronenflucht darstellt. Beispielsweise weist das n-WF-Metall eine Austrittsarbeit von ca. 4,2 eV oder weniger auf. Ein p-WF-Metall ist ein Metall, das eine zweite Austrittsarbeit aufweist, sodass die Grenzspannung des assoziierten pFET verringert wird. Das p-WF-Metall ist nahe an der Siliziumvalenzbandenergie (Ev) oder höheren Austrittsarbeit, und stellt eine starke Elektronenverbindungsenergie an die Nuklei dar. Beispielsweise weist das p-Austrittsarbeitsmetall eine WF von ca. 5,2 eV oder mehr auf. In einigen Ausführungsformen umfasst das n-WF-Metall Tantal (Ta). In anderen Ausführungsformen umfasst das n-WF-Metall Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN) oder Kombinationen daraus. In anderen Ausführungsformen umfasst das n-Metall Ta, TiAl, TiAlN, Wolframnitrid (WN) oder Kombinationen daraus. Das n-WF-Metall kann verschiedene metallbasierte Filme als einen Stapel für optimierte Vorrichtungsleistung und Verarbeitungskompatibilität umfassen. In einigen Ausführungsformen umfasst das p-WF-Metall Titannitrid (TiN) oder Tantalnitrid (TaN). In anderen Ausführungsformen umfasst das p-Metall TiN, TaN, Wolframnitrid (WN), Titanaluminium (TiAl) oder Kombinationen daraus. Das p-WF-Metall kann verschiedene metallbasierte Filme als einen Stapel für optimierte Vorrichtungsleistung und Verarbeitungskompatibilität umfassen. Das Austrittsarbeitsmetall ist durch eine geeignete Technik abgeschieden, wie etwa durch PVD oder ALD.
  • Die Blockadeschicht 134-4 umfasst Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, gebildet durch eine geeignete Abscheidungstechnik wie ALD. In verschiedenen Ausführungsformen umfasst die Füllmetallschicht 134-5 Aluminium, Wolfram oder ein anderes geeignetes Metall. Die Füllmetallschicht 134-5 ist durch eine geeignete Technik abgeschieden, wie etwa PVD oder Plattierung.
  • Mit Verweis zurück auf 9 kann das Verfahren 200 auch eine Operation umfassen, um eine Hartmaske 136 auf dem Gatestapel 112 zu bilden, um den Gatestapel 112 vor dem Verlust bei der nachfolgenden Verarbeitung zu schützen. Die Bildung der Hartmaske 136 umfasst das Ausschneiden des Gatestapels 112 durch selektives Ätzen; Abscheiden (Wie etwa CVD) einer Hartmaske; und CMP nach diesem Beispiel. Die Hartmaske 136 kann ein geeignetes Material umfassen, das sich von dem Dielektrikum der ILD-Schichten unterscheidet, um Ätzselektivität während des Ätzprozesses zu erreichen, um Kontaktöffnungen zu bilden. In einigen Ausführungsformen umfasst die Hartmaske 136 Siliziumnitrid. Beispielsweise ist die Hartmaske 136 aus Siliziumnitrid (SiN) durch CVD unter Verwendung von Chemikalien gebildet, die Hexachlordisilan (HCD oder Si2C16), Dichlorsilan (DCS oder SiH2Cl2), Bis(TertiaryButylAmino)-Silan (BTBAS oder C8H22N2Si) und Disilan (DS oder Si2H6) umfassen.
  • 11 bis 13 sind Schnittansichten der Halbleiterstruktur 300 in verschiedenen Herstellungsstadien, die gemäß einigen Ausführungsformen gebaut sind. Das Verfahren 200 fährt mit einer Operation 216 durch Bilden einer Interconnectstruktur 114 fort, um FETs und verschiedene andere Vorrichtungen zu verbinden, um eine integrierte Schaltung zu bilden, wie in 11 bis 13 illustriert ist und ferner in 1A bis 1F illustriert ist. Die Interconnectstruktur 114 ist an der Vorderseite des Werkstücks gebildet. Die Halbleiterstruktur 300 umfasst ferner Stromschienen und andere leitfähige Elemente, die an der Rückseite des Werkstücks gebildet sind und kollektiv mit der Interconnectstruktur 114 funktionieren, um die verschiedenen Vorrichtungen in eine funktional integrierte Schaltung zu verbinden.
  • Die Interconnectstruktur 114 umfasst Metallleitungen in mehreren Metallschichten, um horizontales elektrisches Routing bereitzustellen, und Kontakt- /Durchkontaktierungselemente, um vertikales Routing bereitzustellen. Verschiedene Metallleitungen, Kontaktelemente und Durchkontaktierungselemente in der Interconnectstruktur 114 sind durch eine geeignete Technik gebildet, wie etwa einen Damaszenprozess. Insbesondere umfasst die Interconnectstruktur 114 ein oder mehrere Elemente 116, die an Transistoren und/oder anderen Vorrichtungen landen, wie etwa einem Drain-Element 110 eines FET. Die Operation 216 kann mehrere Schritte umfassen, um ein oder mehrere Kontaktelemente 116 zu bilden, wie nachfolgend ausführlich beschrieben ist.
  • Eine andere ILD-Schicht 140 die der ILD-Schicht 130 in Zusammensetzung und Bildung ähnelt, ist auf dem Werkstück gebildet, wie in 11 illustriert. Das Bilden der ILD-Schicht 140 kann in einigen Ausführungsformen Abscheiden und CMP umfassen. Die ILD-Schicht 140 ist ferner strukturiert, ein oder mehrere Kontaktlöcher (oder Öffnungen) 142 durch einen Lithographieprozess und Ätzen zu bilden. Eine Hartmaske kann verwendet werden, die ILD-Schicht 140 zu strukturieren. Der Ätzprozess ätzt durch die ILD-Schichten 140 und 130. bis ein oder mehrere Drain-Elements 110 offengelegt sind, wie in 12 illustriert. In verschiedenen Strukturierungsprozessen, die oben im Verfahren 200 beschrieben sind, kann jeder Strukturierungsprozess durch Doppelstrukturierung oder mehrfache Strukturierung umgesetzt sein. In einigen Ausführungsformen ist eine Silizidschicht 144 auf dem Drain-Element 110 gebildet, um den Kontaktwiderstand zu verringern, wie in 12 illustriert ist. Die Silizidschicht 144 umfasst Silizium und Metall, wie etwa Titansilizid, Tantalsilizid, Nickelsilizid oder Kobaltsilizid. Die Silizidschicht 144 kann durch einen Prozess gebildet sein, der als selbstausgerichteter Silizidprozess (oder Salizidprozess) bezeichnet wird, der Metallabscheidung, Tempern zum Reagieren des Metalls mit Silizium und Ätzen zum Entfernen des nicht reagierten Metalls umfasst.
  • Ein oder mehrere Kontaktelemente 116 sind in dem Kontaktloch (den Kontaktlöchern) 142 gebildet, wie in 13 illustriert. Das Kontaktloch 142 ist mit einem oder mehreren leitfähigen Materialien gefüllt, wie etwa mit Ti, TiN, TaN, Co, W, Al, Cu oder einer Kombination. Das Bilden des Kontaktelements 116 umfasst das Abscheiden eines oder mehrerer leitfähiger Materialien und CMP gemäß einigen Beispielen. Das Abscheiden kann durch eine geeignete Abscheidungstechnik umgesetzt sein, wie etwa durch physische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), Plattierung, CVD oder ein anderes geeignetes Verfahren.
  • Wie oben angemerkt, umfasst die Operation 216 auch das Bilden anderer leitfähiger Elemente, wie etwa der Durchkontaktierungselemente 128, die an dem Kontaktelement 116 landen, der Durchkontaktierungselemente 146, die an den Gateelektroden 134 landen, und der Metallleitungen 126 in der ersten Metallschicht, der Interconnectstruktur 114, wie in 13 oder 1C illustriert. Weiterhin sind andere detaillierte Strukturen wie Halbleiterschichten 102A und 102B in 13 illustriert.
  • Das Verfahren 200 umfasst auch andere Operationen, wie etwa eine Operation 218 zum Ausführen verschiedener Prozesse an dem hinteren Ende der Leitung, was umfasst: Bilden einer Passivierungsschicht, Bilden einer Umverteilungsschicht (RDL), Bilden von Kondensatoren in der Passivierungsschicht und Bilden von Bondingpads (in 13 nicht dargestellt). Dann wird das Werkstück 300 für die nachfolgenden Operationen an der Rückseite des Werkstücks weitergeleitet, wie in 14 bis 19 illustriert. 14 bis 19 sind Schnittansichten der Halbleiterstruktur 300 entlang der aktiven Finnenregion 106, wie etwa entlang der gestrichelten Linie BB' von 6B, jedoch in späteren Herstellungsstadien.
  • Mit Verweis auf 14 fahren die Verfahren 200 mit einer Operation 220 fort, um das Halbleitersubstrat des Werkstücks 300 von der Rückseite her auszudünnen, sodass die aktiven Regionen unter Verwendung geeigneter Verfahren offengelegt werden, wie etwa durch Politur, Ätzen oder Kombinationen davon. In einigen Ausführungsformen kann der Politurprozess einen CMP-Prozess umfassen. In einigen Ausführungsformen für verbesserten Durchsatz umfasst der Politurprozess einen Schleifprozess mit einer höheren Politurrate und dann einen CMP-Prozess mit einer höheren Politurqualität. In dieser Ausführungsform umfasst das Halbleitersubstrat 102 eine eingebettete Halbleiterschicht 102A, die als eine Stoppschicht dient, wie etwa eine Politurstoppschicht oder alternativ eine Ätzstoppschicht. Wenn die eingebettete Halbleiterschicht 102A als eine Politurstoppschicht dient, stoppt der CMP-Prozess an der eingebetteten Halbleiterschicht 102A. Wenn die eingebettete Halbleiterschicht 102A als eine Ätzstoppschicht wirkt, wird nach dem CMP-Prozess ein Ätzprozess weiter angewendet, um das Halbleitersubstrat 102 auszuschneiden, bis es an der eingebetteten Halbleiterschicht 102A stoppt. In dieser Ausführungsform, in der das Halbleitersubstrat 102 ein Siliziumsubstrat ist, während die eingebettete Halbleiterschicht 102A eine Siliziumgermaniumschicht ist, umfasst der Ätzprozess das Aufbringen eines Ätzmittels zum selektiven Entfernen von Silizium relativ zu Siliziumgermanium. Zur Förderung der Ausführungsform umfasst der Ätzprozess kryogenes tiefreaktives Ionenätzen (DRIE) mit SF6 und 02 zum selektiven Ätzen von Silizium relativ zu Siliziumgermanium. Danach wird ein weiterer Ätzprozess angewendet, um die eingebettete Halbleiterschicht 102A zu entfernen. Beispielsweise kann ein Trockenätzprozess angewendet werden, um selektiv die eingebettete Halbleiterschicht 102A von SiGe unter Verwendung des Ätzmittels zu entfernen, das HBr, O2 und N2 umfasst. In einem anderen Beispiel wird ein Nassätzprozess angewendet, um selektiv die eingebettete Halbleiterschicht 102A von SiGe unter Verwendung einer Lösung von NH4OH, H2O2 und H2O umfasst.
  • Mit Verweis auf 15 fährt das Verfahren 200 durch Bilden einer Isolierungsschicht 122 an der Rückseite des Werkstücks 300 mit einer Operation 222 fort. Die Isolierungsschicht 122 ist eine Dielektrikumschicht und kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein Dielektrikum mit niedrigem k-Wert, ein anderes geeignetes Dielektrikum oder Kombinationen davon umfassen. Die Isolierungsschicht 122 kann durch eine geeignete Abscheidungstechnik gebildet sein, wie etwa CVD, ALD, fließfähiges CVD (FCVD) und kann durch einen CMP-Prozess gefolgt werden. In einigen Ausführungsformen umfasst die Isolierungsschicht 122 eine Dicke im Bereich zwischen 10 nm und 30 nm.
  • Mit Verweis auf 16 fährt das Verfahren 200 mit einer Operation 224 fort, um ein oder mehrere Kontaktlöcher (oder Rückseitenkontaktlöcher) 150 in der Isolierungsschicht 122 mit einem Verfahren zu bilden, das einen Lithographieprozess und Ätzen umfasst. Das Verfahren zum Bilden des Rückseitenkontaktlochs 150 ist ähnlich wie das Verfahren zum Bilden des Vorderseitenkontaktlochs 142. In dieser Ausführungsform sind die Rückseitenkontaktlöcher 150 an Source-Elementen 108 ausgerichtet, wobei die Source-Elementen 108 innerhalb der entsprechenden Rückseitenkontaktlöcher 150 offengelegt sind. Insbesondere bildet der Lithographieprozess einen strukturierten Resist mit einer Öffnung, die an dem Source-Element 108 ausgerichtet ist. Der Ätzprozess überträgt die Öffnung auf die Isolierungsschicht 122, um das Source-Element offenzulegen. In einigen Ausführungsformen umfasst der Ätzprozess umfasst ferner das Ätzen auf das Halbleitersubstrat 102, wie etwa das Ätzen des unteren Abschnitts der aktiven Finnenregion zum Offenlegen des Source-Elements 108.
  • Mit Verweis auf 17 fährt das Verfahren 200 mit einer Operation 226 fort, um ein oder mehrere Kontaktelemente (auch als Rückseitenkontaktelement bezeichnet) 120 in dem Kontaktloch 150 zu bilden. In dieser Ausführungsform ist eine Silizidschicht 152 auf dem Source-Element 108 gebildet, um den Kontaktwiderstand zu verringern. Die Silizidschicht 152 umfasst Silizium und Metall, wie etwa Titansilizid, Tantalsilizid, Nickelsilizid oder Kobaltsilizid. Die Silizidschicht 152 ist Zusammensetzung und Bildung betreffend ähnlich wie die Silizidschicht 144. Die Silizidschicht 152 ist jedoch an der Rückseite des Werkstücks gebildet. Insbesondere ist die Silizidschicht 152 an der unteren Fläche des Source-Elements 108 gebildet, während die Silizidschicht 144 an der oberen Fläche des Drain-Elements 110 gebildet ist.
  • Das Kontaktloch 150 ist mit einem oder mehreren leitfähigen Materialien gefüllt, wie etwa mit Ti, TiN, TaN, Co, W, Al, Cu oder einer Kombination. Das Bilden des Rückseitenkontaktelements 120 umfasst das Abscheiden eines oder mehrerer leitfähiger Materialien und CMP gemäß einigen Beispielen. Das Abscheiden kann durch eine geeignete Abscheidungstechnik umgesetzt sein, wie etwa durch CVD, ALD, Plattierung, CVD oder ein anderes geeignetes Verfahren. Das gebildete Rückseitenkontaktelement 120 weist eine Dicke auf, die ähnlich wie die der Isolierungsschicht 122 ist, wie etwa in einem Bereich zwischen 10 nm und 30 nm.
  • Mit Verweis auf 18 fährt das Verfahren 200 mit einer Operation 228 fort, um eine weitere Dielektrikumschicht oder eine Rückseiten-ILD-Schicht (BILD-Schicht) 124 zu bilden, die die Zusammensetzung und Bildung betreffend ähnlich wie die ILD-Schicht 130 ist. Das Bilden der BILD-Schicht 124 kann in einigen Ausführungsformen Abscheiden und CMP umfassen.
  • Noch immer mit Verweis auf 18 fährt das Verfahren 200 mit einer Operation 230 fort, um die BILD-Schicht 124 zu strukturieren, um durch Lithographieprozess und Ätzen einen oder mehrere Gräben 154 zu bilden. Eine Hartmaske kann verwendet werden, die BILD-Schicht 124 zu strukturieren. Ein Ätzprozess wird angewendet, um durch die BILD-Schichten 124 zu ätzen, bis das Rückseitenkontaktelement 120 offengelegt ist.
  • Mit Verweis auf 19 fährt das Verfahren 200 mit einer Operation 232 fort, um eine oder mehrere Rückseitenstromschienen (BPR) 118 in den Gräben 154 der BILD-Schicht 124 zu bilden. Die BPR 118 umfasst ein oder mehrere leitfähige Materialien, wie etwa mit Ti, TiN, TaN, Co, W, Al, Cu oder einer Kombination daraus. Das Bilden der BPR 118 umfasst das Abscheiden eines oder mehrerer leitfähiger Materialien und CMP gemäß einigen Ausführungsformen. Das Abscheiden kann durch eine geeignete Abscheidungstechnik umgesetzt sein, wie etwa durch PVD, ALD, Plattierung, CVD, ein anderes geeignetes Verfahren oder eine Kombination daraus. Insbesondere ist die BPR 118 designt und konfiguriert, durch das Rückseitenkontaktelement 120 elektrisch mit dem FET verbunden zu werden, wie etwa durch Verbinden mit dem Source-Element 108 des FET in dieser Ausführungsform. Andere Herstellungsschritte können vor, während und nach den Operationen des Verfahrens umgesetzt werden.
  • Diese Offenbarung stellt eine Halbleiterstruktur bereit, die Rückseitenstromschienen aufweist, die an der Rückseite des Substrats gebildet sind, und ein Verfahren, das dieselben nach verschiedenen Ausführungsformen herstellt. Eine solche gebildete Halbleiterstruktur umfasst Rückseitenstromschienen an der Rückseite und die Interconnectstruktur an der Vorderseite zum kollektiven Routen von Stromleitungen, wie etwa, dass die Drain-Elemente mit den entsprechenden Stromleitungen durch die Interconnectstruktur verbunden sind und die Source-Elemente mit den entsprechenden Stromleitungen durch die Rückseitenstromschienen verbunden sind. Insbesondere umfasst die Halbleiterstruktur Rückseitenkontaktelemente, die an den Source-Elementen an der Rückseite liegen und elektrisch die Rückseitenstromschienen mit den Source-Elementen verbinden; und Vorderseitenkontaktelemente, die an den Drain-Elementen landen und elektrisch mit den leitfähigen Elementen der oberen Ebene (z. B. Metallleitungen) der Interconnectstruktur verbunden sind. Weiterhin umfassen sowohl die vorderen Kontaktelemente als auch die Rückseitenkontaktelemente jeweilige Silizidschichten zum weiteren Verringern der Kontaktwiderstände. Die offenbarte Struktur verringert den Routingwiderstand, vergrößert die Ausrichtungsmargen, erhöht die Layoutflexibilität und verbessert die Packdichte. Die offenbarte Struktur stellt eine höhere Flexibilität für das Schaltungsdesignlayout und ein größeres Prozessfenster der IC-Herstellung bereit, was die offenbarten Strukturen für fortgeschrittene Technologieknoten geeignet macht.
  • Die offenbarte Struktur kann in verschiedenen Anwendungen verwendet werden, in denen FinFETs für verbesserte Leistung integriert sind. Beispielsweise können die FinFETs mit Multifinnenvorrichtungen verwendet werden, um Direktzugriffspeicherzellen (SRAM-Zellen) zu bilden. In anderen Beispielen kann die offenbarte Struktur in verschiedene integrierte Schaltungen integriert werden, wie etwa Logikschaltung, dynamischen Direktzugriffspeicher (DRAM), Flashspeicher oder Bildgebungssensor.
  • In einem Beispiel stellt diese Offenbarung eine Halbleiterstruktur gemäß einigen Ausführungsformen bereit. Die Halbleiterstruktur umfasst ein Substrat, das eine Vorderseite und eine Rückseite aufweist; einen Gatestapel, der an der Vorderseite des Substrats gebildet und an einer aktiven Region des Substrats angeordnet ist; ein erstes Source-/Drain-Element, das an der aktiven Region gebildet und an einer Kante des Gatestapels angeordnet ist; eine Rückseitenstromschiene, die an der Rückseite des Substrats gebildet ist; und ein Rückseitenkontaktelement, das zwischen der Rückseitenstromschiene und dem ersten Source-/Drain-Element eingesetzt ist und elektrisch die Rückseitenstromschiene mit dem ersten Source-/Drain-Element verbindet.
  • Ein anderer Aspekt dieser Offenbarung bezieht sich auf eine Halbleiterstruktur. Die Halbleiterstruktur umfasst ein Substrat, das eine Vorderseite und eine Rückseite aufweist; eine aktive Finnenregion, die von der Vorderseite des Substrats vorspringt; einen Gatestapel, der an der aktiven Finnenregion angeordnet ist; ein Source-Element und ein Drain-Element, die an der aktiven Region gebildet sind und zwischen denen der Gatestapel liegt; ein Vorderseitenkontaktelement, das an dem Drain-Element an der Vorderseite des Substrats liegt; eine Rückseitenstromschiene, die an der Rückseite des Substrats gebildet ist; und ein Rückseitenkontaktelement, das zwischen der Rückseitenstromschiene und dem Source-Element eingesetzt ist, wobei das Rückseitenkontaktelement elektrisch die Rückseitenstromschiene mit dem Source-Element verbindet.
  • Noch ein weiterer Aspekt dieser Offenbarung bezieht sich auf ein Verfahren des Bildens einer integrierte Schaltungsstruktur. Das Verfahren umfasst das Aufnehmen eines Substrats, das eine vordere Fläche und eine hintere Fläche aufweist; das Bilden eines Shallow-Trench-Isolierungselements (STI-Element) in der vorderen Fläche des Substrats, wodurch eine aktive Finnenregion gebildet wird, die durch das STI-Element umgeben ist; das Bilden eines Gatestapels an den aktiven Finnenregionen; das Bilden eines Source-Elements und eines Drain-Elements an den aktiven Finnenregionen, wobei sich der Gatestapel von dem Source-Element zu dem Drain-Element erstreckt; das Bilden einer Interconnectstruktur an dem Gatestapel, dem Source-Element und dem Drain-Element von der Vorderseite her, wobei die Interconnectstruktur ein Vorderseitenkontaktelement umfasst, das das Drain-Element kontaktiert; Ausdünnen des Substrats von der hinteren Fläche her, sodass das Source-Element mit einer offengelegten Fläche offengelegt ist; das Bilden eines Rückseitenkontaktelements, das an der offengelegten Fläche des Source-Elements liegt; und das Bilden einer Rückseitenstromschiene, die an dem Rückseitenkontaktelement liegt.
  • Obiges hat Elemente verschiedener Ausführungsformen skizziert. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/954532 [0001]

Claims (20)

  1. Halbleiterstruktur, aufweisend: ein Substrat, das eine Vorderseite und eine Rückseite aufweist; einen Gatestapel, der an der Vorderseite des Substrats gebildet und auf einer aktiven Region des Substrats angeordnet ist; ein erstes Source-/Drain-Element, das an der aktiven Region gebildet und an einer Kante des Gatestapels angeordnet ist; eine Rückseitenstromschiene, die an der Rückseite des Substrats gebildet ist; und ein Rückseitenkontaktelement, das zwischen der Rückseitenstromschiene und dem ersten Source-/Drain-Element gebildet ist und elektrisch die Rückseitenstromschiene mit dem ersten Source-/Drain-Element verbindet, wodurch das Rückseitenkontaktelement ferner eine erste Silizidschicht aufweist, die an der Rückseite des Substrats angeordnet ist.
  2. Halbleiterstruktur aus Anspruch 1, wobei die erste Silizidschicht des Rückseitenkontaktelements eine untere Fläche des ersten Source-/Drain-Elements direkt kontaktiert.
  3. Halbleiterstruktur aus Anspruch 1 oder 2, wobei sich das Rückseitenkontaktelement ferner mit einem erhöhten Kontaktbereich in das erste Source-/Drain-Element erstreckt.
  4. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, ferner aufweisend: ein zweites Source-/Drain-Element, das an der aktiven Region gebildet ist; und eine Interconnectstruktur, die an dem Gatestapel und dem ersten und dem zweiten Source-/Drain-Element gebildet ist, wobei die Interconnectstruktur ferner ein Vorderseitenkontaktelement aufweist, das das zweite Source-/Drain-Element direkt kontaktiert.
  5. Halbleiterstruktur aus Anspruch 4, wobei das Vorderseitenkontaktelement eine zweite Silizidschicht in direktem Kontakt mit einer oberen Fläche des zweiten Source-/Drain-Elements aufweist.
  6. Halbleiterstruktur aus Anspruch 5, wobei die zweite Silizidschicht des Vorderseitenkontaktelements an der Vorderseite des Substrats angeordnet ist und direkt die obere Fläche des zweiten Source-/Drain-Elements kontaktiert.
  7. Halbleiterstruktur aus einem der vorhergehenden Ansprüche, ferner aufweisend ein Shallow-Trench-Isolierungselement (STI-Element), das zu einer aktiven Region benachbart ist, wobei die aktive Region eine aktive Finnenregion ist, die über eine obere Fläche des STI-Elements extrudiert ist.
  8. Halbleiterstruktur aus Anspruch 7, ferner aufweisend eine erste Dielektrikumschicht, die an der aktiven Finnenregion an der Rückseite angeordnet ist; und eine zweite Dielektrikumschicht, die an der ersten Dielektrikumschicht angeordnet ist, wobei das Rückseitenkontaktelement in die erste Dielektrikumschicht eingebettet ist, und die Rückseitenstromschiene in die zweite Dielektrikumschicht eingebettet ist.
  9. Halbleiterstruktur aus Anspruch 8, wobei die erste und die zweite Dielektrikumschicht unterschiedlich zusammengesetzt sind.
  10. Halbleiterstruktur aus Anspruch 8 oder 9, wobei die erste Dielektrikumschicht das STI-Element direkt kontaktiert.
  11. Halbleiterstruktur, aufweisend: ein Substrat, das eine Vorderseite und eine Rückseite aufweist; eine aktive Finnenregion, die von der Vorderseite des Substrats vorspringt; einen Gatestapel, der an der aktiven Finnenregion angeordnet ist; ein Source-Element und ein Drain-Element, die an der aktiven Region gebildet sind und zwischen denen der Gatestapel liegt; ein Vorderseitenkontaktelement, das an dem Drain-Element an der Vorderseite des Substrats liegt; eine Rückseitenstromschiene, die an der Rückseite des Substrats gebildet ist; und ein Rückseitenkontaktelement, das zwischen der Rückseitenstromschiene und dem Source-Element eingesetzt ist, wobei das Rückseitenkontaktelement elektrisch die Rückseitenstromschiene mit dem Source-Element verbindet, wobei das Rückseitenkontaktelement eine erste Silizidschicht aufweist, die an der Rückseite und in direktem Kontakt mit dem Source-Element angeordnet ist, und das Vorderseitenkontaktelement eine zweite Silizidschicht aufweist, die an der Vorderseite und in direktem Kontakt mit dem Drain-Element angeordnet ist.
  12. Halbleiterstruktur aus Anspruch 11, wobei die erste Silizidschicht eine untere Fläche des Source-Elements direkt kontaktiert; und die zweite Silizidschicht eine obere Fläche des Drain-Elements direkt kontaktiert.
  13. Halbleiterstruktur aus Anspruch 11 oder 12, wobei sich das Rückseitenkontaktelement ferner in das Source-Element erstreckt; und sich das Vorderseitenkontaktelement ferner in das Drain-Element erstreckt.
  14. Halbleiterstruktur aus einem der Ansprüche 11 bis 13, ferner umfassend eine erste Dielektrikumschicht, die an der aktiven Finnenregion und dem STI-Element an der Rückseite des Substrats angeordnet ist; und eine zweite Dielektrikumschicht, die an der ersten Dielektrikumschicht angeordnet ist, wobei das Rückseitenkontaktelement in die erste Dielektrikumschicht eingebettet ist, die Rückseitenstromschiene in die zweite Dielektrikumschicht eingebettet ist, und sich die erste und die zweite Dielektrikumschicht in der Zusammensetzung unterscheiden.
  15. Halbleiterstruktur aus einem der vorhergehenden Ansprüche 11 bis 14, ferner aufweisend ein Shallow-Trench-Isolierungselement (STI-Element), das zu einer aktiven Finnenregion benachbart ist, wobei die aktive Finnenregion über eine obere Fläche des STI-Elements extrudiert ist.
  16. Verfahren zum Bilden einer integrierten Schaltungsstruktur, umfassend: Erhalten eines Substrats, das eine Vorderseite und eine Rückseite umfasst; Bilden eines Shallow-Trench-Isolierungselements (STI-Element) in der vorderen Fläche des Substrats, wodurch eine aktive Finnenregion definiert wird, die durch das STI-Element umgeben ist; Bilden eines Gatestapels an den aktiven Finnenregionen; Bilden eines Source-Elements und eines Drain-Elements an den aktiven Finnenregionen, wobei sich der Gatestapel von dem Source-Element zu dem Drain-Element erstreckt; Bilden einer Interconnectstruktur an dem Gatestapel, dem Source-Element und dem Drain-Element von der vorderen Fläche her, wobei die Interconnectstruktur ein Vorderseitenkontaktelement umfasst, das das Drain-Element kontaktiert; Ausdünnen des Substrats von der hinteren Fläche, sodass das Source-Element mit einer offengelegten Fläche offengelegt ist; Bilden eines Rückseitenkontaktelements, das an der offengelegten Fläche des Source-Elements liegt; und Bilden einer Rückseitenstromschiene, die an dem Rückseitenkontaktelement liegt.
  17. Verfahren aus Anspruch 16, wobei das Bilden des Rückseitenkontaktelements das Bilden einer ersten Silizidschicht in direktem Kontakt mit dem Source-Element umfasst; und das Bilden der Interconnectstruktur das Bilden einer zweiten Silizidschicht in direktem Kontakt mit dem Drain-Element umfasst.
  18. Verfahren aus Anspruch 16 oder 17, wobei das Bilden des Rückseitenkontaktelements umfasst Abscheiden einer Dielektrikumschicht eines ersten Dielektrikums auf dem Substrat, umfassend die offengelegte Fläche des Source-Elements; Strukturieren der Dielektrikumschicht zum Bilden einer Kontaktöffnung; Bilden der ersten Silizidschicht an dem Source-Element, das innerhalb der Kontaktöffnung offengelegt ist; und Füllen eines ersten leitfähigen Materials in der Kontaktöffnung zum Bilden des Rückseitenkontaktelements.
  19. Verfahren aus Anspruch 18, wobei das Bilden des Rückseitenkontaktelements umfasst Abscheiden einer Rückseitenzwischenschichtdielektrikumschicht (BILD-Schicht) eines zweiten Dielektrikums an der Dielektrikumschicht, wobei sich das zweite Dielektrikum von dem ersten Dielektrikum in der Zusammensetzung unterscheidet; Strukturieren der BILD-Schicht zum Bilden eines Grabens zum Offenlegen des Rückseitenkontaktelements; und Abscheiden eines zweiten leitfähigen Materials in dem Graben zum Bilden der Rückseitenstromschiene.
  20. Verfahren aus einem der Ansprüche 16 bis 19, wobei das Aufnehmen des Substrats das Bilden einer Siliziumgermaniumschicht auf einer Halbleiterfläche; und das epitaktische Aufbauen einer Siliziumschicht auf dem Siliziumgermanium umfasst; und das Ausdünnen des Substrats das Polieren der Siliziumschicht; das selektive Ätzen der Siliziumschicht; und das selektive Ätzen der Siliziumgermaniumschicht umfasst.
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