KR100541054B1 - 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법 - Google Patents

하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법

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Abstract

하드마스크 스페이서를 채택하여 3차원 전계효과 트랜지스터를 제조하는 방법이 개시된다. 이 방법은 반도체기판 상에 하드마스크 패턴을 형성하는 것을 구비한다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성한다. 상기 트렌치를 갖는 반도체기판 상에 트렌치산화막 및 라이너(liner)를 차례로 형성하고, 상기 트렌치 내부의 빈공간을 채우는 소자분리막을 형성한다. 이때, 상기 소자분리막의 상부면은 상기 하드마스크 패턴의 상부면 아래로 리세스된다. 그 후, 상기 하드마스크 패턴의 측벽들을 덮는 하드마스크 스페이서를 형성한다. 상기 하드마스크 스페이서를 갖는 반도체기판 상에 상기 하드마스크 패턴을 가로지르는 개구부를 갖는 마스크 패턴을 형성한다. 그 후, 상기 마스크 패턴, 상기 하드마스크 패턴 및 상기 하드마스크 스페이서를 식각마스크로 사용하여 상기 소자분리막을 식각하여 채널영역을 한정한다. 이에 따라, 상기 하드마스크 스페이서에 의해 식각이 방지된 상기 소자분리막의 일부분들이 각각 상기 채널영역의 측벽들 상에 잔존하여, 상기 라이너가 식각손상되는 것을 방지한다.
하드마스크 스페이서(hard mask spacer), 3차원 전계효과 트랜지스터(3 dimensional field effect transistor), 핀 전계효과 트랜지스터(FinFET)

Description

하드마스크 스페이서를 채택하여 3차원 모오스 전계효과 트랜지스터를 제조하는 방법{Method of fabricating a three dimensional MOSFET employing a hardmask spacer}
도 1 내지 도 6은 종래기술에 따른 3차원 모오스 전계효과 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 바람직한 실시예에 따른 3차원 모오스 전계효과 트랜지스터를 설명하기 위한 레이아웃도이다.
도 8a 내지 도 18b는 본 발명의 바람직한 실시예에 따른 3차원 모오스 전계효과 트랜지스터를 제조하는 방법을 설명하기 위해 도 7의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
21: 반도체기판, 21a: 활성영역,
21b: 채널영역, 23: 버퍼층,
25a: 하드마스크 패턴, 29: 트렌치산화막,
31: 라이너, 33a: 리세스된 소자분리막,
35: 하드마스크 스페이서, 37: 갭 충진막,
39: 마스크 패턴, 41: 게이트절연막,
43a: 게이트전극, 45: 스페이서
본 발명은 반도체소자 제조방법에 관한 것으로서, 보다 상세하게는 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과 트랜지스터를 제조하는 방법에 관한 것이다.
반도체 소자는 모오스 트랜지스터와 같은 개별소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 반도체 소자의 집적도가 증가함에 따라, 상기 모오스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모오스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다.
일반적으로, 단채널 효과에 따른 문턱전압의 감소를 방지하기 위해 채널영역 내에 채널이온들을 고농도로 도우핑하는 방법이 사용된다. 그러나, 채널이온들을 고농도로 도우핑할 경우, 채널저항이 증가하여 전류구동능력이 감소된다.
따라서, 상기 단채널 효과를 감소시키기 위한 방안으로 3차원 전계효과 트랜지스터에 대한 연구가 널리 진행되고 있다. 특히, 채널 폭이 작아 완전공핍이 가능한 핀 전계효과 트랜지스터에 대한 연구가 널리 진행되고 있다.
상기 3차원 전계효과 트랜지스터를 제조하는 방법이 미국특허공개 제2003/0,141,546(A1)호에 "모오스 반도체소자 및 그것을 제조하는 방법(MOS semiconductor of manufacturing the same)"이라는 제목으로 마에가와(Maegawa)에 의해 개시된 바 있다.
도 1 내지 도 6은 상기 미국특허공개 제2003/0,141,546(A1)호에 개시된 3차원 전계효과 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1)이 준비된다. 상기 반도체기판(1)의 주면(main surface) 상에 1000℃의 온도에서 열산화에 의해 기판산화막(substrate oxide film; 6)이 형성된다. 또한, 상기 기판 산화막(6) 상에 마스크 질화막(mask nitride film; 7)이 형성된다.
도 2를 참조하면, 상기 기판산화막(6) 및 마스크질화막(7)이 패터닝되어 채널영역 및 소오스/드레인 영역들을 포함하는 반도체층(13)의 평면 모양을 갖는다.
이어서, 상기 패터닝된 기판산화막(6) 및 마스크질화막(7)을 식각마스크로 사용하여 상기 반도체기판(1)의 주면이 선택적으로 식각된다. 그 결과, 상기 주면이 선택적으로 리세스된다. 특히, 상기 반도체층(13)의 주변에 트렌치가 형성된다.
이때, 상기 기판 산화막(6) 및 마스크질화막(7)의 패턴 모양들은 상기 반도체층(13) 내의 채널 폭(channel width)에 대응하는 폭이 최대 채널 공핍층(maximum channel depletion layer)의 두배 보다 작거나 같도록 결정된다.
도 3을 참조하면, 상기 반도체기판(1) 상에 고밀도 화학기상증착(HDP-CVD)에 의해 소자분리막(isolating layer; 2)이 될 산화막이 증착되어 상기 반도체층(13)을 덮는다. 그 후, 상기 소자분리막(2)이 화학기계적연마(chemical mechanical polishing; CMP)에 의해 상기 마스크질화막(7)의 상부면이 노출될 때 까지 제거된다.
도 4를 참조하면, 상기 도 3의 단계에서 형성된 중간단계의 상부면에 리지스트 패턴(도시하지 않음)이 형성된다. 이어서, 상기 리지스트 패턴을 식각마스크로 사용하여 선택적 식각이 수행된다. 결과적으로, 상기 채널영역이 될 상기 반도체층(13)의 일부영역의 한쌍의 측면들에 인접한 부분들에서 상기 소자분리막(2)의 상부면이 아래로 리세스된다.
도 5를 참조하면, 고온 인산(phosphoric acid; H3PO4) 용액 및 불산(hydrofluoric acid; HF)용액을 사용하여 식각하므로써 상기 마스크 질화막(7) 및 상기 기판 산화막(6)이 제거된다.
도 6을 참조하면, 게이트 절연막(3)이 열산화공정을 통해 도 5의 단계 후에 얻어진 중간 구조의 전면 상에 형성된다. 그 결과, 상기 채널영역(5)이 될 상기 반도체층(13)의 일부 영역의 한쌍의 측면들 및 상부면이 상기 게이트절연막(3)에 의해 덮힌다. 다음, 게이트전극(4)이 될 폴리실리콘막이 증착된다. 그 후, 사진 및 플라즈마 공정을 사용하여 상기 폴리실리콘막이 소정 모양을 갖도록 패터닝된다. 그 결과, 상기 게이트 전극(4)이 형성된다.
상기 미국특허공개 제2003/0,141,546(A1)호에 개시된 방법에 따르면, 상기 채널영역(5)의 상부면 뿐만 아니라, 상기 채널영역(5)의 측면들도 상기 게이트전극(4)에 의해 덮힌다. 또한, 상기 채널영역(5)의 폭이 최대 공핍층의 2배 이하가 되도록 형성될 수 있다. 따라서, 상기 방법에 따르면, 단채널 효과를 개선할 수 있는 장점이 있다.
그러나, 상기 방법은, 도 5를 참조하여 설명한 바와 같이, 상기 반도체층(13)의 일부영역의 측면들에 인접한 소자분리막을 리세스시킨 후, 상기 마스크질화막(7)을 제거한다. 이때, 상기 마스크질화막은 인산 용액을 사용하여 제거된다. 그러나, 상기 마스크질화막을 제거하는 동안, 상기 반도체층(13)이 상기 인산 용액에 의해 손상될 수 있다. 특히, 상기 반도체층(13)의 폭이 최대공핍층의 2배 이하인 경우, 상기 반도체층(13)의 손상은 트랜지스터의 동작에 치명적인 결함을 초래할 수 있다.
한편, 상기 반도체층(13)이 손상되는 것을 방지하기 위해 상기 소자분리막(2)을 증착하기 전에 상기 트렌치의 내벽 상에 트렌치 산화막 및 라이너(liner)를 형성할 수 있다. 상기 라이너는 상기 소자분리막(2)을 리세스시키는 동안 상기 트렌치산화막을 보호하는 역할을 한다. 또한, 상기 트렌치산화막은 상기 마스크 질화막(7)을 제거하는 동안 상기 반도체층(13)이 손상되는 것을 방지한다. 그러나, 상기 소자분리막(2)을 리세스시키는 동안 상기 라이너가 손상될 수 있으며, 상기 트렌치산화막이 손상될 수 있다. 그 결과, 인산 용액을 사용하여 상기 마스크 질화막(7)을 제거하는 동안 상기 반도체층(13)이 손상될 수 있다. 결과적으로, 상기 소자분리막(2)을 리세스시키는 동안 상기 라이너가 손상되는 것을 방지할 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는, 채널영역의 측벽들이 식각손상되는 것을 방지할 수 있는 3차원 전계효과 트랜지스터 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 채널이온들이 소오스/드레인 영역들에 주입되는 것을 방지할 수 있는 3차원 전계효과 트랜지스터 제조방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 태양은 하드마스크 스페이서를 채택하여 3차원 전계효과 트랜지스터를 제조하는 방법을 제공한다. 이 방법은 반도체기판 상에 하드마스크 패턴을 형성하는 것을 구비한다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성한다. 상기 트렌치를 갖는 반도체기판 상에 트렌치산화막 및 라이너(liner)를 차례로 형성하고, 상기 트렌치 내부의 빈공간을 채우는 소자분리막을 형성한다. 이때, 상기 소자분리막의 상부면은 상기 하드마스크 패턴의 상부면 아래로 리세스된다. 그 후, 상기 하드마스크 패턴의 측벽들을 덮는 하드마스크 스페이서를 형성한다. 상기 하드마스크 스페이서를 갖는 반도체기판 상에 상기 하드마스크 패턴을 가로지르는 개구부를 갖는 마스크 패턴을 형성한다. 그 후, 상기 마스크 패턴, 상기 하드마스크 패턴 및 상기 하드마스크 스페이서를 식각마스크로 사용하여 상기 소자분리막을 식각하여 채널영역을 한정한다. 이에 따라, 상기 하드마스크 스페이서에 의해 식각이 방지된 상기 소자분리막의 일부분들이 각각 상기 채널영역의 측벽들 상에 잔존하여, 상기 라이너가 식각손상되는 것을 방지한다.
한편, 상기 활성영역의 상부면 및 상기 채널영역의 측벽들을 노출시키는 것을 더 포함할 수 있다. 그 후, 상기 활성영역의 상부면 및 상기 채널영역의 측벽들 을 덮되, 상기 채널영역과 절연된 게이트전극을 형성한다.
상기 게이트전극을 형성하는 것은 상기 활성영역의 상부면 및 상기 채널영역의 측벽을 덮는 게이트절연막을 형성하는 것을 포함할 수 있다. 상기 게이트절연막을 갖는 반도체기판 상에 게이트도전막을 형성하고, 상기 게이트도전막을 패터닝한다. 이에 더하여, 상기 게이트전극을 이온주입마스크로 사용하여 상기 활성영역내에 고농도 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성할 수 있다. 한편, 상기 불순물이온들을 주입하기 전, 상기 게이트전극의 측벽들 상에 스페이서들을 형성할 수 있다.
한편, 상기 하드마스크 패턴을 형성하는 것은 상기 반도체기판 상에 하드마스크막을 형성하는 것을 포함한다. 그 후, 상기 하드마스크막을 사진 및 식각공정을 사용하여 패터닝할 수 있다. 이에 더하여, 상기 활성영역의 적어도 일부분은 최대공핍층의 2배 이하의 폭을 갖도록 한정될 수 있다. 이를 위해, 상기 활성영역의 적어도 일부분에 대응하는 상기 하드마스크 패턴의 일부 영역이 상기 폭에 대응하는 폭을 갖도록 형성될 수 있다. 한편, 상기 채널영역은 상기 적어도 일부분 내에 한정될 수 있다. 이에 따라, 완전공핍이 가능한 핀 전계효과 트랜지스터(FinFET)를 제조할 수 있다.
상기 하드마스크막을 형성하기 전, 상기 반도체기판 상에 버퍼층을 형성할 수 있다. 상기 버퍼층은 상기 하드마스크막과 상기 반도체기판 사이의 스트레스를 완화시킨다.
또한, 상기 하드마스크 스페이서를 형성한 후, 상기 하드마스크 스페이서의 측벽들을 덮는 갭충진막을 형성할 수 있다. 상기 갭충진막을 형성하는 것은 상기 하드마스크 스페이서를 갖는 반도체기판 상에 절연막을 형성하는 것을 포함할 수 있다. 상기 절연막을 상기 하드마스크 패턴의 상부면이 노출될 때 까지 평탄화시킨다. 그 결과, 그것의 상부면이 상기 하드마스크의 상부면과 동일한 높이를 갖는 갭충진막이 형성된다. 이에 따라, 상기 하드마스크 패턴을 가로지르는 개구부를 갖는 마스크 패턴을 형성하는 것이 쉽다.
한편, 상기 활성영역의 상부면 및 상기 채널영역의 측벽들을 노출시키는 것은 상기 마스크 패턴을 제거하는 것을 포함한다. 또한, 상기 소자분리막의 일부분들, 상기 하드마스크 패턴, 상기 하드마스크 스페이서 및 상기 라이너를 제거한다. 그 후, 상기 채널영역의 측벽들을 덮는 트렌치산화막을 제거한다. 한편, 상기 반도체기판 상에 버퍼층이 형성된 경우, 상기 활성영역의 상부면을 덮는 버퍼층을 제거한다. 상기 버퍼층은 상기 트렌치산화막과 함께 제거될 수 있다.
상기 마스크 패턴을 제거하기 전 또는 후에 상기 채널영역 내에 채널이온들을 주입할 수 있다. 이때, 상기 채널영역 이외의 상기 활성영역내에는 상기 마스크 패턴 및/또는 상기 하드마스크 패턴에 의해 채널이온들이 주입되는 것이 방지된다.
또한, 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하기 전, 상기 반도체기판을 열산화시킬 수 있다. 그 결과, 상기 반도체기판 상부면에 열산화막이 형성되어, 상기 활성영역의 모서리가 둥글게 된다. 이에 따라, 트랜지스터가 동작하는 동안, 상기 활성영역의 모서리에 전기장이 집중되는 것을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 7은 본 발명의 바람직한 실시예에 따른 3차원 전계효과 트랜지스터의 레이아웃도이고, 도 8a 내지 도 18b는 본 발명의 바람직한 실시예에 따른 3차원 전계효과 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다. 도 8a 내지 도 18b의 도면번호들에 있어서, "a" 및 "b"는 각각 도 7의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들이다.
도 7, 도 8a 및 도 8b를 참조하면, 반도체기판(21) 상에 하드마스크막(25)을 형성한다. 상기 반도체기판(21)은 실리콘 기판 또는 실리콘 온 인슐레이터(silicon on insulator; SOI) 기판일 수 있다. 또한, 상기 하드마스크막(25)은 실리콘질화막(SiN)으로 형성될 수 있다.
한편, 상기 하드마스크막(25)을 형성하기 전, 상기 반도체기판 상에 버퍼층(23)을 형성할 수 있다. 상기 버퍼층(23)은 상기 반도체기판(21)을 열산화시키어 형성할 수 있다. 상기 버퍼층(23)은 상기 하드마스크막(25)과 상기 반도체기판(21) 사이의 스트레스를 완화시키는 역할을 한다.
도 7, 도 9a 및 도 9b를 참조하면, 상기 하드마스크막(25)을 패터닝하여 하 드마스크 패턴(25a)을 형성한다. 상기 하드마스크막(25)은 사진 및 식각공정을 사용하여 패터닝될 수 있다. 이때, 상기 하드마스크막(25)을 패터닝하기 위해 상기 하드마스크막(25) 상에 반사방지막(anti-reflective coating layer; 도시하지 않음) 및 포토레지스트막을 형성할 수 있다. 상기 반사방지막은 유기(organic) 반사방지막으로 형성할 수 있다. 상기 포토레지스트막을 사진 및 현상공정을 사용하여 패터닝하여 포토레지스트 패턴(도시하지 않음)을 형성한다. 그 후, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드마스크막(25)을 식각한다. 이때, 상기 버퍼층(23)도 같이 식각될 수 있다.
한편, 상기 버퍼층(23)이 식각되어 노출된 반도체기판(21)을 열산화시킬 수 있다. 그 결과, 상기 노출된 반도체기판(21) 상에 열산화막(도시하지 않음)이 형성된다. 상기 열산화막의 일부분은 상기 하드마스크 패턴(25a) 하부의 상기 반도체기판 상부에 형성된다.
도 7, 도 10a 및 도 10b를 참조하면, 상기 하드마스크 패턴(25a)을 식각마스크로 사용하여 상기 반도체기판(21)을 식각하여 활성영역(21a)을 한정하는 트렌치(27)를 형성한다. 상기 반도체기판(21)은 이방성식각 공정을 사용하여 약 3000Å의 깊이로 식각될 수 있다. 여기서, 상기 활성영역(21a)은 종래기술의 반도체층(도 2의 13)을 의미한다.
한편, 상기 열산화막이 형성된 경우, 상기 활성영역(21a)의 상부 모서리들은 둥글게 형성된다. 이에 따라, 전기장이 상기 활성영역(21a)의 모서리들에 집중되는 것을 완화시킬 수 있다.
또한, 상기 활성영역(21a)의 적어도 일부분은 최대공핍층의 두배 이하의 폭을 갖도록 한정될 수 있다. 이를 위해, 상기 하드마스크 패턴(25a)의 적어도 일부분이 상기 최대공핍층의 두배 이하의 폭에 대응하는 폭을 갖도록 형성될 수 있다.
도 7, 도 11a 및 도 11b를 참조하면, 상기 트렌치(27)를 갖는 반도체기판 상에 트렌치산화막(29) 및 라이너(liner; 31))를 차례로 형성한다. 상기 트렌치산화막(29)은 상기 트렌치(27)를 갖는 반도체기판을 열산화시키어 형성할 수 있다. 상기 트렌치 산화막(29)은 상기 트렌치(27)를 형성하는 동안, 상기 반도체기판(21)의 식각손상을 회복시키기 위해 형성될 수 있다.
한편, 상기 라이너(31)는 상기 트렌치산화막(29)을 갖는 반도체기판 상에 화학기상증착 기술을 사용하여 형성될 수 있다. 상기 라이너(31)는 상기 하드마스크막(25)과 동일한 물질막 즉, 실리콘질화막으로 형성될 수 있다. 상기 라이너(31)는 상기 트렌치산화막(29)을 덮는다.
도 7, 도 12a 및 도 12b를 참조하면, 상기 라이너(31)를 갖는 반도체기판 상에 상기 트렌치(27) 내부의 빈공간을 채우는 절연막(도시하지 않음)을 형성한다. 상기 절연막은 고밀도 플라즈마 화학기상증착(HDP-CVD) 기술을 사용하여 실리콘산화막으로 형성될 수 있다. 그 후, 상기 절연막을 상기 하드마스크 패턴(25a)의 상부면이 노출될 때 까지 평탄화시킨다. 이어서, 상기 평탄화된 절연막을 상기 하드마스크 패턴의 상부면 아래로 리세스시키어 소자분리막(33)을 형성한다. 이때, 상기 하드마스크 패턴(25a)의 상부면 및 측벽을 덮는 라이너(31)의 일부분도 제거될 수 있다.
도 7, 도 13a 및 도 13b를 참조하면, 상기 소자분리막(33)을 갖는 반도체기판 상에 스페이서절연막(도시하지 않음)을 형성한다. 상기 스페이서절연막은 상기 소자분리막(33)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 또한, 상기 스페이서절연막은 상기 하드마스크막(25)과 동일한 물질막으로 형성될 수 있다. 상기 스페이서절연막을 전면식각하여 상기 하드마스크 패턴(25a)의 측벽들을 덮는 하드마스크 스페이서(35)를 형성한다. 이때, 상기 하드마스크 스페이서(35)는 상기 활성영역(21a)의 측벽상의 상기 라이너(31)의 상부에 위치한다. 또한, 상기 하드마스크 스페이서(35)의 일부는 상기 소자분리막(33)의 상부에 위치할 수 있다.
도 7, 도 14a 및 도 14b를 참조하면, 상기 하드마스크 스페이서(35)를 갖는 반도체기판 상에 상기 하드마스크 패턴(25a)을 가로지르는 개구부를 갖는 마스크 패턴(39)을 형성한다. 상기 마스크 패턴(39)은 포토레지스트 패턴일 수 있다. 상기 마스크 패턴(39)이 포토레지스트 패턴인 경우, 상기 포토레지스트 패턴을 형성하기 위해 반사방지막이 채택될 수 있다.
한편, 상기 마스크 패턴(39)을 형성하기 전, 상기 하드마스크 스페이서(35)를 갖는 반도체기판 상에 절연막(도시하지 않음)을 형성할 수 있다. 그 후, 상기 절연막을 상기 하드마스크 패턴(25a)의 상부면이 노출될 때 까지 평탄화시키어 상기 하드마스크 스페이서(35)의 측벽을 덮는 갭충진막(37)을 형성한다. 상기 갭충진막(37)은 상기 하드마스크 패턴(25a)과 상기 소자분리막(33) 사이의 단차를 감소시킨다. 그 결과, 상기 마스크 패턴(39)을 쉽게 형성할 수 있다.
도 7, 도 15a 및 도 15b를 참조하면, 상기 마스크 패턴(39), 상기 하드마스크 패턴(25a) 및 상기 하드마스크 스페이서(35)를 식각마스크로 사용하여 상기 갭충진막(37) 및 상기 소자분리막(33)을 식각하여 상기 소자분리막(33)을 리세스시킨다. 그 결과, 리세스된 소자분리막(33a)이 형성되며, 상기 소자분리막(33)의 리세스된 깊이에 의해 채널영역(21b)의 높이가 한정된다.
한편, 상기 하드마스크 스페이서(35) 하부에 위치하는 상기 소자분리막(33)의 일부분들은 식각이 방지된다. 그 결과, 상기 식각이 방지된 소자분리막(33)의 일부분들은 각각 상기 채널영역(21b)의 측벽들 상에 잔존하여 상기 라이너(31)가 노출되는 것을 방지한다. 따라서, 상기 라이너(31)의 식각손상이 방지된다.
이 때, 상기 하드마스크 패턴(25a) 및 상기 하드마스크 스페이서(35)도 식각되어 리세스될 수 있다. 그러나, 상기 하드마스크 패턴(25a)의 적어도 일부는 상기 활성영역(21a) 상부에 잔존하는 것이 바람직하다.
한편, 상기 리세스된 소자분리막(33a)을 갖는 반도체기판 상에 채널이온들을 주입할 수 있다. 이때, 상기 채널이온들은 상기 채널영역(21b) 상부의 상기 하드마스크 패턴(25a)을 통해 상기 채널영역(21b) 내에 주입될 수 있다. 상기 채널영역(21b) 이외의 다른 활성영역(21a)의 상부면은 상기 마스크 패턴(39) 및 상기 하드마스크 패턴(25a)으로 덮혀 있다. 따라서, 상기 채널이온들은 상기 채널영역(21b) 이외의 다른 활성영역(21a)에 주입되는 것이 방지된다. 한편, 상기 채널이온들은 다양한 이온주입 에너지를 사용하여 주입될 수 있으며, 다양한 각도로 주입될 수 있다.
도 7, 도 16a 및 도 16b를 참조하면, 상기 리세스된 소자분리막(33a)이 형성된 후, 상기 마스크 패턴(39)을 제거한다. 상기 마스크 패턴(39)이 포토레지스트 패턴인 경우, 상기 마스크 패턴(39)은 애슁공정을 사용하여 제거될 수 있다. 한편, 상기 채널이온들은 상기 마스크 패턴(39)을 제거한 후에 주입될 수 있다.
이어서, 상기 채널영역(21b)의 측벽 상에 잔존하는 상기 리세스된 소자분리막(33a)의 일부분들을 제거한다. 상기 리세스된 소자분리막(33a)의 일부분들은 불산(HF) 용액을 사용하여 제거될 수 있다. 그 결과, 상기 라이너(31)가 노출된다. 이때, 상기 트렌치 산화막(29)은 상기 라이너(31)에 의해 손상이 방지된다.
그 후, 상기 하드마스크 패턴(25a), 상기 하드마스크 스페이서(35) 및 상기 채널영역(21b)의 측벽 상의 상기 라이너(31)를 제거한다. 상기 하드마스크 패턴(25a), 상기 스페이서(35) 및 상기 라이너(31)가 실리콘질화막으로 형성된 경우, 상기 하드마스크 패턴(25a), 상기 스페이서(35) 및 상기 라이너(31)는 인산용액을 사용하여 식각될 수 있다. 이때, 상기 채널영역(21b)은 상기 트렌치산화막(29)에 의해 식각손상이 방지된다.
이어서, 상기 채널영역(21b)의 측벽을 덮는 트렌치산화막(29)을 제거한다. 상기 트렌치산화막(29)은 불산용액을 사용하여 제거될 수 있다. 한편, 상기 버퍼층(23)도 상기 트렌치산화막(29)을 제거하는 동안 함께 제거될 수 있다. 그 결과, 상기 채널영역(21b)의 측벽들이 노출되고, 상기 활성영역(21a)의 상부면이 노출된다.
이때, 상기 리세스된 소자분리막(33a)은, 상기 채널영역(21a)에 인접한 부분 들을 제외하고, 상기 활성영역(21a)의 상부면과 동일한 높이를 갖도록 리세스되는 것이 바람직하다.
도 7, 도 17a 및 도 17b를 참조하면, 상기 채널영역(21a)의 측벽들 및 상기 활성영역(21a)의 상부면이 노출된 반도체기판 상에 게이트절연막(41)을 형성한다. 상기 게이트절연막(41)은 열산화공정을 사용하여 상기 반도체기판(21)을 산화시키어 형성할 수 있다. 또한, 상기 게이트 절연막(41)은 원자층증착기술 또는 화학기상증착기술을 사용하여 실리콘산화막 또는 고유전막으로 형성될 수 있다.
상기 게이트절연막(41)을 갖는 반도체기판 상에 게이트도전막(43)을 형성한다. 상기 게이트도전막(43)은 도우프트 폴리실리콘막으로 형성할 수 있다. 또한, 상기 게이트 도전막(43)은 도우프트 폴리실리콘막과 실리사이드막을 적층시키어 형성할 수 있다. 이때, 상기 도우프트 폴리실리콘막은 상기 채널영역(21b)의 측벽들에 인접한 리세스된 소자분리막(33a) 내에 형성된 그루브를 채운다.
도 7, 도 18a 및 도 18b를 참조하면, 상기 게이트도전막(43)을 패터닝하여 게이트전극(43a)을 형성한다. 상기 게이트도전막(43)을 패터닝하기 위해 상기 게이드도전막(43) 상에 하드마스크막(도시하지 않음)을 형성할 수 있다. 상기 하드마스크막을 패터닝한 후, 상기 패터닝된 하드마스크막을 식각마스크로 사용하여 상기 게이트도전막(43)을 식각한다. 그 결과, 상기 채널영역(21b)의 측벽들 및 상부를 덮는 상기 게이트전극(43a)이 형성된다. 이때, 상기 게이트절연막(41)도 함께 식각될 수 있다.
한편, 상기 게이트전극(43a)을 갖는 반도체기판 상에 스페이서절연막(도시하 지 않음)을 형성할 수 있다. 그 후, 상기 스페이서 절연막을 전면식각하여 상기 게이트전극(43a)의 측벽들을 덮는 스페이서들(45)을 형성한다. 이때, 상기 게이트절연막(41)도 함께 식각되어 상기 활성영역(21a)의 상부면이 노출될 수 있다.
상기 게이트전극(43a) 및 상기 스페이서들(45)을 이온주입마스크로 사용하여 고농도 불순물이온들을 주입하여 소오스/드레인 영역들(47)을 형성한다. 한편, 상기 스페이서들(45)을 형성하기 전, LDD 영역들을 형성할 수 있다.
그 후, 상기 소오스/드레인 영역들(47)을 갖는 반도체기판 상에 층간절연막(도시하지 않음)을 형성할 수 있다. 이어서, 상기 층간절연막을 관통하여 상기 소오스/드레인 영역들(47)에 전기적으로 연결되는 소오스/드레인 전극들(도시하지 않음)을 형성할 수 있다. 그 결과, 3차원 전계효과 트랜지스터가 완성된다.
본 발명에 따르면, 하드마스크 패턴을 제거하는 동안 채널영역의 측벽들이 식각손상되는 것을 방지할 수 있는 3차원 전계효과 트랜지스터 제조 방법을 제공할 수 있다. 또한, 채널이온들이 소오스/드레인 영역들에 주입되는 것을 방지할 수 있는 3차원 전계효과 트랜지스터 제조방법을 제공할 수 있다.

Claims (20)

  1. 반도체기판 상에 하드마스크 패턴을 형성하고,
    상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치를 형성하고,
    상기 트렌치를 갖는 반도체기판 상에 트렌치산화막 및 라이너(liner)를 차례로 형성하고,
    상기 라이너를 갖는 반도체기판 상에 상기 트렌치 내부의 빈공간을 채우는 소자분리막을 형성하되, 상기 소자분리막의 상부면은 상기 하드마스크 패턴의 상부면 아래로 리세스되고,
    상기 하드마스크 패턴의 측벽들을 덮는 하드마스크 스페이서를 형성하고,
    상기 하드마스크 스페이서를 갖는 반도체기판 상에 상기 하드마스크 패턴을 가로지르는 개구부를 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴, 상기 하드마스크 패턴 및 상기 하드마스크 스페이서를 식각마스크로 사용하여 상기 소자분리막을 식각하여 채널영역을 한정하는 것을 포함하되, 상기 하드마스크 스페이서에 의해 식각이 방지된 상기 소자분리막의 일부분들이 각각 상기 채널영역의 측벽들 상에 잔존하는 3차원 전계효과 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 활성영역의 상부면 및 상기 채널영역의 측벽들을 노출시키고,
    상기 활성영역의 상부면 및 상기 채널영역의 측벽들을 덮되, 상기 채널영역과 절연된 게이트전극을 형성하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  3. 제 2 항에 있어서,
    상기 게이트전극을 형성하는 것은
    상기 활성영역의 상부면 및 상기 채널영역의 측벽을 덮는 게이트절연막을 형성하고,
    상기 게이트절연막을 갖는 반도체기판 상에 게이트도전막을 형성하고,
    상기 게이트도전막을 패터닝하는 것을 포함하는 3차원 전계효과 트랜지스터 제조방법.
  4. 제 3 항에 있어서,
    상기 게이트전극을 이온주입마스크로 사용하여 상기 활성영역내에 고농도 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  5. 제 4 항에 있어서,
    상기 불순물이온들을 주입하기 전, 상기 게이트전극의 측벽들을 덮는 스페이 서들을 형성하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  6. 제 2 항에 있어서,
    상기 활성영역의 상부면 및 상기 채널영역의 측벽들을 노출시키는 것은
    상기 마스크 패턴을 제거하고,
    상기 소자분리막의 일부분들을 제거하고,
    상기 하드마스크 패턴, 상기 하드마스크 스페이서 및 상기 라이너를 제거하고,
    상기 채널영역의 측벽들 상의 상기 트렌치산화막을 제거하는 것을 포함하는 3차원 전계효과 트랜지스터 제조방법.
  7. 제 6 항에 있어서,
    상기 마스크 패턴을 제거하기 전 또는 후, 상기 채널영역 내에 채널이온들을 주입하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  8. 제 3 항에 있어서,
    상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하기 전, 상기 반도체기판을 열산화시키는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  9. 제 3 항에 있어서,
    상기 하드마스크 스페이서를 형성한 후, 상기 하드마스크 스페이서의 측벽을 덮는 갭 충진막(gap filling layer)을 형성하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  10. 제 9 항에 있어서,
    상기 갭충진막을 형성하는 것은
    상기 하드마스크 스페이서를 갖는 반도체기판 상에 절연막을 형성하고,
    상기 절연막을 상기 하드마스크 패턴의 상부면이 노출될 때 까지 평탄화시키는 것을 포함하는 3차원 전계효과 트랜지스터 제조방법.
  11. 제 1 항에 있어서,
    상기 하드마스크 패턴을 형성하기 전, 상기 반도체기판 상에 버퍼층을 형성하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  12. 제 11 항에 있어서,
    상기 활성영역의 상부면 및 상기 채널영역의 측벽들을 노출시키고,
    상기 활성영역의 상부면 및 상기 채널영역의 측벽들을 덮되, 상기 채널영역과 절연된 게이트전극을 형성하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  13. 제 12 항에 있어서,
    상기 활성영역의 상부면 및 상기 채널영역의 측벽들을 노출시키는 것은
    상기 마스크 패턴을 제거하고,
    상기 소자분리막의 일부분들을 제거하고,
    상기 하드마스크 패턴, 상기 하드마스크 스페이서 및 상기 라이너를 제거하고,
    상기 활성영역의 상부면을 덮는 버퍼층 및 상기 채널영역의 측벽들을 덮는 트렌치산화막을 제거하는 것을 포함하는 3차원 전계효과 트랜지스터 제조방법.
  14. 제 13 항에 있어서,
    상기 마스크 패턴을 제거하기 전 또는 후, 상기 채널영역 내에 채널이온들을 주입하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  15. 제 12 항에 있어서,
    상기 하드마스크 스페이서를 형성한 후, 상기 하드마스크 스페이서의 측벽을 덮는 갭 충진막(gap filling layer)을 형성하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  16. 제 11 항에 있어서,
    상기 활성영역의 적어도 일부분은 최대공핍층의 2배 이하의 폭을 갖도록 한정되고,
    상기 채널영역은 상기 적어도 일부분 내에 한정되는 3차원 전계효과 트랜지스터 제조방법.
  17. 제 16 항에 있어서,
    상기 활성영역의 상부면 및 상기 채널영역의 측벽들을 노출시키고,
    상기 활성영역의 상부면 및 상기 채널영역의 측벽들을 덮되, 상기 채널영역과 절연된 게이트전극을 형성하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  18. 제 17 항에 있어서,
    상기 활성영역의 상부면 및 상기 채널영역의 측벽들을 노출시키는 것은
    상기 마스크 패턴을 제거하고,
    상기 소자분리막의 일부분들을 제거하고,
    상기 하드마스크 패턴, 상기 하드마스크 스페이서 및 상기 라이너를 제거하고,
    상기 활성영역의 상부면을 덮는 버퍼층 및 상기 채널영역의 측벽들을 덮는 트렌치산화막을 제거하는 것을 포함하는 3차원 전계효과 트랜지스터 제조방법.
  19. 제 18 항에 있어서,
    상기 마스크 패턴을 제거하기 전 또는 후, 상기 채널영역 내에 채널이온들을 주입하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
  20. 제 17 항에 있어서,
    상기 하드마스크 스페이서를 형성한 후, 상기 하드마스크 스페이서의 측벽을 덮는 갭 충진막(gap filling layer)을 형성하는 것을 더 포함하는 3차원 전계효과 트랜지스터 제조방법.
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