KR100521382B1 - 핀 전계효과 트랜지스터 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 78
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000005669 field effect Effects 0.000 claims abstract description 33
- 230000001681 protective effect Effects 0.000 claims abstract description 17
- 238000002161 passivation Methods 0.000 claims description 135
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 92
- 229910052710 silicon Inorganic materials 0.000 claims description 92
- 239000010703 silicon Substances 0.000 claims description 92
- 238000005530 etching Methods 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 40
- 150000004767 nitrides Chemical class 0.000 claims description 34
- 238000009413 insulation Methods 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 230000000694 effects Effects 0.000 claims description 3
- 239000003963 antioxidant agent Substances 0.000 claims description 2
- 230000003078 antioxidant effect Effects 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 11
- 238000005429 filling process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 168
- 239000010408 film Substances 0.000 description 94
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000007772 electrode material Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000007521 mechanical polishing technique Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000007736 thin film deposition technique Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
2단계의 트렌치 매립 공정 및 보호막 형성 공정을 사용하여 신뢰성 있는 소자 사이의 전기적 절연을 제공하는 핀 전계효과 트랜지스터 제조 방법을 개시한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 핀 전계효과 트랜지스터 제조 방법에 관한 것이다.
반도체 소자, 특히 전계효과 트랜지스터가 고성능, 고속도, 저소비 전력화 및 경제적 관점 등에서 지속적으로 고집적화 됨에 따라 여러 문제점들이 발생하고 있다. 전계효과 트랜지스터의 채널 길이가 점점 짧아짐에 따라 발생하는 펀치쓰루(punch-through) 등의 짧은 채널 효과(short channel effect), 접합 영역 및 기판 사이의 기생 커패시턴스(접합 커패시턴스) 증가, 누설 전류 증가 등의 문제가 발생되고 있다.
이와 같은 문제점들을 완화시키기 위해 핀 전계효과 트랜지스터(또는 이중 게이트 전계효과 트랜지스터) 기술이 소개되고 있다. 핀 전계효과 트랜지스터 기술에 따르면 채널의 양측에 게이트 전극이 존재하기 때문에(즉 핀 양측벽이 채널로 사용되기 때문에), 게이트 전극의 채널 제어가 양측에서 일어나게 되고 따라서 짧은 채널 효과를 억제할 수 있다.
통상적으로 핀 전계트랜지스터 기술은 반도체 기판을 식각하여 실리콘 핀을 형성하고 인접한 실리콘 핀들을 전기적으로 격리 시키기 위해서 실리콘 핀들 사이의 공간(트렌치)에 소자 분리 절연물질 매립하는 것을 포함한다. 이때, 소자 분리 절연물질의 높이가 실리콘 핀들의 높이보다 낮아야 한다. 즉, 실리콘 핀들을 한정하는 트렌치를 형성하고 이를 절연물질로 채운 후 그 높이가 실리콘 핀들의 높이 보다 낮아지도록 습식 식각을 진행한다.
하지만, 이후에 진행되는 여러 세정 공정들에 의해서 트렌치 매립 절연물질이 공격을 받게되어 결과적으로 노출되는 실리콘 핀들의 높이가 웨이퍼 전체에서 균일하지 않게되고 게이트 산화막의 두께가 일정하지 않게되는 문제가 발생할 수 있다.
또한 실리콘 핀 및 트렌치 매립 절연막 사이의 계면을 따라 습식 식각 용액이 침투하여 트렌치 매립 절연막에 공간(void)이 발생할 수 있으며, 이에 따라 후속 게이트 전극 물질이 공간으로 침투하여 인접한 게이트 전극 사이에 전기적인 연결이 발생할 수 있다.
이에 본 발명이 이루고자 하는 기술적 과제는 신뢰성 있는 소자 사이의 절연을 제공할 수 있는 핀 전계효과 트랜지스터 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 핀 전계효과 트랜지스터 형성 방법은 트렌치의 일부를 두 번의 단계로 나누어 트렌치 매립 절연물질로 채우고 또한 하부의 트렌치 매립 절연물질을 보호하기 위해서 상부 트렌치 매립 절연물질과의 사이에 보호막을 형성하는 것을 일 특징으로 한다.
형성되는 트렌치의 크기에 따라서 보호막은 트렌치를 전부 채우거나 아니면 트렌치 측벽 및 바닥을 따라 균일한 두께로 형성될 수 있다.
구체적으로 본 발명의 일 실시예에 따른 따른 핀 전계효과 트랜지스터 형성 방법은 반도체 기판 상에 식각 마스크 패턴을 형성하고, 상기 식각 마스크 패턴에 의해 노출된 기판을 식각하여 솟은 부분(실리콘 핀)과 들어간 부분(트렌치)을 형성하고, 상기 트렌치의 일부를 매립하는 제1트렌치 매립 절연막을 형성하고, 상기 제1트렌치 매립 절연막을 보호하기 위한 상부 보호막을 형성하고, 상기 트렌치를 완전히 채우도록 제2트렌치 매립 절연막을 형성하고, 상기 상부 보호막이 노출될 때까지 상기 제2트렌치 매립 절연막을 평탄화 식각하고, 적어도 상기 상부 보호막의 일부를 제거하여 상기 실리콘 핀의 상부 측벽을 노출시키고, 게이트 절연막을 형성하고, 게이트 도전물질을 형성하는 것을 포함한다.
바람직하게, 상기 상부 보호막을 형성하기 전에 상기 식각 마스크 패턴을 보호하기 위한 하부 보호막을 더 형성한다. 이때, 적어도 상기 상부 보호막의 일부를 제거할때, 상기 제2트렌치 매립 절연막의 일부 및 상기 하부 절연막의 일부도 제거한다. 더 바람직하게는, 상기 제2트렌치 매립 절연막의 일부를 제거한 후 상기 상부 절연막의 일부를 제거하고 이어서 상기 하부 절연막의 일부를 제거한다. 이때, 상기 제2트렌치 매립 절연막이 제거될 때, 상기 상부 보호막은 상기 제1트렌치 매립 절연막을 보호하고, 상부 절연막의 일부를 제거할 때 상기 하부 절연막은 상기 식각 마스크 패턴을 보호한다.
바람직하게, 상기 제1트렌치 매립 절연막, 제2트렌치 매립 절연막 그리고 상기 하부 보호막은 산화막으로 형성되고, 상기 상부 보호막은 질화막으로 형성되고, 상기 트렌치 식각 마스크는 상기 기판 상에 차례로 적층된 산화막 및 질화막으로 이루어진다.
바람직하게, 상기 트렌치들을 형성한 후 상기 제1트렌치 매립 절연막을 형성하기 전에 열산화 공정을 진행하고 라이너 질화막을 형성한다. 열산화 공정은 기판 손상을 치유하기 위함이고 라이너 질화막은 산화를 방지하기 위함이다.
본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터 형성 방법은, 반도체 기판 상에 식각 마스크 패턴을 형성하고, 상기 식각 마스크 패턴에 의해 노출되는 반도체 기판을 식각하여 제1폭 및 그보다 더 넓은 제2폭을 갖는 트렌치들을 형성하고, 이때 이들 트렌치에 의해서 서로 떨어진 실리콘 핀들이 형성되고, 상기 트렌치들의 일부를 매립하는 제1트렌치 매립 절연막을 형성하고, 상기 제1트렌치 매립 절연막을 보호하기 위한 상부 보호막을 형성하고, 상기 상부 보호막 상에 제2트렌치 매립 절연막을 형성하고, 상기 상부 보호막이 노출될 때까지 상기 제2트렌치 매립 절연막을 평탄화 식각하고, 상기 실리콘 핀들의 상부 측벽들이 노출되도록 적어도 상기 상부 보호막의 일부를 제거하고, 노출된 실리콘 핀들의 측벽에 게이트 산화막을 형성하고, 게이트 전극물질을 형성하는 것을 포함한다.
바람직하게, 상기 상부 보호막을 형성하기 전에, 상기 식각 마스크 패턴을 보호하기 위한 하부 보호막을 형성하는 것을 더 포함한다. 이때, 상기 상부 보호막의 일부가 제거될 때, 상기 하부 보호막의 일부도 제거된다.
바람직하게, 상기 제1트렌치 매립 절연막, 제2트렌치 매립 절연막 그리고 상기 하부 보호막은 산화막으로 형성되고, 상기 상부 보호막은 질화막으로 형성되고, 상기 트렌치 식각 마스크는 상기 기판 상에 차례로 적층된 산화막 및 질화막으로 이루어진다.
상기 상부 보호막을 형성하는 단계에서 상기 상부 보호막은 상기 제1폭의 트렌치는 완전히 채우며 상기 제2폭의 트렌치에서는 그 측벽 및 바닥을 따라 균일한 두께로 형성되며, 상기 제2트렌치 매립 절연막은 상기 제2폭의 트렌치를 완전히 채운다. 이때, 상기 실리콘 핀들의 상부 측벽들이 노출되도록 적어도 상기 상부 보호막의 일부를 제거하는 단계에서, 상기 제2트렌치 매립 절연막의 일부 및 상기 하부 절연막의 일부도 제거한다.
상기 상부 보호막을 형성하는 단계에서 상기 상부 보호막은 상기 제1폭의 트렌치 및 제2폭의 트렌치 측벽 및 바닥을 따라 균일한 두께로 형성되며, 상기 제2트렌치 매립 절연막은 상기 제1폭의 트렌치 및 제2폭의 트렌치를 완전히 채운다. 이때, 상기 실리콘 핀들의 상부 측벽들이 노출되도록 적어도 상기 상부 보호막의 일부를 제거하는 단계에서, 상기 하부 절연막의 일부 및 상기 제2트렌치 매립 절연막도 제거한다.
본 발명의 또 다른 실시예에 따른 핀 전계효과 트랜지스터 형성 방법은, 반도체 기판 상에 식각 마스크 패턴을 형성하고, 상기 식각 마스크 패턴에 의해 노출된 기판을 식각하여 트렌치에 의해서 한정되는 실리콘 핀을 형성하고, 열산화 공정을 진행하여 트렌치 측벽에 열산화 막을 형성하고, 상기 열산화막 상에 산화방지 라이너 질화막을 형성하고, 상기 트렌치의 일부를 매립하는 제1트렌치 절연막을 형성하고, 상기 식각 마스크 패턴을 보호하기 위한 하부 보호막을 형성하고, 상기 제1트렌치 매립 절연막을 보호하기 위한 상부 보호막을 형성하고, 상기 트렌치를 완전히 채우도록 제2트렌치 매립 절연막을 형성하고, 상기 트렌치 바깥의 상부 보호막이 노출될 때까지 상기 제2트렌치 매립 절연막을 평탄화 식각하고, 트렌치 내부 측벽을 따라 상기 상부 보호막의 일부를 제거하고, 트렌치 내부에서 노출된 하부 보호막을 제거하고, 트렌치 내부에서 노출된 라이너 질화막 및 열산화막을 제거하여 상기 실리콘 핀의 상부 측벽을 노출시키고, 게이트 절연막을 형성하고, 게이트 도전물질을 형성하는 것을 포함한다.
상기 상부 보호막의 일부를 제거하기 전에 상기 제2트렌치 매립 절연막을 일부 제거하는 것을 더 포함할 수 있다.
바람직하게는, 상기 제1트렌치 매립 절연막, 제2트렌치 매립 절연막 그리고 상기 하부 보호막은 산화막으로 형성되고, 상기 상부 보호막은 질화막으로 형성되고, 상기 트렌치 식각 마스크는 상기 기판 상에 차례로 적층된 산화막 및 질화막으로 이루어진다.
상기 기술적 과제를 달성하기 위한 본 발명의 핀 전계효과 트랜지스터는, 상부 표면이 식각 마스크 패턴으로 보호되며 서로 이격된 복수 개의 실리콘 핀들을 구비하는 기판과, 상기 실리콘 핀들 사이의 트렌치들의 일부를 채우는 하부 트렌치 매립 절연막과, 상기 실리콘 핀들의 측벽 일부 및 상기 하부 트렌치 매립 절연막 상에 형성된 상부 보호막과, 상기 상부 보호막에 의해 노출된 실리콘 핀의 측벽 상에 형성된 게이트 절연막과, 상기 실리콘 핀들을 가로지르며 상기 식각 마스크 패턴, 게이트 절연막 및 상부 보호막 상에 형성된 게이트 전극을 포함한다.
바람직한 실시예에 있어서, 상기 핀 전계효과 트랜지스터는, 상기 상부 보호막과 상기 실리콘 핀들 측벽 사이에 그리고 상기 상부 보호막과 상기 하부 트렌치 매립 절연막 사이에 하부 보호막을 더 포함하고, 상기 상부 보호막 상에 상부 트렌치 매립 절연막을 더 포함한다. 이때, 상기 상부 및 하부 트렌치 매립 절연막들은 산화막이고, 상기 상부 보호막은 질화막이고, 상기 하부 보호막은 산화막이고, 상기 식각 마스크 패턴은 산화막 및 질화막이 차례로 적층된 구조이다.
또한, 상기 실리콘 핀의 측벽 일부와 상기 하부 보호막 사이 그리고, 상기 상기 트렌치 바닥 및 상기 하부 트렌치 매립 절연막 사이에 차례로 형성된 열산화막 및 라이너 질화막을 포함하는 것이 더 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 여기서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
본 발명은 핀 전계효과 트랜지스터에 관한 것으로서, 벌크 실리콘 기판을 사용하여 핀 전계효과 트렌지스터를 형성하는 방법을 일 예로서 설명한다. 에스오아이(SOI:Silicon On Insulator) 기판을 사용하는 경우에도 본 발명이 적용될 수 있음은 당업자에 있어서 자명하다.
도 1은 본 발명의 일 실시예에 따른 핀 전계효과 트랜지스터를 개략적으로 도시하는 반도체 기판의 사시도로서 도의 간략화를 위해서 하나의 트랜지스터만을 도시하였다. 도 1에서 참조번호 105는 실리콘 핀, 즉 활성영역을 가리키며, 비록 도시하지는 않았지만 반도체 기판에 일정한 규칙에 따라 반복적으로 배열되어 있으며 인접한 실리콘 핀과는 트렌치(참조번호 107a-c)를 채우는 소자 분리 영역(117)에 의해 전기적으로 절연되어 있다.
구체적으로, 본 발명에 따른 핀 전계효과 트랜지스터는 게이트 전극(121), 소오스 영역(119S) 및 드레인 영역(119D)을 포함한다. 게이트 전극(121)은 실리콘 핀(105)을 횡단한다. 게이트 전극(121) 양측의 실리콘 핀(105) 양 측벽에 소오스 영역(119S) 및 드레인 영역(119D)이 위치한다. 실리콘 핀(105)은 기판(101)의 일정 영역이 식각되어 형성되며 따라서 돌출한 구조를 가지며, 양측벽 및 상부 표면으로 정의된다. 기판(101)이 식각된 영역은 트렌치(참조번호 107a-107c)로서 소자 분리 영역(117)으로 채워진다. 소자 분리 영역(117)의 최상부 표면의 높이는 실리콘 핀(105)의 상부 표면의 높이보다 낮다.
노출된 실리콘 핀(105)의 양측벽들 및 게이트 전극(121) 사이에는 게이트 절연막(미도시)이 개재한다. 한편, 실리콘 핀(105) 상부 표면 및 게이트 전극(121) 사이에는 마스크 패턴(103)이 개재한다. 따라서, 실리콘 핀(105) 양측벽이 채널 영역으로 작용한다.
본 발명에 따르면 소자 분리 영역(117)은 다층으로 구성된다. 구체적으로 소자 분리 영역(117)은 하부 트렌치 매립 절연막(109a), 하부 보호막(111a), 상부 보호막(113a) 및 상부 트렌치 매립 절연막(115a)을 포함한다. 하부 보호막(111a)은 식각 마스크 패턴(103)에 대해서 식각 선택비를 가지는 물질로 이루어진다. 예컨대, 식각 마스크 패턴(103)이 질화막일 경우 하부 보호막(111a)은 산화막이다. 또, 상부 보호막(113a)은 하부 트렌치 매립 절연막(109a)에 대해서 식각 선택비를 가지는 물질로 이루어진다. 예컨대, 하부 트렌치 매립 절연막(109a)이 산화막일 경우 상부 보호막(113a)은 질화막이다.
하부 트렌치 매립 절연막(109a)은 트렌치의 기저면을 덮는다. 하부 트렌치 매립 절연막(109a)의 상부 표면 및 실리콘 핀(105) 측벽 일부에 하부 보호막(111a)이 위치하고 하부 보호막(111a) 상에 상부 보호막(113a)이 위치한다. 즉, 하부 보호막(111a)은 일정 두께로 하부 트렌치 매립 절연막(109a)의 상부 표면에 형성되며 실리콘 핀(105)의 측벽을 따라 연장한다. 상부 보호막(113a) 상에 상부 트렌치 매립 절연막(115a)이 위치한다.
실리콘 핀(105)의 측벽과 하부 보호막(111a) 사이 그리고 트렌치 기저면 및 측벽과 하부 트렌치 매립 절연막(109a) 사이에는 열산화막(102a) 및 라이너 질화막(102b)이 더 개재하는 것이 바람직하다.
이하에서는 도 1에 보여진 핀 전계효과 트랜지스터를 형성하는 방법에 대하여 설명을 한다. 도 2a 내지 도 9a 및 도 2b 내지 도 9b는 본 발명의 일 실시예에 따른 핀 전계효과 트랜지스터를 제조하는 방법을 설명하기 위해 공정 순서에 따른 주요 공정 단계에서의 반도체 기판의 단면도로서 각각 게이트 라인에 평행한 방향 및 게이트 라인에 직교하는 방향으로 절단한 단면도들이다.
먼저, 도 2a 및 도 2b를 참조하여, 반도체 기판(101)의 표면 상에 식각 마스크 패턴(103)을 형성한다. 식각 마스크 패턴(103)에 의해 덮여진 영역이 활성 영역, 즉 실리콘 핀이 형성되는 영역이고 노출되는 부분은 소자 분리 영역이 되는 영역이다. 식각 마스크 패턴(103)은 기판(101) 상에 차례로 적층된 산화막 및 질화막으로 이루어 질 수 있다.
계속해서 도 2a 및 도 2b를 참조하여 식각 마스크 패턴(103)에 노출된 기판(101)을 소정 깊이 식각하여 상부 표면 및 양측벽으로 이루어진 실리콘 핀들(105)을 형성한다. 실리콘 핀들(105)들은 이차원적으로 배열된다. 이때, 실리콘 핀들(105)은 식각에 의해 정의되는 트렌치들(107a-c)에 의해서 전기적으로 격리된다. 트렌치들(107a-c)은 바닥(기저면) 및 내벽(실리콘 핀(105)의 측벽에 대응)으로 정의된다. 여기서, 트렌치들(107a-c)은 실리콘 핀들(105)의 이차원적 배열에 의해서 서로 다른 폭(TW1 ~ TW3)을 가진다.
또 실리콘 핀들(105)는 게이트 라인이 횡단하는 방향으로의 폭(FW1) 및 직교하는 방향(비트 라인과 평행한 방향)의로의 폭(FW2)을 가지며 직사각형 형상을 가질 수 있다. 게다가 셀 영역 및 주변 회로 영역에서의 실리콘 핀들의 폭은 서로 다를 수 있다. 바람직하게 주변 회로 영역에서의 실리콘 핀들의 치수가 더 클 것이다. 셀 어레이 영역에서는 실리콘 핀들이 조밀하게 형성되고 주변 회로 영역에서는 드문드문 형성될 것이다. 이에 따라 셀 어레이 영역에서의 트렌치 폭이 주변 회로 영역에서의 트렌치 폭보다 더 넓을 것이다. 또한 실리콘 핀들의 이차원적 배치에 따라서, 셀 어레이 영역에서도 서로 다른 폭의 트렌치가 형성될 수 있으며, 주변 회로 영역에서도 서로 다른 폭의 트렌치가 형성될 수 있다.
다음 도 3a 및 도 3b를 참조하여, 트렌치들(107a-c)을 채우도록 식각 마스크 패턴(103) 상에 하부 트렌치 매립 절연막(109)을 형성한다. 예컨대, 하부 트렌치 매립 절연막(109)은 유에스지(USG:undoped silicon glass), 티오에스제트(TOSZ) 같은 에스오지막(SOG:spin-on-glass) 계열의 산화막으로 형성된다. 하부 트렌치 매립 절연막(109)을 형성하기 전에 열산화 공정을 진행하여 트렌치 내벽(실리콘 핀의 양측벽에 대응) 및 바닥에 열산화막을 형성하고 질화막 라이너를 형성하는 것이 바람직하다. 열산화막은 식각 공정에 따른 기판 손상을 치유하기 위해서이고 라이너 질화막은 산화를 방지하기 위해서이다.
다음 도 4a 및 도 4b를 참조하여, 식각 마스크 패턴(103)이 노출될 때 까지 평탄화 공정을 진행하여 트렌치 바깥의 하부 절연막을 제거하여 트렌치 내부에만 하부 트렌치 매립 절연막(109)을 남긴다. 평탄화 공정은 예컨대, 화학적기계적연마(CMP) 기술을 사용할 수 있다. 화학적기계적 연마 기술의 경우, 식각 마스크 패턴(103)의 상부를 구성하는 질화막 및 하부 트렌치 매립 절연막인 산화막 사이에 식각 선택성이 우수하여 산화막만을 선택적으로 식각할 수 있는 슬러리를 사용한다. 또는 질화막 및 산화막 사이에 식각 선택비가 우수하여 산화막만을 선택적으로 식각할 수 있는 식각 가스를 사용하는 에치백 공정을 적용할 수 도 있다.
다음 도 5a 및 도 5b를 참조하여, 실리콘 핀들(105)의 양측벽의 일부가 노출되도록 평탄화된 하부 트렌치 매립 절연막(109)을 일부 제거한다. 이에 따라 하부 트렌치 매립 절연막(109a)은 트렌치들(107a-c)의 일부만을 채우게 되고 그 상부 표면은 실리콘 핀(105)의 상부 표면보다 더 낮아지게 된다. 하부 트렌치 매립 절연막(109)의 일부 제거는 실리콘 핀(105)은 식각하지 않고 산화막만을 식각할 수 있는 식각 가스를 사용하는 에치백 공정을 사용한다. 더 바람직하게는 식각 마스크 패턴(103)도 식각하지 않는 식각 가스를 사용한다. 또는 불산(HF)과 같은 식각 용액을 사용하는 습식 식각을 적용할 수 있다.
한편, 트렌치들(107a-c)을 채우도록 하부 트렌치 매립 절연막(109)을 형성한 후 한 번의 공정으로 실리콘 핀(105)의 양측벽이 노출되도록 할 수 있다. 이때 불산을 사용하는 습식식각이나 에치백 공정을 적용할 수 있다.
다음 도 6a 및 도 6b를 참조하여, 선택적인(optional) 막질로서 하부 보호막(111)을 형성한다. 하부 보호막(111)은 잔존하는 트렌치 내벽 및 바닥 그리고 식각 마스크 패턴(103) 상에 콘포말하게 형성된다. 하부 보호막(111)은 후속 공정에서 식각 마스크 패턴(103)을 보호하기 위함이다. 예컨대, 하부 보호막(111)은 화학적기상증착 방법등의 적절한 박막 증착 방법을 사용한 실리콘 산화막으로 형성한다. 이어서, 상부 보호막(113)을 형성한다. 상부 보호막(113)은 하부 트렌치 매립 절연막(109a)을 후속 공정에서 보호하기 위함이다. 바람직하게 상부 보호막(113)은 질화막으로 형성된다.
본 실시예에서 상부 보호막(113)은 하부 보호막(111) 상에 콘포말하게 형성된다. 이는 트렌치의 크기를 고려하여 증착되는 두께를 적절히 조절함으로써 용이하게 구현할 수 있다. 계속해서 상부 보호막(113) 상에 잔존하는 트렌치를 완전히 채우도록 상부 트렌치 매립 절연막(115)을 형성한다. 상부 트렌치 매립 절연막(115)은 예컨대 고밀도플라즈마(HDP:High Density Plasma) 산화막으로 형성될 수 있다.
다음 도 7a 및 도 7b를 참조하여, 상부 트렌치 매립 절연막(115)의 상부 표면 높이가 실리콘 핀(105)의 상부 표면보다 낮아지도록 상부 트렌치 매립 절연막(115)의 일부를 제거한다. 결과적으로 잔존하는 트렌치(107a-c)를 일부 채우도록 상부 트렌치 매립 절연막(115a)이 잔존한다. 상부 트렌치 매립 절연막(115)의 일부 제거는 불산을 사용한 습식 식각 또는 에치백 공정에 의해서 이루어진다. 이때, 상부 보호막(113)은 상부 트렌치 매립 절연막(115)의 일부 제거 공정에서 하부에 위치한 하부 트렌치 매립 절연막(109a)이 식각되는 것을 방지한다.
또는 상부 보호막(115)이 노출될 때까지 평탄화 공정을 진행한 후 습식 식각 또는 에치백 공정을 사용하여 상부 트렌치 매립 절연막(115a)의 상부 표면 높이가 실리콘 핀(105)의 상부 표면 보다 더 낮아지도록 할 수 있다.
상부 트렌치 매립 절연막(115a)이 제거되는 양을 적절히 조절하여 노출되는 실리콘 핀(105)의 높이를 용이하게 설정할 수 있다.
다음 도 8a 및 도 8b를 참조하여, 상부 트렌치 매립 절연막(115a)의 일부 제거로 인해 노출된 상부 보호막(113)을 제거한다. 이에 따라, 상부 트렌치 매립 절연막(115a)과 접촉하는 부위에 상부 보호막(113a)이 잔존한다. 상부 보호막(113)의 일부 제거시에 하부 보호막(111)은 식각 마스크 패턴(103)이 식각되는 것을 방지한다. 이어서, 채널 이온 주입공정을 진행한다. 계속해서, 상부 보호막(113)의 일부 제거로 인해 노출된 하부 보호막(111)을 제거하고 실리콘 핀(105)의 양측벽을 노출시킨다. 이때, 상부 보호막(113a)과 접촉하는 부위에 하부 절연막(111a)이 잔존한다. 열산화막 및 라이너 질화막을 형성할 경우, 이들의 일부도 제거하여 실리콘 핀(105)의 양측벽을 노출시킨다.
상부 보호막(113)의 일부 제거는 하부 보호막(111)에 대하여 식각 선택비를 가지는 조건으로 진행된다. 예컨대, 인산 등의 식각 용액을 사용하여 상부 보호막(113)의 일부를 제거할 수 있다. 노출된 하부 보호막(111)의 제거는 상부 보호막(113a)에 대해서 식각 선택비를 가지는 조건으로 진행된다. 바람직하게는 실리콘 핀(105)에 대해서도 식각 선택비를 가지는 조건으로 진행된다. 예컨대, 불산 등의 식각 용액을 사용하여 하부 보호막(111)의 일부를 제거할 수 있다.
다음 도 9a 및 도 9b를 참조하여, 노출된 실리콘 핀 양측벽에 게이트 산화막(미도시)을 형성하고 게이트 전극 물질을 형성한 후 이를 패터닝하여 게이트 전극(121)을 형성한다. 게이트 전극 물질은 예컨대, 실리콘 단일층으로 형성되거나, 실리콘 및 금속 실리사이드가 차례로 적층된 다층 등 다양한 물질을 사용할 수 있다. 게이트 전극(121)을 형성한 후, 이온 주입 공정을 진행하여 소오스/드레인 영역을 형성한다.
이상의 본 발명에 따르면, 상부 보호막(113a)이 하부 트렌치 매립 절연막(109a) 상에 위치하여 세정 공정 등에서 그것을 보호하여 빈 공간(void) 발생을 방지한다. 또한 2 단계 공정을 통해서 트렌치를 채우기 때문에, 빈 공간 발생없이 좁은 폭을 가지는 트렌치를 보이드 발생 없이 채울 수 있다.
다음은 도 10a 내지 도 13a 및 도 10b 내지 도 13b는 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터를 형성하는 방법을 설명한다. 본 실시예에 있어서, 앞서 도 2a 내지 도 9a 및 도 2b 내지 도 9b를 참조하여 설명한 방법과 달리, 상부 보호막이 그 폭이 작은 트렌치(도 2a의 107a)는 완전히 채우고 그 폭이 상대적으로 넓은 트렌치(도 2a의 107b, 도 2b의 107c)에는 콘포말하게 형성된다.
앞서 도 2a 내지 도 5a 및 도 2b 내지 도 5b를 참조하여 설명한 방식과 동일하게 트렌치들(107a-c), 하부 트렌치 매립 절연막(109a), 하부 보호막(111)을 형성한 후, 상부 보호막(113)을 도 10a 및 도 10b에 도시된 바와 같이 형성한다. 폭이 좁은 트렌치(107a)는 상부 보호막(113)으로 완전히 채워진다. 이에 반해서, 폭이 넓은 트렌치(107b-c)에는 상부 보호막(113)이 콘포말하게 형성된다.
다음 도 11a 및 도 11b를 참조하여, 완전히 채워지지 않은 넓은 폭의 트렌치을(107b-c) 채우도록 상부 절연막(113) 상에 상부 트렌치 매립 절연막(115)을 형성한 후, 트렌치 바깥의 상부 보호막(113)이 노출될 때까지 평탄화 공정을 진행한다. 평탄화 공정은 화학적기계적연마 또는 에치백 공정에 의해서 진행될 수 있다.
다음 도 12a 및 도 12b를 참조하여, 실리콘 핀(105)의 양측벽이 노출되도록 상부 보호막(113) 및 하부 보호막(111)의 일부를 차례로 제거하여 그 상부 표면 높이가 실리콘 핀(105)의 그것보다 더 낮도록 한다. 하부 보호막(111)의 일부를 제거하기 전에 채널 이온 주입 공정을 진행한다.
구체적으로 먼저 하부 보호막(111)에 대하여 식각 선택비를 가지는 조건으로 상부 보호막(113)의 일부를 제거한다. 예컨대, 인산 등의 식각 용액을 사용하여 상부 보호막(113)의 일부를 제거할 수 있다. 이때, 하부 보호막(111)이 식각 마스크 패턴(103)을 보호한다. 이어서, 상부 보호막(113a)에 대하여 식각 선택비를 가지는 조건으로 노출된 하부 보호막(111)의 일부를 제거하여 실리콘 핀(105)의 양측벽을 노출시킨다. 실리콘 핀(105)에 대해서도 식각 선택비를 가지는 조건으로 진행되는 것이 바람직하다. 예컨대, 불산 등의 식각 용액을 사용하여 하부 보호막(111)의 일부를 제거할 수 있다.
또는 하부 보호막(111) 및 상부 보호막(113)의 일부 제거는 건식 식각에 의해서 이루어 질 수도 있다.
선택적인 공정으로서, 실리콘 핀(105)의 양측벽을 노출시킨 후 또는 그 전에 상부 트렌치 매립 절연막(115a)의 일부를 제거할 수 있다.
다음 도 13a 및 도 13b를 참조하여, 노출된 실리콘 핀(105) 양측벽에 게이트 절연막(미도시)을 형성한 후 게이트 전극 물질을 형성하고 이를 패터닝하여 게이트 전극(121)을 형성한다. 게이트 전극(121)을 형성한 후 소오스/드레인 형성을 위한 이온 주입 공정을 진행한다.
다음 도 14a 내지 도 15a 및 도 14b 내지 도 15b본 발명의 또 다른 실시예에 따른 핀 전계효과 트랜지스터를 형성하는 방법을 설명하기로 한다. 본 실시예에 있어서, 앞서 2a 내지 도 9a 및 도 2b 내지 도 9b를 참조하여 설명한 방법과 달리 상부 절연막(115)의 상부 표면이 실리콘 핀(105)의 상부 표면보다 더 높다.
구체적으로, 앞서 도 2a 내지 도 6a 및 도 2b 내지 도 6b를 참조하여 설명한 방식과 동일하게, 실리콘 핀들(105), 트렌치들(107a-c), 하부 트렌치 매립 절연막(109a), 하부 보호막(111), 상부 보호막(113), 그리고 상부 트렌치 매립 절연막(115)을 형성한다. 다음 도 14a 및 도 14b를 참조하여, 상부 보호막(115)이 노출될 때까지 상부 트렌치 매립 절연막(115)을 평탄화 식각한다.
다음 도 15a 및 도 15b를 참조하여, 실리콘 핀(105)의 양측벽을 노출시키도록 상부 보호막(113) 및 하부 보호막(111)의 일부를 차례로 제거하여 그 상부 표면 높이가 실리콘 핀(105)의 그것보다 더 낮도록 한다. 하부 보호막(111)의 일부를 제거하기 전에 채널 이온 주입 공정을 진행한다.
후속 공정으로서 노출된 실리콘 핀(105) 양측벽에 게이트 절연막을 형성한 후 게이트 전극 물질을 증착하고 이를 패터닝하여 게이트 전극을 형성한다. 게이트 전극을 형성 한 후 소오스/드레인 형성을 위한 이온 주입 공정을 진행한다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명에 따르면, 상부 보호막이 하부 트렌치 매립 절연막 상에 위치하여 세정 공정 등에서 그것을 보호하여 빈 공간(void) 발생을 방지한다.
또한 2 단계 공정을 통해서 트렌치를 채우기 때문에, 빈 공간 발생없이 좁은 폭을 가지는 트렌치를 보이드 발생 없이 채울 수 있다.
따라서, 핀 전계효과 트랜지스터 사이의 신뢰성 있는 소자 분리를 달성할 수 있다.
도 1은 본 발명에 따른 핀 전계효과 트랜지스터를 개략적으로 도시하는 사시도이다.
도 2a 내지 도 9a 및 도 2b 내지 도 9b는 본 발명의 일 실시예에 따른 핀 전계효과 트랜지스터를 제조하는 방법을 설명하기 위해 공정 순서에 따른 주요 공정 단계에서의 반도체 기판의 단면도로서 각각 게이트 라인에 평행한 방향 및 게이트 라인에 직교하는 방향으로 절단한 단면도들이다.
도 10a 내지 도 13a 및 도 10b 내지 도 13b는 본 발명의 다른 실시예에 따른 핀 전계효과 트랜지스터를 제조하는 방법을 설명하기 위해 공정 순서에 따른 주요 공정 단계에서의 반도체 기판의 단면도로서 각각 게이트 라인에 평행한 방향 및 게이트 라인에 직교하는 방향으로 절단한 단면도들이다.
도 14a 내지 도 15a 및 도 14b 내지 도 15b는 본 발명의 또 다른 실시예에 따른 핀 전계효과 트랜지스터를 제조하는 방법을 설명하기 위해 공정 순서에 따른 주요 공정 단계에서의 반도체 기판의 단면도로서 각각 게이트 라인에 평행한 방향 및 게이트 라인에 직교하는 방향으로 절단한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명
101 : 기판 102a : 열산화막
102b : 라이너 질화막 103 : 식각 마스크 패턴
105 : 실리콘 핀 107a-c : 트렌치
109a : 하부 트렌치 매립 절연막 111a : 하부 보호막
113a : 상부 보호막 115a : 상부 트렌치 매립 절연막
117 : 소자분리영역 121 : 게이트 전극
119S : 소오스 영역 119D : 드레인 영역
Claims (16)
- 반도체 기판 상에 식각 마스크 패턴을 형성하고;상기 식각 마스크 패턴에 의해 노출된 기판을 식각하여 트렌치에 의해서 한정되는 실리콘 핀을 형성하고;상기 트렌치의 일부를 매립하는 제1트렌치 매립 절연막을 형성하고;상기 제1트렌치 매립 절연막을 보호하기 위한 상부 보호막을 형성하고;상기 트렌치를 완전히 채우도록 제2트렌치 매립 절연막을 형성하고;상기 상부 보호막이 노출될 때까지 상기 제2트렌치 매립 절연막을 평탄화 식각하고;적어도 상기 상부 보호막의 일부를 제거하여 상기 실리콘 핀의 상부 측벽을 노출시키고;게이트 절연막을 형성하고;게이트 전극을 형성하고;소오스/드레인을 형성하는 것을 포함하는 핀 전계효과 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 상부 보호막을 형성하기 전에 상기 식각 마스크 패턴을 보호하기 위한 하부 보호막을 더 형성하고,적어도 상기 상부 보호막의 일부를 제거하는 것은, 상기 제2트렌치 매립 절연막의 일부 및 상기 하부 절연막의 일부도 제거하는 것을 특징으로 하는 핀 전계효과 트랜지스터 형성 방법.
- 제 2 항에 있어서,상기 제2트렌치 매립 절연막의 일부를 제거한 후 상기 상부 절연막의 일부를 제거하고 이어서 상기 하부 절연막의 일부를 제거하며,상기 제2트렌치 매립 절연막이 제거될 때, 상기 상부 보호막은 상기 제1트렌치 매립 절연막을 보호하고, 상부 절연막의 일부를 제거할 때 상기 하부 절연막은 상기 식각 마스크 패턴을 보호하는 것을 특징으로 하는 핀 전계효과 트랜지스터 형성 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제1트렌치 매립 절연막, 제2트렌치 매립 절연막 그리고 상기 하부 보호막은 산화막으로 형성되고, 상기 상부 보호막은 질화막으로 형성되고, 상기 트렌치 식각 마스크는 상기 기판 상에 차례로 적층된 산화막 및 질화막으로 이루어지는 것을 특징으로 하는 핀 전계효과 트랜지스터 형성 방법.
- 반도체 기판 상에 식각 마스크 패턴을 형성하고;상기 식각 마스크 패턴에 의해 노출되는 반도체 기판을 식각하여 제1폭 및 그보다 더 넓은 제2폭을 갖는 트렌치들을 형성하고, 이때 이들 트렌치에 의해서 서로 떨어진 실리콘 핀들이 형성되고;상기 트렌치들의 일부를 매립하는 제1트렌치 매립 절연막을 형성하고;상기 제1트렌치 매립 절연막을 보호하기 위한 상부 보호막을 형성하고;상기 상부 보호막 상에 제2트렌치 매립 절연막을 형성하고;상기 상부 보호막이 노출될 때까지 상기 제2트렌치 매립 절연막을 평탄화 식각하고;상기 실리콘 핀들의 상부 측벽들이 노출되도록 적어도 상기 상부 보호막의 일부를 제거하고;노출된 실리콘 핀들의 측벽에 게이트 산화막을 형성하고;게이트 전극을 형성하고;소오스/드레인을 형성하는 것을 포함하는 핀 전계효과 트랜지스터 형성 방법.
- 제 5 항에 있어서,상기 상부 보호막을 형성하기 전에, 상기 식각 마스크 패턴을 보호하기 위한 하부 보호막을 형성하는 것을 더 포함하고,상기 상부 보호막의 일부가 제거될 때, 상기 하부 보호막의 일부도 제거되는 것을 특징으로 하는 핀 전계효과 트랜지스터 형성 방법.
- 제 5 항 또는 제 6 항에 있어서,상기 제1트렌치 매립 절연막, 제2트렌치 매립 절연막 그리고 상기 하부 보호막은 산화막으로 형성되고, 상기 상부 보호막은 질화막으로 형성되고, 상기 식각 마스크는 상기 기판 상에 차례로 적층된 산화막 및 질화막으로 이루어지는 것을 특징으로 하는 핀 전계효과 트랜지스터 형성 방법.
- 제 7 항에 있어서,상기 상부 보호막을 형성하는 단계에서 상기 상부 보호막은 상기 제1폭의 트렌치는 완전히 채우며 상기 제2폭의 트렌치에서는 그 측벽 및 바닥을 따라 균일한 두께로 형성되며,상기 제2트렌치 매립 절연막은 상기 제2폭의 트렌치를 완전히 채우며,상기 실리콘 핀들의 상부 측벽들이 노출되도록 적어도 상기 상부 보호막의 일부를 제거하는 단계에서, 상기 제2트렌치 매립 절연막의 일부 및 상기 하부 절연막의 일부도 제거하는 것을 특징으로 하는 핀 전계효과 트랜지스터 형성 방법.
- 제 7 항에 있어서,상기 상부 보호막을 형성하는 단계에서 상기 상부 보호막은 상기 제1폭의 트렌치 및 제2폭의 트렌치 측벽 및 바닥을 따라 균일한 두께로 형성되며,상기 제2트렌치 매립 절연막은 상기 제1폭의 트렌치 및 제2폭의 트렌치를 완전히 채우며,상기 실리콘 핀들의 상부 측벽들이 노출되도록 적어도 상기 상부 보호막의 일부를 제거하는 단계에서, 상기 하부 절연막의 일부 및 상기 제2트렌치 매립 절연막도 제거하는 것을 특징으로 하는 핀 전계효과 트랜지스터 형성 방법.
- 반도체 기판 상에 식각 마스크 패턴을 형성하고;상기 식각 마스크 패턴에 의해 노출된 기판을 식각하여 트렌치에 의해서 한정되는 실리콘 핀을 형성하고;열산화 공정을 진행하여 트렌치 측벽에 열산화 막을 형성하고;상기 열산화막 상에 산화방지 라이너 질화막을 형성하고;상기 트렌치의 일부를 매립하는 제1트렌치 절연막을 형성하고;상기 식각 마스크 패턴을 보호하기 위한 하부 보호막을 형성하고;상기 제1트렌치 매립 절연막을 보호하기 위한 상부 보호막을 형성하고;상기 트렌치를 완전히 채우도록 제2트렌치 매립 절연막을 형성하고;상기 트렌치 바깥의 상부 보호막이 노출될 때까지 상기 제2트렌치 매립 절연막을 평탄화 식각하고;트렌치 측벽을 따라 상기 상부 보호막의 일부를 제거하고;노출된 하부 보호막을 제거하고;노출된 라이너 질화막 및 열산화막을 제거하여 상기 실리콘 핀의 상부 측벽을 노출시키고;게이트 절연막을 형성하고;게이트 전극을 형성하고;소오스/드레인을 형성하는 것을 포함하는 핀 전계효과 트랜지스터 형성 방법.
- 제 10 항에 있어서,상기 상부 보호막의 일부를 제거하기 전에 상기 제2트렌치 매립 절연막을 일부 제거하는 것을 더 포함하는 핀 전계효과 트랜지스터 형성 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 제1트렌치 매립 절연막, 제2트렌치 매립 절연막 그리고 상기 하부 보호막은 산화막으로 형성되고, 상기 상부 보호막은 질화막으로 형성되고, 상기 식각 마스크는 상기 기판 상에 차례로 적층된 산화막 및 질화막으로 이루어지는 것을 특징으로 하는 핀 전계효과 트랜지스터 형성 방법.
- 상부 표면이 식각 마스크 패턴으로 보호되며, 서로 이격된 복수 개의 실리콘 핀들을 구비하는 기판;상기 실리콘 핀들 사이의 트렌치들의 일부를 채우는 하부 트렌치 매립 절연막;상기 실리콘 핀들의 측벽 일부 및 상기 하부 트렌치 매립 절연막 상에 형성된 상부 보호막;상기 상부 보호막에 의해 노출된 실리콘 핀의 측벽 상에 형성된 게이트 절연막;상기 실리콘 핀들을 가로지르며 상기 식각 마스크 패턴, 게이트 절연막 및 상부 보호막 상에 형성된 게이트 전극을 포함하는 핀 전계효과 트렌지스터.
- 제 13 항에 있어서,상기 상부 보호막과 상기 실리콘 핀들 측벽, 상기 상부 보호막과 상기 하부 트렌치 매립 절연막 사이에 하부 보호막을 더 포함하고,상기 상부 보호막 상에 상부 트렌치 매립 절연막을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
- 제 14 항에 있어서,상기 상부 및 하부 트렌치 매립 절연막들은 산화막이고, 상기 상부 보호막은 질화막이고, 상기 하부 보호막은 산화막이고, 상기 식각 마스크 패턴은 산화막 및 질화막이 차례로 적층된 구조인 것을 특징으로 하는 핀 전계효과 트렌지스터.
- 제 14 항에 있어서,상기 실리콘 핀의 측벽 일부와 상기 하부 보호막 사이 그리고, 상기 상기 트렌치 바닥 및 상기 하부 트렌치 매립 절연막 사이에 차례로 형성된 열산화막 및 라이너 질화막을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0043628A KR100521382B1 (ko) | 2003-06-30 | 2003-06-30 | 핀 전계효과 트랜지스터 제조 방법 |
| US10/871,742 US7141456B2 (en) | 2003-06-30 | 2004-06-18 | Methods of fabricating Fin-field effect transistors (Fin-FETs) having protection layers |
| US11/586,225 US7535061B2 (en) | 2003-06-30 | 2006-10-25 | Fin-field effect transistors (Fin-FETs) having protection layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0043628A KR100521382B1 (ko) | 2003-06-30 | 2003-06-30 | 핀 전계효과 트랜지스터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050002259A KR20050002259A (ko) | 2005-01-07 |
| KR100521382B1 true KR100521382B1 (ko) | 2005-10-12 |
Family
ID=33536401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0043628A KR100521382B1 (ko) | 2003-06-30 | 2003-06-30 | 핀 전계효과 트랜지스터 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7141456B2 (ko) |
| KR (1) | KR100521382B1 (ko) |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605104B1 (ko) * | 2004-05-04 | 2006-07-26 | 삼성전자주식회사 | 핀-펫 소자 및 그 제조 방법 |
| KR100634372B1 (ko) * | 2004-06-04 | 2006-10-16 | 삼성전자주식회사 | 반도체 소자들 및 그 형성 방법들 |
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| US20220068721A1 (en) * | 2020-08-31 | 2022-03-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | High Voltage Device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7026195B2 (en) * | 2004-05-21 | 2006-04-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Planarizing method for forming FIN-FET device |
-
2003
- 2003-06-30 KR KR10-2003-0043628A patent/KR100521382B1/ko active IP Right Grant
-
2004
- 2004-06-18 US US10/871,742 patent/US7141456B2/en active Active
-
2006
- 2006-10-25 US US11/586,225 patent/US7535061B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7535061B2 (en) | 2009-05-19 |
| US20070034925A1 (en) | 2007-02-15 |
| US7141456B2 (en) | 2006-11-28 |
| US20040262676A1 (en) | 2004-12-30 |
| KR20050002259A (ko) | 2005-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120925 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20151001 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160930 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180927 Year of fee payment: 14 |