JP2013074040A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2013074040A JP2013074040A JP2011211056A JP2011211056A JP2013074040A JP 2013074040 A JP2013074040 A JP 2013074040A JP 2011211056 A JP2011211056 A JP 2011211056A JP 2011211056 A JP2011211056 A JP 2011211056A JP 2013074040 A JP2013074040 A JP 2013074040A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- semiconductor device
- gate
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
【解決手段】半導体基板12の主面に形成され、第1の方向に延在する複数の活性領域と、活性領域を区画する素子分離領域と、半導体基板12の主面に形成されたものであって、平面視して複数の活性領域に交差する方向に延在する複数のゲート溝と、ゲート溝のそれぞれに埋め込まれた複数のゲート電極22と、を備えた半導体装置であって、ゲート溝のそれぞれの底面には、第1の方向に延在すると共に、上面71aが半導体基板12の主面よりも低い位置に配置する一対の突起部71が形成されており、ゲート電極22は、ゲート絶縁膜21を介して突起部71の上面71aと内側面71bと外側面71cとを覆ってなる、ことを特徴とする。
【選択図】図1D
Description
しかし、トレンチゲート型トランジスタでは、上記構成とすることにより、有効チャネル長(ゲート長)を物理的かつ十分に確保することが可能となるが、微細化に伴いゲート電極を埋め込むための溝底部の曲率が大きくなりトランジスタのスイッチング特性が悪化するおそれがある。
その一方で、Fin型FETでは、微細化しても上記のような問題を克服でき、短チャネル効果の抑制が期待されているため、その形成方法は種々提案されている。
以下、従来の構成のマルチチャネル型FETを備える半導体装置について、図18A〜図18Dを参照しながら説明する。
図18B及び図18Dに示すように、半導体装置110には、ゲート溝118の底部であって、活性領域116(図18A参照)を区画している素子分離領域114と対向する側面に沿うように、半導体基板112の一部からなる一対の突起部171が設けられている。
また、図18Bに示すように、ゲート溝118には、ゲート絶縁膜121を介して、ゲート電極122の少なくとも一部が埋め込まれている。また、Y方向において隣り合うゲート電極122同士は、素子分離領域114によって区画されている。なお、ゲート電極122は、第1の導電膜157と第2の導電膜158との積層膜から構成されている。
これにより、突起部171は、内側面がゲート絶縁膜121で覆われ、上面及び外側面が素子分離領域114によって覆われた構造となっている。
なお、ゲート電極122に所定のバイアスをかけたときに形成されるチャネル領域は、ゲート溝118の活性領域116と対向する側面及び底面に形成されるだけでなく、突起部171の内側面にも形成される。
なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
まず、図1A〜図1Dに示す、本発明の第1の実施形態である半導体装置を適用して得られるDRAMの構造について説明する。
なお、図1Aは本発明の第一の実施形態である半導体装置を適用して得られるDRAMの平面模式図である。また、図1Bは、図1A中に示す線分A−Aによる断面模式図である。また、図1Cは、図1Aに示す線分B−Bによる断面模式図である。また、図1Dは、図1Aに示す線分C−Cによる断面模式図である。
ただし、図1A、図C及び図Dにおいては、この半導体装置の特徴部分を見易くするために、一部の構成を省略して示している。
また、ゲート溝18のそれぞれの底面18aには、第1の方向に延在すると共に、上面71aが主面12aよりも低い一対の突起部71が形成されている。突起部71は、図1Aに示すように、ゲート溝18内において活性領域16と素子分離領域14との境界に形成される。
また、ゲート電極22は、ゲート絶縁膜21を介して突起部71の上面71aと内側面71bと外側面71cとを覆うように形成されている。
また、図1Aにおいて、X方向は、ビット線34の延在方向を示しており、Y方向は、X方向に対して直交する埋め込みゲート電極22の延在方向(第2の方向)を示している。Y方向に延在する埋め込みゲート電極22はワード線として機能する。
また、図1Bでは、図1Aに示すビット線34を模式的に図示する。
また、図1A及び図1Bに示すように、本実施形態の半導体装置10に設けられたメモリセルアレイ11は、半導体基板12と、パッド酸化膜13と、素子分離領域14と、活性領域16と、ゲート溝18と、トランジスタ19−1,19−2と、ゲート絶縁膜21と、埋め込み型ゲート電極であるゲート電極22と、埋め込み絶縁膜24と、不純物拡散領域28と、開口部32と、ビット線34と、キャップ絶縁膜36と、サイドウォール膜37と、層間絶縁膜38と、容量コンタクト孔41と、容量コンタクトプラグ42と、容量コンタクトパッド44と、シリコン窒化膜46と、キャパシタ48と、を有する。
以下、半導体基板12としてp型単結晶シリコン基板を用いた場合を例に挙げて説明する。
なお、第2の絶縁膜53としては、CVD法またはHDP(High Density Plasma)法により形成されたシリコン酸化膜、シリコン窒化膜、或いは回転塗布法により形成されたシリコン酸化膜を単層もしくは積層膜として用いることができる。
また、図1Bに示すように、X方向に周期的に配置されたゲート溝18の各々には埋め込みゲート電極22が設けられるが、トランジスタ19−1および19−2のゲート電極として機能するのは、平面視して容量コンタクトプラグ42と一部重なる位置に配置された埋め込みゲート電極22であり、平面視して容量コンタクトプラグ42と重ならないよう配置された埋め込みゲート電極22dはトランジスタのゲート電極としては機能しない。すなわち、埋め込みゲート電極22dは活性領域16を第1の方向に素子分離するためのダミーゲート電極として設けられ、動作時には埋め込みゲート電極22とは異なった電圧が印加されるように構成される。したがって、活性領域16は、Y方向を素子分離領域14で区画され、延在する第1の方向を埋め込みゲート電極22dで区画された島状の活性領域となっている。
なお、ゲート溝18の深さは、素子分離用溝51の深さよりも浅く、形成されている。素子分離用溝51の深さが150nmの場合、ゲート溝18の深さは、例えば、200nmとすることができる。
なお、ゲート絶縁膜21として単層のシリコン酸化膜を用いる場合、ゲート絶縁膜21の厚さは、例えば、5nmとすることができる。
なお、埋め込みゲート電極22は、第1の導電膜57と、第2の導電膜58とを順次積層した構成としてもよい。この場合、第1の導電膜57としては、窒化チタン膜を用いることができる。この場合、第2の導電膜58としては、タングステン膜を用いることができる。
また、トランジスタ19−1、19−2は、隣り合うように配置されている。なお、後述するビット線34に接続して下方に位置する不純物拡散領域28は、トランジスタ19−1、19−2の共通のソース領域として機能する。
また、埋め込み絶縁膜24の上端は、半導体基板12の主面12aよりも少し突出した構造となっている。また、埋め込み絶縁膜24の上面24aは、パッド酸化膜13の上面13aに対して略面一とされている。
なお、埋め込み絶縁膜24としては、シリコン窒化膜を用いることができる。
また、半導体基板12がp型単結晶シリコン基板の場合、不純物拡散領域28は、半導体基板12にn型不純物がイオン注入されることで形成される。
なお、不純物拡散領域28のうち、後述する容量コンタクトプラグ42に接続して下方に位置する不純物拡散領域28は、トランジスタ19−1、19−2のドレイン領域として機能する。
層間絶縁膜38としては、例えば、CVD(Chemical Vapor Deposition)法により形成されたシリコン酸化膜(SiO2膜)、或いは、回転塗布法により形成されたSOG(Spin on Grass)膜(シリコン酸化膜)を用いることができる。
なお、開口部32は、平面視して、ゲート溝18の延在する方向(図1AにおけるY方向)にライン状に形成されている。
なお、ビット線34の材料としては、ポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次積層した積層膜や、ポリシリコン膜を形成せずに上記金属を積層した積層膜等を用いることができる。
これにより容量コンタクトプラグ42は、第2不純物拡散領域28−2と電気的に接続されている。容量コンタクトプラグ42の上面42aは、層間絶縁膜38の上面38a及びキャップ絶縁膜36の上面36aに対して略面一とされている。なお、容量コンタクトプラグ42は、例えば、窒化チタン膜とタングステン膜とを順次積層した積層構造とすることができる。
これにより、容量コンタクトパッド44は、容量コンタクトプラグ42と下部電極61とを電気的に接続している。
つまり、容量コンタクトパッド44は、Y方向に沿って1つおきに埋め込みゲート電極22上に容量コンタクトパッド44の中心部を配置するか、Y方向に沿って1つおきに埋め込みゲート電極22の側面上方に容量コンタクトパッド44の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド44は、Y方向に千鳥状に配置されている。
キャパシタ48は、容量コンタクトパッド44に対してそれぞれ1つ設けられている。
1つのキャパシタ48は、1つの下部電極61と、複数の下部電極61に対して共通の容量絶縁膜62と、複数の下部電極61に対して共通の電極である上部電極63と、を有している。
容量絶縁膜62は、シリコン窒化膜46から露出された複数の下部電極61の表面、及びシリコン窒化膜46の上面を覆うように設けられている。
上部電極63は、容量絶縁膜62の表面を覆うように設けられている。上部電極63は、複数の下部電極61間を埋め込むように配置されている。上部電極63の上面63aは、複数の下部電極61の上端よりも上方に配置されている。
なお、上部電極63の上面63aを覆う層間絶縁膜(図示せず)、該層間絶縁膜に内設されたコンタクトプラグ(図示せず)、及び該コンタクトプラグと接続された配線(図示せず)等がさらに設けられてDRAMを構成する。
以下、この突起部71について、図1Dを参照しながら詳細に説明する。
このゲート溝18の底面18aのうち、ゲート溝18と半導体基板12とが交わる領域、すなわち平面視で活性領域16と素子分離絶縁膜53が接する部分には、図1Dに示すように、半導体基板12の一部からなる一対の突起部71が形成されている。この一対の突起部71は、活性領域16の延在する方向である第1の方向に延在するように設けられている。一対を構成する各々の突起部71は第1の方向に平行に延在し、各々の突起部71の第1の方向における両端面はゲート溝18を構成する側面すなわち半導体基板12に接続している。また、一対の突起部71は、ゲート溝18の底面18aから半導体基板12の主面12aに向かって突出した形状を有している。
また、突起部71の活性領域16側の内側面71b、及び素子分離領域14側の外側面71cともに、ゲート絶縁膜21で覆われている。さらに、このゲート絶縁膜21を介して、突起部71の上面71a、内側面71b及び外側面71cを覆うように埋め込みゲート電極22が形成されている。
突起部71の第1の方向の長さは、ゲート溝18の幅と同じ長さとなる。また、突起部71のゲート溝18の延在する方向(図1AにおけるY方向)における幅は、隣接する突起部71同士が接触しないよう、つまり、各突起部71の内側面71b同士が接触しない構成となっている。ゲート溝18の幅をF値とした場合、個々の突起部71のY方向の幅はF値の1/10〜1/5の範囲で選択することができる。ここでは8nmとする。
また、突起部71の高さHは、図1Dに示すように、上面71aが埋め込みゲート電極22により覆われるよう設計する。ここでは、高さHを60nmとする。本実施形態では、埋め込みゲート電極22の上面22aの位置が、半導体基板12の主面12aよりもゲート溝18の深さDの1/5〜1/2だけ低くなるようにしている。突起部71の上面71aの位置は、主面12aに対して埋め込みゲート電極22の上面22aの位置よりさらに低い位置となる。例えば、埋め込みゲート電極22の上面22aの位置を主面12aよりゲート溝18の深さDの1/5だけ低くなるようにした場合には、突起部71の上面71aは、ゲート溝18の底面より高く、ゲート溝18の深さDの1/5より低い範囲の位置となる。また、埋め込みゲート電極22の上面22aの位置を主面12aよりゲート溝18の深さDの1/2だけ低くなるようにした場合には、突起部71の上面71aは、ゲート溝18の底面より高く、ゲート溝18の深さDの1/2より低い範囲の位置となる。
次に、本発明の第1の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、半導体基板の主面に第1の方向に延在する第1溝を形成することによって、第1の方向に延在し、第1の幅を有する活性領域を区画する工程と、前記第1溝の内側壁に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜を第1のマスクとしてエッチングして、前記第1溝の底面に、該第1溝の溝幅よりも狭い溝幅を有する第2溝を形成することにより、前記活性領域において前記第1の幅よりも広い第2の幅を有する幅広部を、前記第1の幅を有する幅狭部の下方に形成する工程と、前記第1溝及び前記第2溝に、第2の絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、第1の方向に交差する方向に延在するゲート溝を形成するためのパターンを有する第2のマスクを形成する工程と、前記第2のマスクを用いて前記半導体基板に対し第1異方性エッチングを行って、前記活性領域の前記幅狭部を除去する工程と、さらに続けて、前記幅広部のうち前記幅狭部の直下に位置する前記幅広部を除去する工程と、前記第2のマスクを用いて、第2異方性エッチングを行って、前記第2の絶縁膜の一部を除去することにより、前記ゲート溝の底面であって、平面視して前記活性領域内に、第1の方向に延在する一対の突起部を形成すると共に、前記ゲート溝を形成する工程と、少なくとも前記突起部の外側面、内側面及び上面に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して、前記突起部の外側面、内側面及び上面に、導電膜を成膜する工程と、で概略構成される。
なお、図2A〜図18Bは、本発明の第1の実施形態である半導体装置10の製造方法の一例を説明する工程図であって、これらの工程を経て、図1A〜図1Dに示す半導体装置を製造する。以下の製造方法の説明においては、最小加工寸法を表すF値を40nmとする。
なお、図2Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図2Bは、図2A中に示す線分A−Aによる断面模式図である。図2Cは、図2A中に示す線分B−Bによる断面模式図である。図2Dは、図2A中に示す線分C−Cによる断面模式図である。図2Eは、図2A中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
はじめに、図2Bに示すように、半導体基板12として加工前のシリコン基板を準備し、その後、半導体基板12の主面12aに、パッド酸化膜13を形成する。その後、図2A、図2C及び図2Dに示すように、パッド酸化膜13上に、溝状の開口部66aを有したフィールド窒化膜66を形成する。
このとき、パッド酸化膜13は酸化シリコン膜からなり、厚さは、例えば、10nmとすることができる。また、フィールド窒化膜66は窒化シリコン膜からなり、厚さは、例えば、50nmとすることができる。
また、開口部66aは、第1溝51aの形成領域に対応するパッド酸化膜13の上面13aを露出するように形成する。
なお、開口部66aは、フィールド窒化膜66上にパターニングされたフォトレジスト(不図示)を形成し、該フォトレジストをマスクとする異方性エッチングによりフィールド窒化膜66をエッチングすることで形成する。該フォトレジストは、開口部66aの形成後に除去する。
また、第1溝51aの深さD1(半導体基板12の主面12aを基準としたときの深さ)は、例えば、140nmとすることができる。
このように、図2A、図2C及び図2Dに示すような第1の方向に延在する第1溝51aを形成することにより、第1の方向に直交する方向に第1の幅W1を有し、第1の方向にライン状に延在する活性領域16が区画される。なお、説明の便宜上、活性領域16の一部であって、第1の幅W1を有し、第1溝51aの底面側から主面12a側に向けて突出した部分を幅狭部16aとする。
なお、図3Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図3Bは、図3A中に示す線分A−Aによる断面模式図である。図3Cは、図3A中に示す線分B−Bによる断面模式図である。図3Dは、図3A中に示す線分C−Cによる断面模式図である。図3Eは、図3A中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、第1溝51aの内面及びフィールド窒化膜66の上面を覆うように、シリコン酸化膜を成膜する。該シリコン酸化膜は、例えば、CVD法により成膜する。
引き続き、ドライエッチングを行うことにより、図3C及び図3Dに示すように、第1溝51aの底面及びフィールド窒化膜66の上面に成膜したシリコン酸化膜をエッチングする。これにより、第1溝51aの内側壁である幅狭部16aの側面に、シリコン酸化膜が残存し、第1の絶縁膜68が形成される。このとき、第1の絶縁膜68の厚さは、第1溝51aを埋め込まない程度とし、好ましくは、8nmとする。
また、第2溝51bの深さD2(第1溝51aの底面を基準としたときの深さ)は、例えば、110nmとすることができる。
また、図3C及び図3Dに示すように、第2溝51bを形成することにより、第1溝51aと第2溝51bとからなり、かつ、その深さがD1+D2で250nmとなる素子分離用溝51が形成される。
また、第2溝51bを形成することにより、活性領域16において第1の幅W1よりも広い第2の幅W2を有する幅広部16bが幅狭部16aの下方に形成される。このとき、第1の幅W1と第2の幅W2の差分(W2−W1)の半分は第1の絶縁膜68の厚さに相当し、後述する突起部71の幅となる。
なお、図4Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図4Bは、図4A中に示す線分A−Aによる断面模式図である。図4Cは、図4A中に示す線分B−Bによる断面模式図である。図4Dは、図4A中に示す線分C−Cによる断面模式図である。図4Eは、図4A中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、第1溝51a及び第2溝51bからなる素子分離用溝51に絶縁膜を埋設すると共に、その上面53aがパッド酸化膜13の上面13aに対して略面一となるように、第2の絶縁膜53を形成する。これにより、絶縁膜である第2の絶縁膜53と、素子分離用溝51とからなる素子分離領域14を形成する。
以下、素子分離領域14の形成方法について具体的に説明する。
次いで、CMP(Chemical Mechanical Polishing)法により、フィールド窒化膜66の上面に成膜されている第2の絶縁膜53を除去し、平坦化する。さらに、HF含有溶液により第2の絶縁膜53をエッチングすることにより、素子分離用溝51に、その上面53aがパッド酸化膜13の上面13aに対して略面一とされた第2の絶縁膜53を形成する。
これにより、素子分離用溝51及び第2の絶縁膜53よりなり、第1の方向に延在するライン状の素子分離領域14が形成される。この素子分離領域14により、図4A及び図4Cに示すように、活性領域16がY方向に区画される。つまり、活性領域16を構成する幅狭部16a及び幅広部16bの外側壁を覆うように素子分離領域14される。
その後、熱燐酸によりフィールド窒化膜66を除去する。これにより、パッド酸化膜13の上面13aが露出される。
このように、素子分離用溝51の内側面を覆うように熱酸化膜を形成することで、第1溝51aを形成する際のドライエッチングにより、第1溝51aの内面に形成されたダメージ層を該熱酸化膜内に取り込むことが可能となる(つまり、第1溝51aの内面のダメージ層を除去することが可能となる)ので、リーク源を低減することができる。
なお、図5Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図5Bは、図5A中に示す線分A−Aによる断面模式図である。図5Cは、図5A中に示す線分B−Bによる断面模式図である。図5Dは、図5A中に示す線分C−Cによる断面模式図である。図5Eは、図5A中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、パッド酸化膜13の上面13a及び第2の絶縁膜53の上面53aに、アモルファスカーボン膜67Aと有機塗布膜からなる反射防止膜67Bを順次積層する。アモルファスカーボン膜67Aの膜厚は200nmとし、反射防止膜67Bの膜厚は30nmとする。
次に、反射防止膜67B上に、後述するゲート溝18を形成するためのパターンを有するフォトレジスト膜67Cを形成する。これにより、アモルファスカーボン膜67Aと反射防止膜67Bとフォトレジスト膜67Cとが順次積層されたマルチレイヤーレジスト構造を有する第2のマスク67を形成する。
次いで、フォトレジスト膜67Cをマスクとする異方性のドライエッチング行う。これにより、マスク67に開口部67Dを形成する。
なお、図5Aに示すように、開口部67Dは、第1の方向に交差する方向である第2の方向(図5AにおけるY方向)に延在するとともに、隣接する開口部67D同士が所定の間隔となるよう形成する。
なお、図6Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図6Bは、図6A中に示す線分A−Aによる断面模式図である。図6Cは、図6A中に示す線分B−Bによる断面模式図である。図6Dは、図6A中に示す線分C−Cによる断面模式図である。図6Eは、図6A中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
開口部67Dを有する第2のマスク67をマスクとし、アモルファスカーボン膜67Aをドライエッチングする。これにより、アモルファスカーボン膜67Aに、ゲート溝18を形成するためのパターン(開口部67E)が形成される。また、これにより、ゲート溝18の形成領域に対応するパッド酸化膜13の上面13aが露出される。
次いで、開口部67Eを有するアモルファスカーボン膜67Aをマスクとした第1異方性エッチングにより、素子分離領域14及び活性領域16の幅狭部16aをエッチングする。
そして、さらに第1異方性エッチングを続けて、活性領域16の幅広部16bのうち、幅狭部16aの直下に位置する部分を除去する。
これにより、第1の絶縁膜68の下方に位置し、半導体基板12の一部からなる突起部71を形成することができる。つまり、幅狭部16aを第1異方性エッチングにより除去した後、幅広部16bのうち幅狭部16aの直下に位置する部位を第1異方性エッチングする際、第1の絶縁膜68のエッチング速度が半導体基板12のエッチング速度より遅いため、幅広部16bのうち第1の絶縁膜68の下方に位置する部分をエッチングせずに残存させることができる。
なお、図7Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図7Bは、図7A中に示す線分A−Aによる断面模式図である。図7Cは、図7A中に示す線分B−Bによる断面模式図である。図7Dは、図7A中に示す線分C−Cによる断面模式図である。図7Eは、図7A中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
第1異方性エッチングの際にマスクとして用いたアモルファスカーボン膜67Aを除去せずに第2異方性エッチングを行い、第2の絶縁膜53をエッチングする。なお、第2異方性エッチングのエッチング条件は、半導体基板12よりも第2の絶縁膜53に対して高いエッチング速度を有することとする。具体的には、第2異方性エッチングにはC4F8等の高次フロンガスを含有するプラズマを用いる。
これにより、半導体基板12の一部からなる突起部71を残存させた状態で、突起部71の外側面71c側に位置する第2の絶縁膜53の一部を除去することができる。その結果、突起部71の上面71a、外側面71c及び内側面71bが露出する。
また、第2異方性エッチングにより、深さ(半導体基板12の主面12aからゲート溝18の底面18aまでの深さ)D3を有し、Y方向に延在し、かつ素子分離領域14の一部を分断するゲート溝18を形成する。なお、ゲート溝18は、ライン状であって、活性領域16の延在する方向である第1の方向に交差する方向(第2の方向)に延在するように形成される。
なお、ゲート溝18の深さD3は、第1溝51aの深さD1よりも深くする。例えば、第1溝51aの深さが140nmの場合、ゲート溝18の深さD3は、例えば、200nmとすることができる。また、ゲート溝18の深さD3は、第1溝51aの深さD1と第2溝51bの深さD2の合計(D1+D2)よりも浅くなるようにする。
本実施形態では、上記のように、半導体基板からなる活性領域16を先にエッチングし、その後、素子分離絶縁膜53をエッチングしている。本実施形態の製造方法では上記順番に工程を進めることが必要であり、逆に実施することはできない。先に素子分離絶縁膜53を掘り下げてしまうと、突起部となるべき活性領域の幅広部16bの頂部が露出してしまい、突起部71を形成できなくなるからである。
なお、図8Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図8Bは、図8A中に示す線分A−Aによる断面模式図である。図8Cは、図8A中に示す線分B−Bによる断面模式図である。図8Dは、図8A中に示す線分C−Cによる断面模式図である。図8Eは、図8A中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
マスクとして用いたアモルファスカーボン膜67Aを除去した後、熱酸化法により、ゲート溝18の底面及び側面を覆うようにゲート絶縁膜21を形成する。具体的には、ゲート絶縁膜21は、突起部71の外側面71c、内側面71b及び上面71aを覆うように形成する。なお、ゲート絶縁膜21を形成する際、ゲート溝18内を埋め込まない厚さで形成する。
ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜、シリコン酸化膜を窒化した膜、シリコン酸化膜上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
なお、ゲート絶縁膜21として単層のシリコン酸化膜を用いる場合、ゲート絶縁膜21の厚さは、例えば、5nmとすることができる。
なお、図9A、図10Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図9B、図10Bはそれぞれ、図9A、図10A中のそれぞれに示す線分A−Aによる断面模式図である。図9C、図10Cはそれぞれ、図9A、図10A中のそれぞれに示す線分B−Bによる断面模式図である。図9D、図10Dはそれぞれ、図9A、図10A中のそれぞれに示す線分C−Cによる断面模式図である。図9E、図10Eはそれぞれ、図9A、図10A中のそれぞれに示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
まず、ゲート絶縁膜21が形成されたゲート溝18を埋め込むように、第1の導電膜57と、第2の導電膜58とを順次成膜する。具体的には、ゲート絶縁膜21を介して、突起部71の外側面71c、内側面71b及び上面71aを覆うように、第1の導電膜57と、第2の導電膜58とを順次成膜する。このとき、図9Aに示す構造体の上面側は、第2の導電膜58により覆われる。つまり、図9Bに示すように、パッド酸化膜13及び第2の絶縁膜53それぞれの上面13a、53aは、第1の導電膜57及び第2の導電膜58に覆われる。
より具体的には、CVD法により、第1の導電膜57として窒化チタン膜(例えば、厚さ5nm)を成膜した後、第2の導電膜58としてタングステン膜(例えば、厚さ100nm)を成膜する。これにより、ゲート溝18は窒化チタン膜とタングステン膜で完全に埋設される。
これにより、ゲート溝18の下部に、ゲート絶縁膜21を介して、第1及び第2の導電膜57、58よりなる埋め込みゲート電極22が形成される。また、埋め込みゲート電極22の上面22aは、半導体基板12の主面12aよりも低い位置に配置される。
なお、エッチバックは、例えば、半導体基板12の主面12aからエッチバック後の第1の導電膜57及び第2の導電膜58の上面(埋め込みゲート電極22の上面)22aまでの深さD4が80nmとなるように行なう。ここでは深さD4を80nmとしたが、ゲート溝18の深さの1/5〜1/2の範囲とすることができる。
なお、図11Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図11Bは、図11A中に示す線分A−Aによる断面模式図である。図11Cは、図11A中に示す線分B−Bによる断面模式図である。図11Dは、図11A中に示す線分C−Cによる断面模式図である。図11Eは、図11A中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
ゲート溝18を埋め込むと共に、その上面24aがパッド酸化膜13の上面に対して略面一とされた埋め込み絶縁膜24を形成する。
具体的には、まず、CVD法、HDP法、或いはSOG法を用いて、ゲート溝18及び開口部67Eを埋め込むシリコン酸化膜74を成膜する。このとき、図示してはいないが、パッド酸化膜13及び第2の絶縁膜53それぞれの上面にもシリコン酸化膜74が成膜される。
その後、CMP法により、パッド酸化膜13及び第2の絶縁膜53それぞれの上面よりも上方に成膜されたシリコン酸化膜74を除去することで、ゲート絶縁膜21及び埋め込みゲート電極22が形成されたゲート溝18を埋め込むように埋め込み絶縁膜24を形成する。これにより、埋め込みゲート電極22の上面22aを覆うように、埋め込み絶縁膜24が形成される。
なお、図12Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図12Bは、図12A中に示す線分A−Aによる断面模式図である。図12Cは、図12A中に示す線分B−Bによる断面模式図である。図12Dは、図12A中に示す線分C−Cによる断面模式図である。図12Eは、図12A中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
図11B及び図11Cに示す構造体の上面側から(図12B及び図12Cにおける矢印参照)、パッド酸化膜13を介して、半導体基板12の主面12aに、半導体基板12とは異なる導電型の不純物(この場合、n型不純物)をイオン注入する。これにより、その上面が半導体基板12の主面12aに対して略面一とされた不純物拡散領域28を形成する。
具体的には、n型不純物としてリン(P)を、エネルギーが50KeV、ドーズ量が1E12cm−2〜1E14cm−2の条件で半導体基板12の主面12aにイオン注入することで、不純物拡散領域28を形成する。
このとき、不純物拡散領域28は、活性領域16内の上部であって、埋め込みゲート電極22を挟んで第1の方向の両側に形成する。
なお、不純物拡散領域28のうち、後述する容量コンタクトプラグ42に接続して下方に位置する不純物拡散領域28は、トランジスタ19−1、19−2のドレイン領域として機能する。
なお、図13Aは、本実施形態に係る半導体装置10の製造工程を説明するための平面模式図である。また、図13Bは、図13A中に示す線分A−Aによる断面模式図である。図13Cは、図13A中に示す線分B−Bによる断面模式図である。図13Dは、図13A中に示す線分C−Cによる断面模式図である。図13Eは、図13A中に示すメモリセルアレイの形成領域外に配置される周辺構造の一部の断面模式図である。
埋め込み絶縁膜24間に形成されたパッド酸化膜13を選択的に除去することで、第1の不純物拡散領域28−1の上面28−1aを露出する開口部32を形成する。
具体的には、パッド酸化膜13上に、埋め込み絶縁膜24間に形成されたパッド酸化膜13を露出する溝状の開口部(図示せず)を有したフォトレジスト(図示せず)を形成し、その後、該溝状の開口部から露出されたパッド酸化膜13を選択的にエッチング(例えば、ウエットエッチング)することで、第1の不純物拡散領域28−1の上面28−1aを露出する開口部32を形成する。上記エッチング後、フォトレジスト(図示せず)を除去する。
なお、パッド酸化膜13を除去し、パッド酸化膜13の替わりとなるシリコン酸化膜(図示せず)を別途形成し、その後、埋め込み絶縁膜24間に形成された該シリコン酸化膜を除去することで、第1の不純物拡散領域28−1の上面を露出する開口部32を形成してもよい。
なお、図14は、図1Bに示す本実施形態に係る半導体装置10の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
開口部32内にその一部を埋め込みビット線コンタクト部を形成するとともに、埋め込み絶縁膜24の上面24aおよび素子分離絶縁膜53の上面に接してX方向に延在するビット線34を形成する。これにより、不純物拡散領域28のうち、ゲート溝18を挟んで一方に配置された第1の不純物拡散領域28−1の上面と接触し、電気的に接続されたビット線34が形成される。
具体的には、埋め込み絶縁膜24の上面24a、パッド酸化膜13の上面及び素子分離領域14の上面に、開口部32を埋め込むように、例えば、図示していないポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次成膜することによりビット線34を構成する積層膜を形成する。なお、上記ポリシリコン膜を形成させずに、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜を順次積成膜させてもよい。
次いで、該フォトレジストをマスクとするドライエッチングにより、上述したキャップ絶縁膜36の母材となるシリコン窒化膜と、ビット線34を構成するタングステン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びポリシリコン膜とをパターニングすることで、シリコン窒化膜よりなるキャップ絶縁膜36と、ポリシリコン膜、チタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜及びタングステン膜よりなるビット線34と、を同時に形成する。
なお、図14に示す構造体には図示していないが、上記シリコン酸化膜の研磨後に、CVD法により、キャップ絶縁膜36の上面36a及び層間絶縁膜38の上面38aを覆うシリコン酸化膜(SiO2膜)を形成してもよい。
なお、図15は、図1Bに示す本実施形態に係る半導体装置10の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
まず、SAC(Self Aligned Contact)法により、層間絶縁膜38、埋め込み絶縁膜24、及びパッド酸化膜13をドライエッチングすることで、第2の不純物拡散領域28−2の上面一部を露出する容量コンタクト孔41を形成する。
具体的には、まず、容量コンタクト孔41を埋め込むように、CVD法により、窒化チタン膜(不図示)と、タングステン膜(不図示)とを順次積層させる。次いで、CMP法を用いた研磨により、層間絶縁膜38の上面38aに形成された不要な窒化チタン膜及びタングステン膜を除去することで、容量コンタクト孔41内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ42を形成する。これにより、不純物拡散領域28のうち、ゲート溝18を挟んで一方の反対側に配置された第2の不純物拡散領域28−2の上面と接触し、電気的に接続された容量コンタクトプラグ42が形成される。
なお、図16及び図17Aのそれぞれは、図1Bに示す本実施形態に係る半導体装置10の切断面に対応する断面図であり、本実施形態における製造工程を説明するための断面模式図である。
まず、図16に示すように、層間絶縁膜38の上面38aに、容量コンタクトプラグ42の上面42aの一部と接触する容量コンタクトパッド44を形成する。
具体的には、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aを覆うように、容量コンタクトパッド44の母材となる金属膜(不図示)を成膜する。
次いで、フォトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド44の形成領域に対応する面を覆うフォトレジスト(不図示)を形成する。その後、該フォトレジストをマスクとするドライエッチングにより、フォトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド44を形成する。容量コンタクトパッド44を形成後、フォトレジスト(不図示)を除去する。
次いで、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aに、容量コンタクトパッド44を覆うシリコン窒化膜46を形成する。
次いで、フォトリソグラフィ技術により、該シリコン酸化膜上にパターニングされたフォトレジスト(不図示)を形成する。
次いで、該フォトレジストをマスクとするドライエッチングにより、容量コンタクトパッド44上に形成されたシリコン酸化膜(不図示)及びシリコン窒化膜46をエッチングすることで、容量コンタクトパッド44を露出させるシリンダーホール(不図示)を形成する。その後、フォトレジスト(不図示)を除去する。
次いで、ウエットエッチングにより、シリコン酸化膜(不図示)を除去することで、シリコン窒化膜46の上面を露出させる。その後、シリコン窒化膜46の上面、及び下部電極61を覆う容量絶縁膜62を形成する。
以上により、本実施形態の半導体装置10が製造される。
なお、実際には、上部電極63の上面63aに、図示していない層間絶縁膜、ビア、及び配線等を形成する。
また、図17Bには、本実施形態におけるメモリセルアレイの形成領域外に形成される任意のトランジスタの製造工程を示す。本実施形態における半導体装置の製造工程と同工程を経ることにより、半導体基板12の上部には、図17Aに示す半導体装置10と同様に、ビット線34が形成される。
つまり、エッチング速度を適宜変更し、シリコンや絶縁膜との選択比を取りながらエッチングをすることのみで、上面、内側面、外側面が露出した突起部を形成することができる。その結果、このような上面、内側面、外側面が露出した突起部を覆うように埋め込みゲート電極を形成することにより、突起部の上面、内側面、外側面をトランジスタのチャネル領域として機能させることができ、ゲート電極に所定のバイアスをかけたときに形成されるチャネル領域は、完全空乏化型のチャネル領域となり、電流―電圧特性の向上およびオン電流を増大することが可能となる。これにより、消費電力を抑制し、高速動作に優れた半導体装置を得ることが可能となる。
具体的には、図6A〜図6Eに示したように、素子分離領域14を形成後、パッド酸化膜13を介して、半導体基板12の主面12aに、半導体基板12とは異なる導電型の不純物(この場合、n型不純物)をイオン注入することで、上面28aが半導体基板12の主面12aに対して面一とされた不純物拡散領域28を形成する。
具体的には、n型不純物としてリン(P)を、エネルギーが50KeV、ドーズ量が1E12cm−2〜1E14cm−2の条件で半導体基板12の主面12aにイオン注入することで、上記不純物拡散領域28を形成する。不純物拡散領域28は、第1及び第2の不純物拡散領域28−1、28−2の母材となる領域である。
その後、先に説明した図9A〜図9Eに示す工程以降(但し、第1及び第2の不純物拡散領域28,29を形成する工程を除く)までの処理を順次行うことで、図1〜図3に示す第1実施形態の半導体装置10が製造される。
この場合、第1実施形態の半導体装置10の製造方法と同様な効果を得ることができる。
Claims (14)
- 半導体基板の主面に形成され、第1の方向に延在する複数の活性領域と、
前記活性領域を区画する素子分離領域と、
前記半導体基板の主面に形成されたものであって、平面視して複数の前記活性領域に交差する方向に延在する複数のゲート溝と、
前記ゲート溝のそれぞれに埋め込まれた複数の埋め込みゲート電極と、を備えた半導体装置であって、
前記ゲート溝のそれぞれの底面には、前記第1の方向に延在すると共に、上面が前記主面よりも低い位置に配置する一対の突起部が形成されており、
前記埋め込みゲート電極は、ゲート絶縁膜を介して前記突起部の上面と内側面と外側面とを覆ってなる、ことを特徴とする半導体装置。 - 前記第1の方向において前記ゲート溝を挟んで両側の前記活性領域の上部に不純物拡散領域を備えることを特徴とする請求項1に記載の半導体装置。
- 前記突起部の前記上面が、前記不純物拡散領域の下面より低い位置に配置することを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記両側に配置する不純物拡散領域のうち、一方の不純物拡散領域上には電気的に接続するビット線を備え、他方の不純物拡散領域上には電気的に接続する容量コンタクトプラグを備えることを特徴とする請求項2または請求項3に記載の半導体装置。
- 前記ビット線に接続された不純物拡散領域は、該不純物拡散領域を挟んで前記第1の方向に配置する2つの隣接する埋め込みゲート電極に対して共通のソース領域として機能することを特徴とする請求項4に記載の半導体装置。
- 半導体基板の主面に第1の方向に延在する第1溝を形成することによって、第1の方向に延在し、第1の幅を有する活性領域を区画する工程と、
前記第1溝の内側壁に、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜を第1のマスクとしてエッチングして、前記第1溝の底面に、該第1溝の溝幅よりも狭い溝幅を有する第2溝を形成することにより、前記活性領域において前記第1の幅よりも広い第2の幅を有する幅広部を、前記第1の幅を有する幅狭部の下方に形成する工程と、
前記第1溝及び前記第2溝に、第2の絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、
第1の方向に交差する方向に延在するゲート溝を形成するためのパターンを有する第2のマスクを形成する工程と、
前記第2のマスクを用いて、前記半導体基板に対し第1異方性エッチングを行って、前記活性領域の前記幅狭部を除去する工程と、
さらに続けて、前記幅広部のうち前記幅狭部の直下に位置する前記幅広部を除去する工程と、
前記第2のマスクを用いて、第2異方性エッチングを行って、前記第2の絶縁膜の一部を除去することにより、前記ゲート溝の底面であって、平面視して前記活性領域内に、第1の方向に延在する一対の突起部を形成すると共に、前記ゲート溝を形成する工程と、
少なくとも前記突起部の外側面、内側面及び上面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記突起部の外側面、内側面及び上面に、導電膜を成膜する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記第1の絶縁膜と前記第2の絶縁膜とが同じ材料からなることを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記第1の絶縁膜と前記第2の絶縁膜とがシリコン酸化膜からなることを特徴する請求項7に記載の半導体装置の製造方法。
- 前記第1異方性エッチングが、前記第1の絶縁膜及び前記第2の絶縁膜よりも、前記半導体基板に対して高いエッチング速度を有することを特徴とする請求項6乃至請求項8の何れか一項に記載の半導体装置の製造方法。
- 前記第2異方性エッチングが、前記半導体基板よりも、前記第2の絶縁膜に対して高いエッチング速度を有することを特徴とする請求項6乃至請求項9の何れか一項に記載の半導体装置の製造方法。
- 前記第1異方性エッチングには、塩素ガス含有プラズマや臭素ガス含有プラズマを用いることを特徴とする請求項6乃至請求項10の何れか一項に記載の半導体装置の製造方法。
- 前記第2異方性エッチングには、高次フロンガスを含有するプラズマを用いることを特徴とする請求項6乃至請求項11の何れか一項に記載の半導体装置の製造方法。
- 前記第2のマスクが、
アモルファスカーボン膜と反射防止膜とフォトレジスト膜とが順次積層されたマルチレイヤーレジスト構造を有し、
前記反射防止膜が有機塗布膜からなることを特徴とする請求項6乃至請求項12の何れか一項に記載の半導体装置の製造方法。 - 前記導電膜を成膜する工程の後に、
前記活性領域の、前記ゲート溝を挟んで第1の方向の両側に不純物拡散領域を形成する工程を備え、
前記不純物拡散領域のうち、前記ゲート溝を挟んで一方に配置する不純物拡散領域に電気的に接続するビット線を形成する工程と、
前記不純物拡散領域のうち、前記ゲート溝を挟んで前記一方の反対側に配置する不純物拡散領域に電気的に接続するコンタクトプラグを形成する工程と、
前記コンタクトプラグに電気的に接続するキャパシタを形成する工程と、
を備えることを特徴とする請求項6乃至請求項13の何れか一項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011211056A JP2013074040A (ja) | 2011-09-27 | 2011-09-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011211056A JP2013074040A (ja) | 2011-09-27 | 2011-09-27 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013074040A true JP2013074040A (ja) | 2013-04-22 |
Family
ID=48478302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011211056A Withdrawn JP2013074040A (ja) | 2011-09-27 | 2011-09-27 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013074040A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107910330A (zh) * | 2017-11-29 | 2018-04-13 | 睿力集成电路有限公司 | 动态随机存取存储器阵列及其版图结构、制作方法 |
-
2011
- 2011-09-27 JP JP2011211056A patent/JP2013074040A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107910330A (zh) * | 2017-11-29 | 2018-04-13 | 睿力集成电路有限公司 | 动态随机存取存储器阵列及其版图结构、制作方法 |
CN107910330B (zh) * | 2017-11-29 | 2023-09-19 | 长鑫存储技术有限公司 | 动态随机存取存储器阵列及其版图结构、制作方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5348372B2 (ja) | 半導体素子及びその製造方法並びにdramの製造方法 | |
KR100833182B1 (ko) | 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법 | |
JP4456880B2 (ja) | 半導体装置及びその製造方法 | |
KR100763337B1 (ko) | 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법 | |
KR100618819B1 (ko) | 오버레이 마진이 개선된 반도체 소자 및 그 제조방법 | |
JP2012248686A (ja) | 半導体装置及びその製造方法 | |
JP2012234964A (ja) | 半導体装置及びその製造方法 | |
JP5748195B2 (ja) | 半導体装置及びその製造方法 | |
JP2010141107A (ja) | 半導体装置及びその製造方法 | |
JP2014022388A (ja) | 半導体装置及びその製造方法 | |
JP2011129566A (ja) | 半導体装置の製造方法 | |
WO2014109310A1 (ja) | 半導体装置及びその製造方法 | |
WO2014123170A1 (ja) | 半導体装置及びその製造方法 | |
JP2012109353A (ja) | 半導体装置及びその製造方法 | |
JP5159816B2 (ja) | 半導体記憶装置 | |
JP2013254815A (ja) | 半導体装置およびその製造方法 | |
JP2011159760A (ja) | 半導体装置の製造方法及び半導体装置 | |
KR100924007B1 (ko) | 반도체 소자의 수직 채널 트랜지스터 형성 방법 | |
TWI839019B (zh) | 使用增強圖案化技術製造半導體裝置的方法 | |
JP2011159739A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2012253122A (ja) | 半導体装置の製造方法、並びにデータ処理システム | |
TWI702599B (zh) | 動態隨機存取記憶體及其製造方法 | |
WO2014192735A1 (ja) | 半導体装置 | |
JP2008171872A (ja) | 半導体装置及びその製造方法 | |
KR20130050160A (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130731 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130801 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130905 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20131108 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131219 |
|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20141202 |