JP5159816B2 - 半導体記憶装置 - Google Patents

Description

本発明は、例えばＭＲＡＭ等のメモリセルトランジスタに適用される半導体記憶装置に関する。

ＤＲＡＭ等の半導体記憶装置の微細化が進むに従い、実質的なゲート長が減少し、トランジスタがオフ状態である場合においても、リーク電流が生じるという問題がある。

この対策として、サドルフィン（Ｆｉｎ）トランジスタが開発されている（例えば特許文献１参照）。このサドルフィントランジスタは、トランジスタの実質的なゲート長Ｌを増加し、オフリークを低減できるトランジスタとして有用である。しかし、素子の微細化に伴い、サドルフィントレンチの活性領域の厚みが減少されている。このため、活性領域の上面積が狭くなり、活性領域とこれに接触されるコンタクトとの面積が減少し、コンタクト抵抗が増加するという問題を有している。

尚、ソース、ドレイン領域にシリサイド層を形成してコンタクト抵抗を低減する技術が開発されている（例えば特許文献２参照）。

特開２００７−１８４５１８号公報 特表２００９−５２１１１３号公報

本発明は、活性領域の接触面積を増大でき、コンタクト抵抗を低減可能な半導体記憶装置を提供しようとするものである。

本発明の半導体記憶装置の態様は、半導体基板内に設けられ、第１の側面、前記第１の側面に平行する第２の側面、及び前記第１、第２の側面を繋ぐ上面を有するフィン状の活性領域と、前記活性領域に形成された溝内及び前記溝を跨いで形成され、前記活性領域と絶縁されたワード線の一部としてのゲート電極と、前記ゲート電極の両側の前記活性領域に位置し、ソース、ドレイン領域としての前記活性領域の少なくとも前記第１の側面に形成されたシリサイド層と、前記シリサイド層に接続され、少なくとも記憶素子を接続するためのコンタクトとを具備し、前記活性領域の幅が前記ゲート電極のゲート幅の２／３以下であることを特徴とする。

本発明の半導体記憶装置の製造の態様は、半導体基板内に、素子分離領域により分離され、第１の側面と前記第１の側面に平行する第２の側面と、前記第１、第２の側面を繋ぐ上面を有するフィン状の活性領域を形成し、前記活性領域に第１の溝を形成し、前記活性領域に隣接する前記素子分離領域に前記第１の溝より深い第２の溝を形成し、前記第１、第２の溝内に、前記活性領域を跨ぎ、前記活性領域から絶縁されたワード線の一部としての第１のゲート電極を形成し、前記ゲート電極の両側の前記活性領域の少なくとも前記第１の側面にシリサイド層を形成し、前記ゲート電極の両側の前記活性領域に形成された前記シリサイド層に少なくとも記憶素子を接続するためのコンタクトを形成することを特徴とする。

本発明は、活性領域の接触面積を増大でき、コンタクト抵抗を低減可能な半導体記憶装置を提供できる。

第１の実施形態に係る半導体記憶装置を示す平面図。 図１に示すＩＩ−ＩＩ線に沿った断面図。 図１に示すＩＩＩ−ＩＩＩ線に沿った断面図。 図１に示すＩＶ−ＩＶ線に沿った断面図。 図１の一部を取り出して示す斜視図 記憶素子の一例を示す断面図。 第１の実施形態の製造方法を示す断面図。 図７に続く製造工程を示す断面図。 図８に続く製造工程を示す断面図。 図９に続く製造工程を示す断面図。 図１０に続く製造工程を示す断面図。 図１１に続く製造工程を示す断面図。 図１２に続く製造工程を示す断面図。 図１３に続く製造工程を示す断面図。第１の実施形態の変形例を示 第１の実施形態の変形例を示す断面図。 第２の実施形態を示す平面図。 図１６のＸＶＩＩ−ＸＶＩＩ線に沿った断面図。 図１７に続く製造工程を示す断面図。 第２の実施形態の変形例を示す断面図。 第３の実施形態を示す平面図。 第３の実施形態の変形例を示す平面図。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
サドルフィントランジスタは、ＤＲＡＭで使用されている埋め込みゲートトランジスタのゲート電極の底部に、フィンＦＥＴを形成した構造となっている。サドルフィントランジスタのゲート電極は、従来のＲＣＡＴ(Recess Channel Array Transistor)溝構造を形成した後、ＳＴＩ部分を掘り下げ、フィン構造を形成する。この後、ゲート酸化膜及びゲート電極としてのポリシリコン埋め込むことにより形成される。

しかし、この場合、ゲート電極の深さが深くなるため、深さ方向のシリコンの寄生抵抗が増大する。また、活性領域に接触されるコンタクトは、ポリシリコン層上に例えばチタン（Ｔｉ）からなるバリアメタルとタングステン（Ｗ）からなるプラグにより構成される。このため、ポリシリコン層とバリアメタルとの間にチタンシリサイド層（ＴｉＳｉｘ）が形成される。したがって、このチタンシリサイド層は、ゲート電極の側壁間距離×Ｆ（Ｆ：ゲート電極の幅、活性領域の幅）の面積内に形成される。近時、素子の微細化のため、ゲート電極の側壁間距離、及びＦが微細化されている。このため、上記面積が縮小されメモリのセルトランジスタのソース、ドレイン抵抗が増大する傾向にある。このため、オフリークを低減することが可能であるが、電流を増大すること、及び高速動作が困難となっている。

近年、ＤＲＡＭの代替デバイスとして、ＭＲＡＭなどの抵抗変化型メモリが注目されている。これらデバイスは書き込みに大電流を必要とし、大電流駆動のトランジスタが求められている。さらに、微細化されたＤＲＡＭにおいて問題となるショートチャネル効果の抑制も求められる。しかし、上述した理由により、サドルフィントランジスタをＭＲＡＭなどに適用することが困難となっている。

そこで、第１の実施形態は、活性領域の例えば一側面と上面にシリサイド層を形成し、このシリサイド層に接触してコンタクトを形成することにより、コンタクト抵抗を低減している。

図１は、第１の実施形態に係る半導体記憶装置を示す平面図であり、図２、図３、図４は、それぞれ図１に示すＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線、ＩＶ−ＩＶ線に沿った断面図、図５は図１の一部を取り出して示す斜視図である。

図１乃至図５に示すように、シリコン基板１には複数の活性領域１３（ＡＡ）が形成されている。これら活性領域１３は、素子分離領域としてのＳＴＩ（Shallow Trench Isolation）１２により分離されている。複数の活性領域１３の上方には、複数のセルトランジスタＣＴのゲート電極１４（Ｇ）に接続されたワード線ＷＬが形成されている。

ゲート電極１４は、図２、図３、図５に示すように、活性領域１３内に形成されたＲＣＡＴ溝１７内に埋め込まれたポリシリコン層１４ａと、サドル１４ｂと、ポリシリコン層１４ｃ、及びタングステン層１４ｄにより構成されている。ゲート絶縁膜１８は、ＲＣＡＴ溝１７の内壁、及びＲＣＡＴ溝１７より下方に位置するサドル溝１７ａ内に形成されている。

また、図２、図５に示すように、ＲＣＡＴ溝１７内のゲート電極１４ａの両側に位置する活性領域１３には、ソース、ドレイン（Ｓ／Ｄ）領域としてのＮ^＋拡散層が形成されている。すなわち、ソース、ドレイン（Ｓ／Ｄ）領域は、ワード線ＷＬと直行方向に形成されている。

さらに、図４、図５に示すように、ソース、ドレイン（Ｓ／Ｄ）領域としての活性領域１３の例えば一側面及び上面の一部には、シリサイド層１６が形成されている。すなわち、シリサイド層１６は、フィン状の活性領域１３の例えばワード線方向の一側面及び上面の一部に形成されている。シリサイド層１６は、例えば少なくともコバルト、ニッケル、ＮｉＰｔのうちの１つにより構成されているが、これらに限定されるものではない。

図５に示すように、活性領域１３の上面からのシリサイド層１６の深さＤ１は、ＲＣＡＴ溝１７の活性領域１３の上面からの深さＤ２のほぼ１／３に設定されている。すなわち、シリサイド層１６をチャネル領域に接近させることにより、寄生抵抗を低減することが可能である。

また、活性領域１３の側面及び上面にシリサイド層１６を形成することにより、活性領域１３のワード線ＷＬ方向の幅Ｗ１は、ゲート電極１４の幅Ｗ２のほぼ１／２〜２／３以下に設定されている。

図２、図４に示すように、ソース、ドレイン領域を構成するシリサイド層１６の側面及び上面に接触する複数のコンタクト（プラグ）１５が形成されている。これらコンタクト１５は、例えばタングステンにより構成されている。これらコンタクト１５は、絶縁膜１９内に形成されている。この絶縁膜１９は、例えばシリコン窒化膜である。

図６は、記憶素子２１の一例を示している。例えばドレインとしてのＮ^＋拡散層上に形成されたコンタクト１５は、下部電極２０に接続されている。この下部電極２０の上に、例えばＭＲＡＭからなる記憶素子２１が形成されている。すなわち、記憶素子２１は、記憶層２１ａ、絶縁層２１ｂ、参照層２１ｃが順次積層されて構成されている。参照層２１ｃの上に上部電極２２が形成されている。この上部電極２２は、コンタクト２３を介してビット線ＢＬに接続されている。また、ソースとしてのＮ^＋拡散層上に形成されたコンタクト１５は、例えばソース線ＳＬに接続されている。記憶素子２１の構成は、これに限定されるものではない。

次に、図７乃至図１４を参照して、上記構成の半導体記憶装置の製造方法について説明する。

先ず、図７に示すように、シリコン基板１１内に、例えばピッチＦにより、複数の素子分離領域１２（ＳＴＩ）が形成され、これらＳＴＩにより分離された複数の活性領域１３が形成される。すなわち、基板１１内に複数の溝が形成され、これら溝が例えばシリコン酸化膜により埋め込まれ、素子分離領域１２が形成される。

次に、図８に示すように、図示せぬワード線を形成するためのパターンと逆のパターンを用いて、各活性領域１３のワード線が形成される領域内に、ＲＣＡＴ溝１７が形成されるとともに、各活性領域１３に隣接する素子分離領域１２内にサドルを形成するためのサドル溝１７ａが形成される。このサドル溝１７ａは、ＲＣＡＴ溝１７より深く設定されている。この後、ＲＣＡＴ溝１７及びサドル溝の内壁にゲート絶縁膜１７が形成され、次いで、ＲＣＡＴ溝１７、サドル溝内が例えばポリシリコン層１４ａ、１４ｂにより埋め込まれる。

次に、図９に示すように、次にシリコン基板１１の全面に、例えばポリシリコン層１４ｃ及びタングステン層１４ｄが堆積される。このポリシリコン層１４ｃ及びタングステン層１４ｄは、ワード線を形成するためのパターンを用いてエッチングされ、図９に示すように、ワード線ＷＬが形成される。タングステン層１４ｄの上に、例えばシリコン窒化膜（ＳｉＮ）からなるハードマスク３１が形成され、このマスク３１を用いて、タングステン層１４ｄ及びポリシリコン層１４ｃがエッチングされる。

次に、図１０に示すように、ワード線上のシリコン窒化膜３１が除去された後、全面に例えばシリコン酸化膜３２が形成され、ワード線ＷＬ間がシリコン酸化膜３２により埋め込まれる。

次に、図１１及び図１に示すように、シリコン酸化膜３２上にコンタクトを形成するための複数のパターン３４が、リソグラフィーにより形成される。このパターン３４は、に示すように、活性領域１３のパターンに対して半ピッチ（Ｆ／２）ずらして形成される。

この後、図１２に示すように、上記パターン３４を用いて、活性領域１３を形成するシリコンに対してシリコン酸化膜の選択比が大きな条件でＲＩＥ(Reactive Ion Etching)が行われる。この結果、パターン３４間のシリコン酸化膜３２、及び活性領域１３の一方の側面に隣接する素子分離領域１２が除去され、活性領域１３の一方の側面、及び上面の一部が露出される。

次いで、パターン３４を除去した後、例えばコバルト又はニッケルのような金属が全面にスパッタ、又はＣＶＤ(Chemical Vapor Deposition)により形成される。この後、熱処理され、未反応の金属を除去される。

これにより、図１３に示すように、露出された活性領域１３の一方の側面、及び上面の一部にシリサイド層１６が自己整合的に形成される。

次に、全面に図示せぬバリアメタル及び例えばタングステンが例えばＣＶＤにより形成され、パターン３４をストッパーとしてＣＭＰ（Chemical Mechanical Polishing）により平坦化される。

これにより、図１４に示すように、シリサイド層１６に接触されたコンタクト１５が形成される。すなわち、このコンタクト１５は、活性領域１３の一方の側面と上面に形成されたシリサイド層１６に接触されている。このため、接触面積を増大することができ、コンタクト抵抗を低減することができる。

尚、本実施形態において、コンタクト１５は、セルフアラインプロセスにより形成される。このため、ゲート電極１４上にも開口が形成される。しかし、ゲート電極１４（ワード線ＷＬ）上は、選択性エッチングによりエッチングされず、ゲート電極１４間及び活性領域１３、素子分離領域１２上に開口が形成される。

上記製造工程により、サドルフィン構造を有するトランジスタを形成することができる。この後、コンタクト１５の上方に記憶素子２１やソース線ＳＬ、ビット線ＢＬが形成され、半導体記憶装置が完成される。

尚、ソース、ドレインを構成するＮ^＋拡散層は、例えば図９に示すワード線の形成工程の後、活性領域１３に不純物イオンを注入することにより形成できる。

上記第１の実施形態によれば、サドルフィン構造を有するトランジスタを形成することができる。このため、ゲート長を増加させることができるため、オフリークを低減することが可能である。しかも、活性領域１３の一側面及び上面の一部にシリサイド層１６を形成し、このシリサイド層１６上にコンタクト１５を形成している。このため、ソース、ドレイン領域としての活性領域１３の上面積が小さく接触面積が小さいサドルフィントランジスタにおいて、活性領域１３とコンタクト１５との接触面積を増大でき、コンタクト抵抗を低減することが可能である。したがって、第１のサドルフィン構造を有するトランジスタは、電流を増加することが可能であるとともに、動作速度の高速化が可能であり、ＭＲＡＭ等のデバイスに適用することが可能である。

また、活性領域１３の上面からの活性領域１３の側面に形成されたシリサイド層１６の深さは、ＲＣＡＴ溝１７の活性領域１３の上面からの深さの約１／３に設定され、コンタクト１５と活性領域１３との接触面が、チャネル領域の高さに接近している。このため、深さ方向のシリコンの寄生抵抗を低減することが可能である。

（変形例）
図１５は、第１の実施形態の変形例を示している。

第１の実施形態は、活性領域１３の一側面及び上面の一部にシリサイド層１６を形成した。これに対して、変形例は、シリサイド層１６を形成せずにバリアメタル４１を介してコンタクト１５を活性領域１３の一側面及び上面の一部に接触させている。

すなわち、例えば図１２に示すように、活性領域１３の一側面と上面の一部を露出させる工程の後、シリサイド処理を行わず、例えばチタンなどのバリアメタル４１を形成する。この後、バリアメタル４１上にタングステンが埋め込まれることにより、コンタクト１５が形成される。

上記変形例によれば、バリアメタル４１により活性領域１３の一側面及び上面の一部をシリサイド化することができる。このため、第１の実施形態に比べて、若干コンタクト抵抗が高くなるが、変形例の構成によっても、活性領域１３とコンタクト１５との接触面積を増大でき、従来に比べてコンタクト抵抗を低減することが可能である。

（第２の実施形態）
図１６乃至図１８は、第２の実施形態を示している。第１の実施形態は、活性領域１３の一側面及び上面の一部にシリサイド層１６を形成した。これに対して、第２の実施形態は、活性領域１３の両側面及び上面全部にシリサイド層１６を形成する。

すなわち、第１の実施形態において、図１に示すコンタクトを形成するためのパターン３４は、活性領域１３の形成ピッチに対して半ピッチずれて形成されていた。これに対して、第２の実施形態は、図１６に示すように、コンタクトを形成するための開口パターン４０は、活性領域１３の形成ピッチに対応して形成され、活性領域１３の面積よりも若干大きな開口面積を有している。このようなパターンは、活性領域１３と同等の開口を有するレジストパターンを形成し、このレジストパターンをスリミングすることにより形成することができる。

この開口パターン４０を用いてエッチングを行った場合、図１７に示すように、活性領域１３の周囲に位置する素子分離領域１３が除去される。このため、活性領域１３の両側面及び上面全部が露出される。この後、シリサイド処理が行われる。

これにより、図１８に示すように、露出された活性領域１３の両側面及び上面全面にシリサイド層１６が形成される。この後、シリサイド層１６上にコンタクト１５が形成される。

第２の実施形態において、活性領域１３は両側面及び上面の３面をシリサイド化しているため、活性領域１３の幅がシリサイド層１６の厚みの２倍より大きく設定できる場合のみ、有効である。

第２の実施形態によれば、活性領域１３の３面にシリサイド層１６が形成されているため、第１の実施形態に比べて、さらにコンタクト抵抗を低減することが可能である。また、開口パターンのリソグラフィーを半ピッチずらす必要がないため、製造が容易である。

（変形例）
図１９は、第２の実施形態の変形例を示している。この変形例は、活性領域１３の両側面及び上面にシリサイド層を形成するものである。

第２の実施形態は、図９に示すように、ゲート電極（ワード線ＷＬ）を形成した後、ワード線間を絶縁膜により完全に埋め込んだ。これに対して、この変形例は、ワード線間を絶縁膜により完全に埋め込まず、図１９に示すように、素子分離領域１２上に対応して側壁絶縁膜４２が形成される。

すなわち、図１９に示すように、ワード線ＷＬの側面に側壁絶縁膜４２を形成した後、図１６に示すように、コンタクトを形成するための複数のパターン４０が形成される。このパターン４０は、活性領域１３の形成ピッチに対応して形成され、活性領域１３の面積よりも若干大きな開口面積を有している。このパターン４０及び側壁絶縁膜４２をマスクとして、素子分離領域１２がエッチングされ、活性領域１３の両側に凹部１３ａが形成される。このため、図１７に示すように、活性領域１３の両側面及び上面が露出される。

この後、図１８に示すように、露出された活性領域１３の両側面及び上面にシリサイド層１６が形成される。次いで、シリサイド層１６上にコンタクト１５が形成される。このコンタクト１５は、活性領域１３の両側面及び上面に形成されたシリサイド層１６に接して形成される。したがって、第１の実施形態に比べてシリサイド層１６とコンタクト１５との接触面積を増加できる。このため、コンタクト抵抗を第１の実施形態より低減することができる。

尚、第２の実施形態において、シリサイド層１６を形成せず、第１の実施形態の変形例のように、バリアメタルを形成後、コンタクト１５を形成することも可能である。

さらに、図９に示すように、ワード線ＷＬを形成した後、図１０に示すようにワード線ＷＬ相互間を絶縁膜で埋め込む工程を行わず、図１９に示すように側壁絶縁膜４２を形成する。この後、素子分離領域１２の全面をエッチングし、素子分離領域１２の上面の高さを、活性領域１２の上面の高さより低くする。すると、活性領域１３の両側面及び上面が露出される。この後、活性領域１３の露出された両側面及び上面の全面にシサイド層が形成される。このような製造方法によっても、上記変形例と同様の構成を得ることが可能である。

（第３の実施形態）
図２０、図２１は、第３の実施形態を示している。第１、第２の実施形態は、活性領域１３が島状に形成されていた。これに対して、第３の実施形態は、図２０、図２１に示すように、３つ以上のワード線ＷＬに対して、活性領域１３と素子分離領域１２とが、ラインアンドスペース（Ｌ／Ｓ）パターンとなっている。

また、第１、第２の実施形態の場合、一対のワード線の相互間に、ワード線の形成ピッチより広いスペースが形成されている。これに対して、第３の実施形態において、このようなスペースがなく、ワード線と絶縁膜のＬ／Ｓパターンにより形成している。

図２０において、コンタクトの開口パターン３４は、第１の実施形態と同様に、活性領域１３の形成ピッチに対して半ピッチずれている。このため、シリサイド層は、第１の実施形態と同様に、活性領域１３の一側面と上面の一部に形成される。

また、図２１において、コンタクトの開口パターン４０は、第２の実施形態と同様に、活性領域１３の形成ピッチに一致されている。このため、シリサイド層は、第２の実施形態と同様に、活性領域１３の両側面と上面全体に形成される。

第１、第２の実施形態の場合、一対のワード線を含む４つの活性領域１３が、素子分離領域１２により分離されている。

これに対して、第３の実施形態の場合、一対のワード線を含む４つの活性領域１３が、一対のワード線の間に設けられたダミーゲートにより分離される。すなわち、ダミーゲートは、それに接続されたダミーワード線ＤＷＬの電位が、例えば０Ｖに設定され、トランジスタがオフ状態とされている。

第３の実施形態によれば、活性領域１３及びワード線ＷＬを、規則度の高いＬ／Ｓパターンで形成できる。このため、リソグラフィーが容易であるという利点を有している。

本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

１１…シリコン基板、１２…素子分離領域、１３…活性領域、１４…ゲート電極、１５…コンタクト、１６…シリサイド層、１７…ＲＣＡＴ溝、１８…ゲート絶縁膜、２１…記憶素子、３４、４０…コンタクトの開口パターン、ＷＬ…ワード線、ＢＬ…ビット線。

Claims (12)

1. 半導体基板内に設けられ、第１の側面、前記第１の側面に平行する第２の側面、及び前記第１、第２の側面を繋ぐ上面を有するフィン状の活性領域と、
   前記活性領域に形成された溝内及び前記溝を跨いで形成され、前記活性領域と絶縁されたワード線の一部としてのゲート電極と、
   前記ゲート電極の両側の前記活性領域に位置し、ソース、ドレイン領域としての前記活性領域の少なくとも前記第１の側面に形成されたシリサイド層と、
   前記シリサイド層に接続され、少なくとも記憶素子を接続するためのコンタクトと
   を具備し、
   前記活性領域の幅が前記ゲート電極のゲート幅の２／３以下であることを特徴とする半導体記憶装置。
2. 前記シリサイド層の深さは、前記溝の深さの１／３に設定されていることを特徴とする請求項１記載の半導体記憶装置。
3. 前記シリサイド層及び活性領域に接触されるコンタクトは、前記活性領域の幅を１ピッチとした場合、前記ワード線方向に半ピッチずれていることを特徴とする請求項２記載の半導体記憶装置。
4. 前記シリサイド層は、前記活性領域の第１、第２の側面及び上面に形成されていることを特徴とする請求項１記載の半導体記憶装置。
5. 前記活性領域の第１、第２の側面及び上面に形成され前記シリサイド層に接触されるコンタクトを具備することを特徴とする請求項４記載の半導体記憶装置。
6. 前記コンタクトは底面が少なくともコバルト、ニッケル、ＮｉＰｔのうちの１つであることを特徴とする請求項３又は５記載の半導体記憶装置。
7. 半導体基板内に、素子分離領域により分離され、第１の側面と前記第１の側面に平行する第２の側面と、前記第１、第２の側面を繋ぐ上面を有するフィン状の活性領域を形成し、
   前記活性領域に第１の溝を形成し、前記活性領域に隣接する前記素子分離領域に前記第１の溝より深い第２の溝を形成し、
   前記第１、第２の溝内に、前記活性領域を跨ぎ、前記活性領域から絶縁されたワード線の一部としての第１のゲート電極を形成し、
   前記ゲート電極の両側の前記活性領域の少なくとも前記第１の側面にシリサイド層を形成し、
   前記ゲート電極の両側の前記活性領域に形成された前記シリサイド層に少なくとも記憶素子を接続するためのコンタクトを形成する
   ことを特徴とする半導体記憶装置の製造方法。
8. 前記活性領域の幅が前記ゲート電極のゲート幅の２／３以下であることを特徴とする請求項７記載の半導体記憶装置の製造方法。
9. 前記シリサイド層の深さは、前記第１の溝の深さの１／３に設定されていることを特徴とする請求項８記載の半導体記憶装置の製造方法。
10. 前記シリサイド層及び活性領域に接触されるコンタクトは、前記活性領域の幅を１ピッチとした場合、前記ワード線方向に半ピッチずれていることを特徴とする請求項９記載の半導体記憶装置の製造方法。
11. 前記シリサイド層は、前記活性領域の第１、第２の側面及び上面に形成されていることを特徴とする請求項７記載の半導体記憶装置の製造方法。
12. 前記コンタクトは底面がコバルトであることを特徴とする請求項７又は１０記載の半導体記憶装置の製造方法。

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